JP4166758B2 - フィン型電界効果トランジスタおよびその製造方法 - Google Patents

フィン型電界効果トランジスタおよびその製造方法 Download PDF

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Description

本発明は、一般的に、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）およびその製造方法に関し、より詳細には、フィンの実効幅を変える働きをする、フィンに隣接した相異なる寸法のスペーサを備える、改善された構造に関する。
平面状相補型金属酸化膜半導体（ＣＭＯＳ）寸法の直線的縮小が限界に近づく中で、代わりのデバイス構造が評価されている。その主な候補の１つはＦｉｎＦＥＴ技術である。フィン技術ではシリコンの薄いフィンまたはピラーがサブリソグラフィ技法を使用して製造され、それによって、フィンの各側面にゲートを載置にオン状態でフィン内のシリコンを完全に空乏化させることが可能になり、その結果、高性能デバイスが得られる。本明細書に参照により組み込まれているフー（Ｈｕ）（以後「フー」）らの米国特許第６，４１３，８０２号には、ＦｉｎＦＥＴ構造の一例が開示されている。
米国特許第６，４１３，８０２号
従来のＣＭＯＳ設計者には、様々な性能およびパワー特性に対して任意の（設計格子の増大によって制限されるが）幅のデバイスならびに任意のゲート長を使用する柔軟性があった。ＦｉｎＦＥＴ技術を使用する場合は、現在の集積技術では、ゲート長のみ可変（変更可能）であり幅は可変ではない（ＦｉｎＦＥＴの幅はフィンの高さで決まる）。このデバイス設計の制限によって、既存の設計をＦｉｎＦＥＴ技術に移植する場合、ならびに設計者が自身のツール・キット中に持っている多数の回路を設計する場合に問題が生じる。
この限界を回避するための業界の現在の解決策は、同一のゲートによって制御される複数の平行なフィンを使用することであった。これによって、従来の格子限界をはるかに越えるデバイスの実効幅が量子化される。さらに、多くの設計では、最小よりわずかに大きいデバイスを採用して、それほど多くの電力損失を伴わずに、あるいはチップ横断ライン幅変動（ＡＣＬＶ）の影響をそれほど多く受けずに、高性能デバイスと同様の特性を得ている。１個のフィン、２個のフィン、３個のフィン等の量子化によって、最小よりわずかに大きいフィーチャの設計が不可能になる。ついでに言えば、バルク・フィン集積方式の場合、各フィンを基板から電気的に分離する方法は、比較的難しいかまたは費用がかかり、複数のデバイス幅を作り出す手段にならない。
本発明は、（ブロック・マスクを使用して不要なスペーサを除去／削減することによって）いくつかのＦｉｎＦＥＴの下側部分にスペーサを載置すること、および若干の潜在的に可能なドーピング方式を使用することによってスペーサの裏側で保護されている区域を電気的に不活性にすることに関する。ゲートを、スペーサ付きのフィンの上面で連続的にパターン形成すると、スペーサなしのフィンの場合と異なる幅のデバイスが得られる。ウェハ上に相異なる高さのスペーサを同時にいくつ載置できるかに関しては制限がない。しかし、設計の柔軟性と製造コストのバランスが取れる最適な数がある。
したがって、本発明では、まず、基板上に埋め込み酸化膜を形成することから始める（または単にシリコン基板から出発する）フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）構造を製造する方法を提供する。次いで、本発明では、フィンおよびフィンに隣接した絶縁スペーサを形成する。これらのフィン構造は全て同じ高さである。フィンにとっては、電気的な幅は、基板表面または埋め込み酸化膜表面に垂直な方向の距離の測度である。本発明では、いくつかの絶縁スペーサの少なくとも一部分を除去して、第１の絶縁スペーサが第１のフィン構造を覆う部分の方が、第２の絶縁スペーサが第２のフィン構造を覆う部分より大きくなるようにする。
絶縁スペーサの部分を除去した後で、本発明では、フィン構造をドープしてそれらを活性な半導体にする。スペーサは、フィンの隣接した部分中に拡散するドープ不純物を含有できる。これらのドープ不純物は、この領域をフィンの残余部分と電気的に分離し、フィンのスペーサによって保護された部分（下側部分）を絶縁体として維持する効果を有する。この方法では、大きいスペーサを備えるフィンほど活性デバイスになる露出区域が小さくなり、小さいスペーサを備えるフィンほど活性デバイスになる露出フィンが多くなる。したがって、異なる寸法のスペーサにより、第１のフィンと第２のフィンのドーピングに差が出る。第１のフィンと第２のフィンのこのドーピングの差によって、第１のフィンと比べて第２のフィンの実効幅が変わる。
ゲート導体を形成する前に、本発明では、フィン構造および絶縁スペーサ上にゲート絶縁体を形成する。次いで、本発明では、このゲート酸化膜の上に少なくとも１つのゲート導体を形成する。
この方法によって、基板の上の埋め込み酸化膜層があり、この埋め込み酸化膜層上に少なくとも１つの第１のフィン構造および少なくとも１つの第２のフィン構造が配置されるフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）が製造される。第１の絶縁スペーサは第１のフィン構造に隣接し、第２の絶縁スペーサは第２のフィン構造に隣接する。第１の絶縁スペーサが第１のフィン構造を覆う部分の方が、第２の絶縁スペーサが第２のフィン構造を覆う部分より大きい。
大きいスペーサを有するフィンほど、小さい活性ドーピング区域が与えられ、小さいスペーサを有するフィンほど、大きい活性ドーピング区域が与えられる。したがって、異なる寸法のスペーサにより、第１のフィンと第２のフィンのドーピングに差が出る。第１のフィンと第２のフィンのこのドーピングの差によって、従来必要とされたような相異なる物理幅のフィンあるいは各トランジスタ内での複数のフィンの使用を必要とせずに、第１のフィンと比べて第２のフィンの実効幅が変わる。
本発明の上記その他の態様および目的は、以下の説明および添付の図面と併せて考察すると、よりよく評価され理解されるであろう。しかし、以下の説明は、本発明の好ましい実施形態およびその具体的な詳細を多数示しているが、説明のためになされたものであり、限定するものではないことを理解すべきである。本発明の精神から逸脱することなく本発明の範囲内で多くの変更形態および修正形態をなし得、本発明には、このような修正形態が全て含まれる。
本発明は、図面を参照しておこなう以下の詳細な説明からよりよく理解されるであろう。
本発明ならびに本発明の様々な特徴および利点を、添付の図面および以下の説明で詳細を述べる非限定的な諸実施形態に則してより詳しく説明する。各図面に示すフィーチャは必ずしも実寸に比例して描かれていないことに留意されたい。周知の部品および処理技法の説明は、本発明が不必要に判り難くならないように省略した。本明細書で使用した諸例は、単に、本発明を実施することができる方法の理解を助け、さらに当業者が本発明を実施できるようにすることを意図したものにすぎない。したがって、これらの例を本発明の範囲を限定するものと解釈すべきではない。
図１ないし１４に本発明のバルク・シリコンの実施形態を示し、図１５ないし２８に第２のシリコン・オン・インシュレータ（ＳＯＩ）構造を示す。全ての図面中、「奇数番号の」図は断面図を表し、「偶数番号の」図は、それに沿って断面図が描かれる線Ｘ−Ｘ’を示す上面図を表す。以下で論じる諸構造を形成するために使用することができる方法は多数あり、このような方法は当業者には周知である。本発明の際立った特徴が不必要な詳細説明で判り難くなることを回避するために、周知の製造方法の議論は以下の議論から省略する。
より具体的には、図１、２に、周知の技法を使用してシリコン基板１１０の上に形成した２つのフィン１１２、１１４を示す。図３、４中では、周知の技法を使用してこの構造の上に絶縁体１１６（最終的にはスペーサになる）を堆積させた。この絶縁体１１６は、（たとえば、加熱によって）絶縁体１１６からフィン１１２、１１４に拡散してフィンのこの部分を後の活性部分から電気的に分離させるように設計されたドープ不純物を含むことができる。選択するドープ不純物は、使用する半導体不純物のタイプに応じて変わり、このような化学物質は当業者には周知である。たとえば、相補形（たとえば、ＮＦＥＴ、ＰＦＥＴ）ＦＥＴを同時に製造する場合、あるタイプの不純物（不純物ドープ・スペーサと反対の）をトランジスタの第１のタイプに使用し、異なるタイプの不純物（また、不純物ドープ・スペーサと同じ）をトランジスタの他のタイプに使用する。図５、６中では、絶縁体材料１１６を選択的異方性エッチング法でエッチングして、周知の技法を使用してフィン１１２、１１４の側壁の下側のみに絶縁体材料１１６を残す。各図面中、スペーサは、番号１１８および１２０で表す。
図７、８中では、周知の技法を用いて、フィンの１つ１１２およびそれに付随する１組のスペーサ１２０の上に、保護マスク１２２を形成する。これによって、フィン１１４およびスペーサ１１８が露出したままになる。次いで図９、１０中では、エッチング（または他の同様な）方法を使用して、周知の技法を用いてスペーサ１１８の高さを減少させる。保護マスク１２２のため、スペーサ１２０の高さはこのエッチング・プロセスによって影響されないことに留意されたい。図１１、１２中では、保護マスク１２２を除去し、周知の技法を用いて半導体活性区域の不純物をフィン１１２、１１４の露出部分１１３，１１５中に注入する。スペーサ１１８、１２０には、不純物がスペーサを貫通して移動するのを防ぐのに充分な材料組成および寸法特性を付与することができる。また、スペーサ１１８、１２０には、フィン１１２、１１４の隣接部分中に拡散するドープ不純物を含有させることもできる。これらのドープ不純物により、フィン・デバイスのこの部分の閾値が増大し、フィンのスペーサ１１８、１２０によって保護される部分（下側部分）が絶縁体として維持される。この方法では、高いスペーサほど相対的に小さい半導体ドープ区域１１３が与えられ、低いスペーサほど相対的に大さい半導体ドープ区域１１５が与えられる。
したがって、フィン１１２、１１４のスペーサ１１８、１２０によって保護される部分は、電気的に活性にならない。当業者には理解されるように、不純物により、フィン１１２、１１４の材料が不良導体から半導体１１３、１１５に変わる。したがって、スペーサ１１８、１２０の寸法により、フィン１１２、１１４のどれだけ（長さ、面積）が半導体１１３、１１５になるかが制御される。フィンの残余部分（スペーサ１１８、１２０によって保護される部分）は真性シリコンのままであり、各フィン１１２、１１４の露出部分１１３、１１５はドープされて活性半導体として働くようになる。このようにして、スペーサ１１８、１２０の寸法により、フィンの実効半導体幅が制御される。
次に、図１３、１４に示すように、周知の技法を用いて、ゲート導体１２４およびゲート酸化膜１２６をフィンの上に形成する。この例では、ゲート導体１２４、１２６が離れており（スペース１２８と図示）、そのため、フィン１１２、１１４が個々のトランジスタを形成する。しかし、本発明が、トランジスタ１個当たり複数のフィンを使用し、共通のゲート導体がいくつかのフィンを覆うトランジスタにも同様に適用できることは、当業者には理解されるはずである。周知の技法を用いて形成される追加の構造物には、追加の側壁絶縁体、ソース／ドレイン領域、コンタクト等が含まれる。
図１５ないし２８には、ＳＯＩ構造を使用する本発明の第２の実施形態を示す。本実施形態では、１組のスペーサを構造から完全に除去する。一貫性を保つために、上記の第１の実施形態で議論したものと同じ材料および構造物については、この第２の実施形態においても同じ番号付け方式を用いる。
より具体的には、図１５，１６に、周知の技法を用いてシリコン基板１１０上、埋め込み酸化膜層１３０の上に形成した２つのフィン１１２、１１４を示す。図１７、１８では、周知の技法を使用してこの構造の上に絶縁体１１６（最終的にはスペーサになる）を堆積させた。図１９、２０では、絶縁体材料１１６を選択的異方性エッチング法でエッチングして、周知の技法を使用してフィン１１２、１１４の側壁の下側のみに絶縁体材料１１６を残す。各図面中、スペーサは、やはり、番号１１８および１２０で表す。
図２１、２２中では、周知の技法を用いて、フィンの１つ１１２およびそれに付随する１組のスペーサ１２０の上に、保護マスク１２２を形成する。これによって、フィン１１４およびスペーサ１１８が露出したままになる。次いで図２３、２４中では、エッチング（または他の同様な）方法を使用して、周知の技法を用いてスペーサ１１８を除去する。保護マスク１２２のため、スペーサ１２０の高さはこのエッチング・プロセスの影響を受けないことに留意されたい。図２５、２６では、保護マスク１２２を除去し、周知の技法を用いて半導体活性区域の不純物をフィン１１２、１１４中に注入する。スペーサ１２０には、不純物がスペーサを貫通して移動するのを防ぐのに充分な材料組成および寸法特性を付与することができる。また、スペーサ１２０は、フィン１１２の隣接部分中に拡散するドープ不純物を含有することもできる。これらのドープ不純物により、フィンのスペーサ１２０によって保護される部分（下側部分）が不良導体として維持される。この方法では、高いスペーサほど相対的に小さい半導体ドープ区域１１３が与えられ、低いスペーサほど相対的に大きい半導体ドープ区域１１５が与えられる。
当業者には理解されるように、不純物により、フィン１１２、１１４の材料が真性半導体から半導体デバイス１１３、１１５に変わる。したがって、スペーサ１２０の有無により、フィン１１２のどれだけが半導体になるかが制御される。フィンの残余部分（スペーサ１２０によって保護される部分）は絶縁体として働き、フィン１１２の露出部分１１３は活性半導体になる。このようにして、スペーサ１２０の有無および寸法により、フィンの実効半導体幅が制御される。
次いで図２７、２８中に示すように、周知の技法を用いて、ゲート導体１２４、１２６をフィンの上に形成する。この例では、ゲート導体１２４、１２６が離れており（スペース１２８と図示）、そのために、フィン１１２、１１４が個々のトランジスタを形成する。しかし、本発明が、トランジスタ１個当たり複数のフィンを使用し、共通のゲート導体がいくつかのフィンを覆う、トランジスタにも同様に適用できることは、当業者には理解されるはずである。周知の技法を用いて形成される追加の構造物には、追加の側壁絶縁体、ソース／ドレイン領域、コンタクト等が含まれる。
この処理を、図２９のフロー・チャート手順に示す。より具体的には、本発明では、基板上に埋め込み酸化膜を形成する（１５０）ことから始める（または、単にシリコン基板から出発する）。次いで、本発明では、フィンおよびフィンに隣接した絶縁スペーサを形成する（１５２、１５４）。これらのフィン構造は全て同じ寸法でもよい。本発明では、いくつかの絶縁スペーサの少なくとも一部分を除去して（１５６）（あるいは完全に除去して）、第１の絶縁スペーサが第１のフィン構造を覆う部分の方が第２の絶縁スペーサが第２のフィン構造を覆う部分より大きくなるようにする。
いくつかの絶縁スペーサの全体または一部分を除去した後で、本発明では、フィン構造の絶縁スペーサで保護されない部分をドープして（１５８）それらの部分をフィン半導体にする。この方法では、大きいスペーサを有するフィンほど小さいドープ区域が与えられ、小さいスペーサを有する（またはスペーサなしの）フィンほど大きいドープ区域が与えられる。したがって、異なる寸法のスペーサにより、第１のフィンと第２のフィンのドーピングに差が出る。第１のフィンと第２のフィンのこのドーピングの差によって、第１のフィンと比べて第２のフィンの実効幅が変わる。
この方法では、基板の上に埋め込み酸化膜層があり、この埋め込み酸化膜層上に少なくとも１つの第１のフィン構造および少なくとも１つの第２のフィン構造が配置されたフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）を製造する。第１の絶縁スペーサは第１のフィン構造に隣接し、第２の絶縁スペーサは第２のフィン構造に隣接する。第１の絶縁スペーサが第１のフィン構造を覆う部分の方が、第２の絶縁スペーサが第２のフィン構造を覆う部分より大きい。これによって、フィンの全高ではないＦｉｎＦＥＴが生じる。
大きいスペーサを有するフィンほど小さいドープ区域が与えられ、小さいスペーサを有するフィンほど大きいドープ区域が与えられる。したがって、異なる寸法のスペーサによって、第１のフィンと第２のフィンのドーピングに差が出る。第１のフィンと第２のフィンのこのドーピングの差によって、従来必要とされるような物理幅の異なるフィンあるいは各トランジスタ内での複数のフィンの使用を必要とせずに、第１のフィンと比べて第２のフィンの実効幅が変わる。
本発明を好ましい実施形態に関して説明したが、添付の特許請求の範囲の精神および範囲内で本発明に修正を加え得ることは当業者なら判るであろう。
バルク・シリコン構造の一ステップにおける部分的に完成したＦｉｎＦＥＴ構造の概略側面図である。 バルク・シリコン構造の一ステップにおける部分的に完成したＦｉｎＦＥＴ構造の概略上面図である。 バルク・シリコン構造の一ステップにおける部分的に完成したＦｉｎＦＥＴ構造の概略側面図である。 バルク・シリコン構造の一ステップにおける部分的に完成したＦｉｎＦＥＴ構造の概略上面図である。 バルク・シリコン構造の一ステップにおける部分的に完成したＦｉｎＦＥＴ構造の概略側面図である。 バルク・シリコン構造の一ステップにおける部分的に完成したＦｉｎＦＥＴ構造の概略上面図である。 バルク・シリコン構造の一ステップにおける部分的に完成したＦｉｎＦＥＴ構造の概略側面図である。 バルク・シリコン構造の一ステップにおける部分的に完成したＦｉｎＦＥＴ構造の概略上面図である。 バルク・シリコン構造の一ステップにおける部分的に完成したＦｉｎＦＥＴ構造の概略側面図である。 バルク・シリコン構造の一ステップにおける部分的に完成したＦｉｎＦＥＴ構造の概略上面図である。 バルク・シリコン構造の一ステップにおける部分的に完成したＦｉｎＦＥＴ構造の概略側面図である。 バルク・シリコン構造の一ステップにおける部分的に完成したＦｉｎＦＥＴ構造の概略上面図である。 バルク・シリコン構造の一ステップにおける部分的に完成したＦｉｎＦＥＴ構造の概略側面図である。 バルク・シリコン構造の一ステップにおける部分的に完成したＦｉｎＦＥＴ構造の概略上面図である。 ＳＯＩ構造の一ステップにおける部分的に完成したＦｉｎＦＥＴ構造の概略側面図である。 ＳＯＩ構造の一ステップにおける部分的に完成したＦｉｎＦＥＴ構造の概略上面図である。 ＳＯＩ構造の一ステップにおける部分的に完成したＦｉｎＦＥＴ構造の概略側面図である。 ＳＯＩ構造の一ステップにおける部分的に完成したＦｉｎＦＥＴ構造の概略上面図である。 ＳＯＩ構造の一ステップにおける部分的に完成したＦｉｎＦＥＴ構造の概略側面図である。 ＳＯＩ構造の一ステップにおける部分的に完成したＦｉｎＦＥＴ構造の概略上面図である。 ＳＯＩ構造の一ステップにおける部分的に完成したＦｉｎＦＥＴ構造の概略側面図である。 ＳＯＩ構造の一ステップにおける部分的に完成したＦｉｎＦＥＴ構造の概略上面図である。 ＳＯＩ構造の一ステップにおける部分的に完成したＦｉｎＦＥＴ構造の概略側面図である。 ＳＯＩ構造の一ステップにおける部分的に完成したＦｉｎＦＥＴ構造の概略上面図である。 ＳＯＩ構造の一ステップにおける部分的に完成したＦｉｎＦＥＴ構造の概略側面図である。 ＳＯＩ構造の一ステップにおける部分的に完成したＦｉｎＦＥＴ構造の概略上面図である。 ＳＯＩ構造の一ステップにおける部分的に完成したＦｉｎＦＥＴ構造の概略側面図である。 ＳＯＩ構造の一ステップにおける部分的に完成したＦｉｎＦＥＴ構造の概略上面図である。 本発明の好ましい方法を示すフロー図である。
符号の説明
１１０ シリコン基板
１１２ 第１のフィン（構造）
１１３ 半導体ドープの相対的に狭い区域
１１４ 第２のフィン（構造）
１１５ 半導体ドープの相対的に広い区域
１１６ 絶縁体（材料）
１１８ 第２の（絶縁）スペーサ
１２０ 第１の（絶縁）スペーサ
１２２ 保護マスク
１２４ ゲート導体
１２６ ゲート酸化膜
１３０ 埋め込み酸化膜層

Claims (18)

  1. 基板上にある第１のフィン構造と、
    前記基板上にある第２のフィン構造と、
    前記第１のフィン構造の側壁に隣接した第１のスペーサと、
    前記第２のフィン構造の側壁に隣接した第２のスペーサとを備え、
    前記第１のスペーサが前記第１のフィン構造の側壁を覆う部分の方が、前記第２のスペーサが前記第２のフィン構造の側壁を覆う部分より大きい構造にして、前記第１のフィン構造の横断面での前記第１のスペーサで覆われない側壁および上面の寸法からなる実効幅を前記第２のフィン構造の横断面での前記第２のスペーサで覆われない側壁および上面の寸法からなる実効幅より小さくし、前記第１のフィン構造での前記実効幅からなる実効チャネル幅を前記第２のフィン構造での前記実効幅からなる実効チャネル幅より小さくしたフィン型電界効果トランジスタ。
  2. 前記第１のスペーサの前記基板からの高さが前記第２のスペーサの前記基板からの高さより大きく、前記第１のスペーサと前記第２のスペーサの前記高さの寸法差が、前記第１のフィン構造と前記第２のフィン構造のドーピングされた活性半導体区域の前記実効チャネル幅に差をもたらすようになされている、請求項１に記載のフィン型電界効果トランジスタ。
  3. 前記第１のスペーサおよび前記第２のスペーサからドープ不純物がそれぞれ隣接した前記第１のフィン構造および前記第２のフィン構造に拡散して、前記第１のスペーサで覆われた前記第１のフィン構造の部分および前記第２のスペーサで覆われた前記第２のフィン構造の部分に、デバイスの電気的不活性部分を備える、請求項１に記載のフィン型電界効果トランジスタ。
  4. 前記第１のフィン構造が前記第２のフィン構造と同じ物理寸法である、請求項１に記載のフィン型電界効果トランジスタ。
  5. 前記第１のフィン構造および前記第２のフィン構造の上面および側壁における少なくとも１つのゲート導体と、
    前記ゲート導体と前記第１のフィン構造と前記第２のフィン構造の間にあるゲート絶縁体と、
    をさらに備える、請求項１に記載のフィン型電界効果トランジスタ。
  6. 前記第１のスペーサおよび前記第２のスペーサが同じ材料を含む、請求項１に記載のフィン型電界効果トランジスタ。
  7. 基板の上の埋め込み酸化膜層と、
    前記埋め込み酸化膜層上にある第１のフィン構造と、
    前記埋め込み酸化膜層上にある第２のフィン構造と、
    前記第１のフィン構造の側壁に隣接したスペーサと、
    前記第２のフィン構造を覆うゲート絶縁体とを備え、
    前記第１のフィン構造の横断面での前記スペーサで覆われない側壁および上面の寸法からなる実効幅を前記第２のフィン構造の横断面での側壁および上面の寸法からなる実効幅より小さくし、前記第１のフィン構造での前記実効幅からなる実効チャネル幅を前記第２のフィン構造での前記実効幅からなる実効チャネル幅より小さくしたフィン型電界効果トランジスタ。
  8. 前記スペーサが、前記第１のフィン構造と前記第２のフィン構造のドーピングされた活性半導体区域の前記実効チャネル幅に差をもたらすようになされる、請求項７に記載のフィン型電界効果トランジスタ。
  9. 前記スペーサからドープ不純物が隣接した前記第１のフィン構造に拡散して、前記スペーサで覆われた前記第１のフィン構造の部分に、デバイスの電気的不活性部分を備える、請求項７に記載のフィン型電界効果トランジスタ。
  10. 前記第１のフィン構造が前記第２のフィン構造と同じ物理寸法である、請求項７に記載のフィン型電界効果トランジスタ。
  11. 前記第１のフィン構造と前記第２のフィン構造の上面および側壁に少なくとも１つのゲート導体を備える、請求項７に記載のフィン型電界効果トランジスタ。
  12. フィン型電界効果トランジスタを製造する方法であって、
    基板上に第１のフィン構造および第２のフィン構造を形成するステップと、
    前記第１のフィン構造の側壁に隣接して第１のスペーサを、前記第２のフィン構造の側壁に隣接して第２のスペーサを形成するステップと、
    前記第１のスペーサが前記第１のフィン構造の側壁を覆う部分の方が前記第２のスペーサが前記第２のフィン構造の側壁を覆う部分より大きくなるように、前記第２のスペーサの一部分を除去して、実効チャネル幅となる前記第１のフィン構造の横断面での前記第１のスペーサで覆われない側壁および上面の寸法からなる実効幅を、実効チャネル幅となる前記第２のフィン構造の横断面での前記第２のスペーサで覆われない側壁および上面の寸法からなる実効幅より小さくするステップとを含む、方法。
  13. 前記第２のスペーサの前記部分を除去するステップの後、前記第１のフィン構造と前記第２のフィン構造の上面および側壁に少なくとも１つのゲート導体を形成するステップをさらに含む、請求項１２に記載の方法。
  14. 前記ゲート導体を形成するステップの前に、前記第１のフィン構造および前記第２のフィン構造上にゲート絶縁体を形成するステップをさらに含む、請求項１３に記載の方法。
  15. 前記第２のスペーサの前記部分を除去するステップの後、前記第１のフィン構造と前記第２のフィン構造のドーピングされた活性半導体区域の前記実効チャネル幅に差が生じるように、前記第１のフィン構造および前記第２のフィン構造のうちの前記第１のスペーサおよび前記第２のスペーサによって保護されていない部分をドープするステップをさらに含む、請求項１２に記載の方法。
  16. 前記第１のフィン構造が前記第２のフィン構造と同じ寸法である、請求項１２に記載の方法。
  17. 前記第１のスペーサおよび前記第２のスペーサが同じ材料を含む、請求項１２に記載の方法。
  18. 前記基板上に前記第１のフィン構造および前記第２のフィン構造を形成するステップが、
    前記基板上に埋め込み酸化膜層を形成するステップと、
    前記酸化膜層上に前記第１のフィン構造および前記第２のフィン構造を形成するステップと、
    を含む、請求項１２に記載の方法。
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Families Citing this family (81)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7268058B2 (en) * 2004-01-16 2007-09-11 Intel Corporation Tri-gate transistors and methods to fabricate same
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
DE102004020593A1 (de) * 2004-04-27 2005-11-24 Infineon Technologies Ag Fin-Feldeffekttransistor-Anordnung und Verfahren zum Herstellen einer Fin-Feldeffektransistor-Anordnung
US7253650B2 (en) * 2004-05-25 2007-08-07 International Business Machines Corporation Increase productivity at wafer test using probe retest data analysis
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
JP2007073938A (ja) * 2005-08-09 2007-03-22 Toshiba Corp 半導体装置
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US7479421B2 (en) * 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US7419857B2 (en) * 2005-12-20 2008-09-02 Korea Advanced Institute Of Science And Technology Method for manufacturing field effect transistor having channel consisting of silicon fins and silicon body and transistor structure manufactured thereby
FR2895835B1 (fr) * 2005-12-30 2008-05-09 Commissariat Energie Atomique Realisation sur une structure de canal a plusieurs branches d'une grille de transistor et de moyens pour isoler cette grille des regions de source et de drain
US7709303B2 (en) * 2006-01-10 2010-05-04 Freescale Semiconductor, Inc. Process for forming an electronic device including a fin-type structure
US7754560B2 (en) 2006-01-10 2010-07-13 Freescale Semiconductor, Inc. Integrated circuit using FinFETs and having a static random access memory (SRAM)
US7723805B2 (en) * 2006-01-10 2010-05-25 Freescale Semiconductor, Inc. Electronic device including a fin-type transistor structure and a process for forming the electronic device
US7301210B2 (en) * 2006-01-12 2007-11-27 International Business Machines Corporation Method and structure to process thick and thin fins and variable fin to fin spacing
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
KR100751803B1 (ko) * 2006-08-22 2007-08-23 삼성전자주식회사 반도체 소자의 제조 방법
JP2008124423A (ja) 2006-10-20 2008-05-29 Oki Electric Ind Co Ltd 半導体装置の製造方法及び半導体装置
US7470570B2 (en) * 2006-11-14 2008-12-30 International Business Machines Corporation Process for fabrication of FinFETs
US7655989B2 (en) * 2006-11-30 2010-02-02 International Business Machines Corporation Triple gate and double gate finFETs with different vertical dimension fins
US20090051790A1 (en) * 2007-08-21 2009-02-26 Micron Technology, Inc. De-parallax methods and apparatuses for lateral sensor arrays
US7732874B2 (en) * 2007-08-30 2010-06-08 International Business Machines Corporation FinFET structure using differing gate dielectric materials and gate electrode materials
US20090057846A1 (en) * 2007-08-30 2009-03-05 Doyle Brian S Method to fabricate adjacent silicon fins of differing heights
FR2921508A1 (fr) * 2007-09-24 2009-03-27 Commissariat Energie Atomique Memoire sram a cellule de reference de polarisation
FR2921757B1 (fr) * 2007-09-28 2009-12-18 Commissariat Energie Atomique Structure de transistor double-grille dotee d'un canal a plusieurs branches.
FR2923646A1 (fr) * 2007-11-09 2009-05-15 Commissariat Energie Atomique Cellule memoire sram dotee de transistors a structure multi-canaux verticale
US7838913B2 (en) * 2008-05-28 2010-11-23 International Business Machines Corporation Hybrid FET incorporating a finFET and a planar FET
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US8110467B2 (en) * 2009-04-21 2012-02-07 International Business Machines Corporation Multiple Vt field-effect transistor devices
US8030736B2 (en) * 2009-08-10 2011-10-04 International Business Machines Corporation Fin anti-fuse with reduced programming voltage
US8188546B2 (en) 2009-08-18 2012-05-29 International Business Machines Corporation Multi-gate non-planar field effect transistor structure and method of forming the structure using a dopant implant process to tune device drive current
CN102903749B (zh) * 2011-07-27 2015-04-15 中国科学院微电子研究所 一种半导体器件结构及其制造方法
US8946829B2 (en) 2011-10-14 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Selective fin-shaping process using plasma doping and etching for 3-dimensional transistor applications
KR101823105B1 (ko) 2012-03-19 2018-01-30 삼성전자주식회사 전계 효과 트랜지스터의 형성 방법
US9023715B2 (en) * 2012-04-24 2015-05-05 Globalfoundries Inc. Methods of forming bulk FinFET devices so as to reduce punch through leakage currents
CN103377898B (zh) * 2012-04-24 2015-12-16 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法、鳍式场效应管的形成方法
US8689166B2 (en) 2012-04-25 2014-04-01 International Business Machines Corporation Modeling the total parasitic resistances of the source/drain regions of a multi-fin multi-gate field effect transistor
US9728464B2 (en) 2012-07-27 2017-08-08 Intel Corporation Self-aligned 3-D epitaxial structures for MOS device fabrication
US8586449B1 (en) 2012-08-14 2013-11-19 International Business Machines Corporation Raised isolation structure self-aligned to fin structures
CN103730367B (zh) * 2012-10-16 2017-05-03 中国科学院微电子研究所 半导体器件制造方法
US9082853B2 (en) * 2012-10-31 2015-07-14 International Business Machines Corporation Bulk finFET with punchthrough stopper region and method of fabrication
CN105225961A (zh) * 2012-11-30 2016-01-06 中国科学院微电子研究所 半导体器件
US8828818B1 (en) 2013-03-13 2014-09-09 Samsung Electronics Co., Ltd. Methods of fabricating integrated circuit device with fin transistors having different threshold voltages
CN111968976A (zh) * 2013-06-20 2020-11-20 英特尔公司 具有掺杂的子鳍片区域的非平面半导体器件及其制造方法
EP3203529B1 (en) * 2013-09-25 2022-12-21 Tahoe Research, Ltd. Isolation well doping with solid-state diffusion sources for finfet architectures
US9123772B2 (en) * 2013-10-02 2015-09-01 GlobalFoundries, Inc. FinFET fabrication method
KR20150058597A (ko) 2013-11-18 2015-05-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9184087B2 (en) 2013-12-27 2015-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming FinFETs with different fin heights
US10037991B2 (en) * 2014-01-09 2018-07-31 Taiwan Semiconductor Manufacturing Company Limited Systems and methods for fabricating FinFETs with different threshold voltages
US9508830B2 (en) * 2014-01-23 2016-11-29 Taiwan Semiconductor Manufacturing Company Limited Method of forming FinFET
KR102193493B1 (ko) 2014-02-03 2020-12-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9418903B2 (en) 2014-05-21 2016-08-16 Globalfoundries Inc. Structure and method for effective device width adjustment in finFET devices using gate workfunction shift
KR102160100B1 (ko) 2014-05-27 2020-09-25 삼성전자 주식회사 반도체 장치 제조 방법
WO2016013087A1 (ja) * 2014-07-24 2016-01-28 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
US10347766B2 (en) * 2014-09-02 2019-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of fabricating the same
KR102245133B1 (ko) 2014-10-13 2021-04-28 삼성전자 주식회사 이종 게이트 구조의 finFET를 구비한 반도체 소자 및 그 제조방법
CN106486367B (zh) * 2015-08-26 2019-07-02 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
US20170084454A1 (en) * 2015-09-17 2017-03-23 International Business Machines Corporation Uniform height tall fins with varying silicon germanium concentrations
DE112015006974T5 (de) 2015-09-25 2019-01-24 Intel Corporation Verfahren zum Dotieren von Finnenstrukturen nicht planarer Transsistorenvorrichtungen
KR102592326B1 (ko) 2016-06-20 2023-10-20 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US10103172B2 (en) 2016-09-22 2018-10-16 Samsung Electronics Co., Ltd. Method for high performance standard cell design techniques in finFET based library using local layout effects (LLE)
US10276691B2 (en) * 2016-12-15 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Conformal transfer doping method for fin-like field effect transistor
TWI746673B (zh) 2016-12-15 2021-11-21 台灣積體電路製造股份有限公司 鰭式場效電晶體裝置及其共形傳遞摻雜方法
US10134902B2 (en) 2016-12-15 2018-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. PMOS FinFET
US11605556B2 (en) 2017-03-30 2023-03-14 Intel Corporation Back side processing of integrated circuit structures to form insulation structure between adjacent transistor structures
CN109216273A (zh) 2017-07-06 2019-01-15 联华电子股份有限公司 半导体结构及其制造方法
US10418288B2 (en) 2018-01-05 2019-09-17 International Business Machines Corporation Techniques for forming different gate length vertical transistors with dual gate oxide
KR102592872B1 (ko) 2018-04-10 2023-10-20 삼성전자주식회사 반도체 장치
CN112635560B (zh) * 2019-10-08 2023-12-05 联华电子股份有限公司 鳍状晶体管结构及其制造方法
US11670675B2 (en) 2020-12-04 2023-06-06 United Semiconductor Japan Co., Ltd. Semiconductor device

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5296401A (en) * 1990-01-11 1994-03-22 Mitsubishi Denki Kabushiki Kaisha MIS device having p channel MOS device and n channel MOS device with LDD structure and manufacturing method thereof
JPH06342911A (ja) 1993-06-01 1994-12-13 Oki Electric Ind Co Ltd 半導体装置の製造方法
US5757038A (en) 1995-11-06 1998-05-26 International Business Machines Corporation Self-aligned dual gate MOSFET with an ultranarrow channel
US6252284B1 (en) 1999-12-09 2001-06-26 International Business Machines Corporation Planarized silicon fin device
US6342410B1 (en) 2000-07-10 2002-01-29 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with three sided gate structure on semiconductor on insulator
JP4044276B2 (ja) 2000-09-28 2008-02-06 株式会社東芝 半導体装置及びその製造方法
US6562665B1 (en) 2000-10-16 2003-05-13 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with a recess in a semiconductor pillar in SOI technology
US6413802B1 (en) 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US6475890B1 (en) 2001-02-12 2002-11-05 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with an upside down T-shaped semiconductor pillar in SOI technology
JP3990125B2 (ja) * 2001-08-29 2007-10-10 株式会社東芝 半導体メモリチップおよび半導体メモリ
KR100431489B1 (ko) 2001-09-04 2004-05-12 한국과학기술원 플래쉬 메모리 소자 및 제조방법
US6492212B1 (en) 2001-10-05 2002-12-10 International Business Machines Corporation Variable threshold voltage double gated transistors and method of fabrication
US6967351B2 (en) 2001-12-04 2005-11-22 International Business Machines Corporation Finfet SRAM cell using low mobility plane for cell stability and method for forming
US6657259B2 (en) * 2001-12-04 2003-12-02 International Business Machines Corporation Multiple-plane FinFET CMOS
US6800905B2 (en) 2001-12-14 2004-10-05 International Business Machines Corporation Implanted asymmetric doped polysilicon gate FinFET
US6864520B2 (en) * 2002-04-04 2005-03-08 International Business Machines Corporation Germanium field effect transistor and method of fabricating the same
US6995412B2 (en) * 2002-04-12 2006-02-07 International Business Machines Corporation Integrated circuit with capacitors having a fin structure
US7163851B2 (en) 2002-08-26 2007-01-16 International Business Machines Corporation Concurrent Fin-FET and thick-body device fabrication
JP5014566B2 (ja) 2003-06-04 2012-08-29 国立大学法人東北大学 半導体装置およびその製造方法
US6756643B1 (en) * 2003-06-12 2004-06-29 Advanced Micro Devices, Inc. Dual silicon layer for chemical mechanical polishing planarization
JP2005006227A (ja) 2003-06-13 2005-01-06 Toyota Industries Corp 低雑音増幅器
US6787406B1 (en) * 2003-08-12 2004-09-07 Advanced Micro Devices, Inc. Systems and methods for forming dense n-channel and p-channel fins using shadow implanting
JPWO2005020325A1 (ja) 2003-08-26 2007-11-01 日本電気株式会社 半導体装置及びその製造方法

Also Published As

Publication number Publication date
CN100461451C (zh) 2009-02-11
TWI335067B (en) 2010-12-21
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