WO2016013087A1 - 半導体装置の製造方法、及び、半導体装置 - Google Patents

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舛岡　富士雄
広記 中村
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
舛岡　富士雄
広記 中村
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    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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Definitions

  • the present invention relates to a semiconductor device manufacturing method and a semiconductor device.
  • SGT Surrounding Gate Transistor
  • a silicon pillar in which a nitride film hard mask is formed in a columnar shape is formed using a mask for drawing a silicon pillar, and a silicon pillar is drawn using a mask for drawing a planar silicon layer.
  • a planar silicon layer is formed at the bottom, and a gate wiring is formed using a mask for drawing the gate wiring (see, for example, Patent Document 4). That is, a silicon pillar, a planar silicon layer, and a gate wiring are formed using three masks.
  • Non-patent Document 1 a metal gate last process for creating a metal gate after a high temperature process is used in an actual product in order to achieve both a metal gate process and a high temperature process.
  • an interlayer insulating film is deposited, then the polysilicon gate is exposed by chemical mechanical polishing, and after etching the polysilicon gate, a metal is deposited. Therefore, also in SGT, in order to make a metal gate process and a high temperature process compatible, it is necessary to use the metal gate last process which produces a metal gate after a high temperature process.
  • the upper part of the hole is narrower than the lower part of the hole, the upper part of the hole is buried first, and holes are generated.
  • the conventional MOS transistor uses the first insulating film.
  • FINFET Non-patent Document 2
  • a first insulating film is formed around one fin-like semiconductor layer, the first insulating film is etched back, the fin-like semiconductor layer is exposed, and the gate wiring and the substrate The parasitic capacitance between them is reduced. Therefore, also in SGT, it is necessary to use the first insulating film in order to reduce the parasitic capacitance between the gate wiring and the substrate.
  • SGT since there is a columnar semiconductor layer in addition to the fin-shaped semiconductor layer, a device for forming the columnar semiconductor layer is required.
  • JP-A-2-71556 Japanese Patent Laid-Open No. 2-188966 Japanese Patent Laid-Open No. 3-145761 JP 2009-182317 A
  • a method of manufacturing SGT which is a gate last process, is obtained by forming a fin-like semiconductor layer, a columnar semiconductor layer, a gate electrode and a gate wiring with two masks, and having a structure for reducing parasitic resistance.
  • An object is to provide a structure of SGT.
  • the method for manufacturing a semiconductor device of the present invention includes a first step of forming a fin-like semiconductor layer on a semiconductor substrate and forming a first insulating film around the fin-like semiconductor layer, and after the first step, A second insulating film is formed around the fin-like semiconductor layer, a first polysilicon is deposited and planarized on the second insulating film, and a third insulating film is formed on the first polysilicon.
  • a second resist for forming a gate wiring and a columnar semiconductor layer is formed in a direction perpendicular to the direction of the fin-shaped semiconductor layer, and the third insulating film and the first poly Etching silicon, the second insulating film, and the fin-like semiconductor layer to form a columnar semiconductor layer, a first dummy gate made of the first polysilicon, and a first hard mask made of the third insulating film And a second step of forming the second process Thereafter, a fourth insulating film is formed around the columnar semiconductor layer and the first dummy gate, a second polysilicon is deposited around the fourth insulating film, planarized, and etched back.
  • the first hard mask is exposed, a sixth insulating film is deposited, and etching is performed to form a second hard mask on the sidewall of the first hard mask, and the second polysilicon is formed. Is etched to leave the first dummy gate and the side walls of the columnar semiconductor layer to form a second dummy gate, and a fifth insulation is formed around the second dummy gate.
  • the area of the upper surface of the second dummy gate is larger than the area of the lower surface of the second dummy gate.
  • a third resist is formed, etch back is performed, and the upper portion of the columnar semiconductor layer is exposed to expose the columnar semiconductor.
  • a first diffusion layer is formed on the upper layer.
  • a second diffusion layer is formed in the upper part of the fin-like semiconductor layer and the lower part of the columnar semiconductor layer after forming the sidewall made of the fifth insulating film.
  • a compound of a metal and a semiconductor is formed in the first epitaxial growth layer.
  • a contact stopper film is deposited, an interlayer insulating film is deposited, and chemical mechanical polishing is performed to expose the second dummy gate and the upper portion of the first dummy gate, The dummy gate and the first dummy gate are removed, the second insulating film and the fourth insulating film are removed, and the gate insulating film is disposed around the columnar semiconductor layer and inside the fifth insulating film.
  • a fifth step of forming a gate electrode and a gate wiring by depositing metal, performing etch back, and forming a gate electrode.
  • the semiconductor device of the present invention is formed on the fin-like semiconductor layer, the fin-like semiconductor layer formed on the semiconductor substrate, the first insulating film formed around the fin-like semiconductor layer, and the fin-like semiconductor layer.
  • the width of the first epitaxial growth layer in the direction perpendicular to the fin-like semiconductor layer is larger than the area of the lower surface of the electrode and the gate wiring, and the width of the fin-like semiconductor layer is the width of the fin-like semiconductor layer. And wherein the wider than the width in the direction perpendicular to Jo semiconductor layer.
  • the gate insulating film further includes the gate electrode and the gate insulating film formed on the periphery and bottom of the gate wiring.
  • a method for manufacturing an SGT which is a gate last process, has a structure in which a fin-like semiconductor layer, a columnar semiconductor layer, a gate electrode and a gate wiring are formed with two masks to reduce parasitic resistance.
  • the resulting SGT structure can be provided.
  • a first polysilicon is deposited and planarized on the second insulating film, a third insulating film is formed on the first polysilicon, and a gate wiring and a columnar semiconductor layer are formed.
  • a second resist is formed in a direction perpendicular to the direction of the fin-like semiconductor layer, and the third insulating film, the first polysilicon, the second insulating film, and the Etching the fin-like semiconductor layer to form a columnar semiconductor layer, a first dummy gate made of the first polysilicon, and a first hard mask made of the third insulating film;
  • the columnar semiconductor layer and the first Forming a fourth insulating film around the dummy gate, depositing a second polysilicon around the fourth insulating film, planarizing, etching back, exposing the first hard mask, 6 is deposited and etched to form a second hard mask on the side wall of the first hard mask, and the second polysilicon is etched to form the first dummy.
  • a fin-like semiconductor layer, a pillar-shaped semiconductor layer, and a gate are formed with two masks by having a third step of forming a second dummy gate by remaining on the side walls of the gate and the pillar-shaped semiconductor layer.
  • the first dummy gate and the second dummy gate that become the electrode and the gate wiring can be formed, and the number of steps can be reduced.
  • a fifth insulating film is formed around the second dummy gate, etched and left in a sidewall shape, and the first dummy gate and the second dummy gate are formed by the sidewall made of the fifth insulating film.
  • 2 dummy gates are covered with sidewalls made of the first and second hard masks and the fifth insulating film, so that only the upper part of the fin-like semiconductor layer can be exposed, so that only on the fin-like semiconductor layer.
  • a first epitaxial growth layer can be formed, and parasitic resistance can be reduced.
  • the sidewalls made of the first and second hard masks and the fifth insulating film prevent the formation of the metal and semiconductor compound on the first and second dummy gates, and are formed on the fin-like semiconductor layer.
  • a metal and semiconductor compound can be formed only in the first epitaxial growth layer.
  • the area of the upper surface of the second dummy gate can be made larger than the area of the lower surface of the second dummy gate.
  • the first dummy gate and the second dummy gate are made of polysilicon, and after that, an interlayer insulating film is deposited, and then the first dummy gate and the second dummy gate are exposed by chemical mechanical polishing. Since the conventional metal gate last manufacturing method of depositing metal after etching the gate can be used, the metal gate SGT can be easily formed.
  • the gate electrode and the gate wiring can be insulated from the columnar semiconductor layer and the fin-shaped semiconductor layer by the gate insulating film formed around and at the bottom of the gate electrode and the gate wiring.
  • FIG. 5B is a sectional view taken along line xx ′ in FIG.
  • C is a sectional view taken along line y-y ′ of (a).
  • D is a sectional view taken along line y2-y2 'of (a).
  • A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 5B is a sectional view taken along line xx ′ in FIG.
  • C is a sectional view taken along line y-y ′ of (a).
  • A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 6B is a sectional view taken along line xx-x ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
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  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
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  • FIG. 4B is a sectional view taken along line xx ′ in FIG.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
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  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
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  • FIG. 4B is a sectional view taken along line xx ′ in FIG.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • D is a sectional view taken along line y2-y2 'of (a).
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  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • (D) is a sectional view taken along line y2-y2 'of (a).
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  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
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  • (D) is a sectional view taken along line y2-y2 'of (a).
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  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • (D) is a sectional view taken along line y2-y2 'of (a).
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  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • (D) is a sectional view taken along line y2-y2 'of (a).
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  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • (D) is a sectional view taken along line y2-y2 'of (a).
  • (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • (D) is a sectional view taken along line y2-y2 'of (a).
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  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • (D) is a sectional view taken along line y2-y2 'of (a).
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  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • (D) is a sectional view taken along line y2-y2 'of (a).
  • (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • (D) is a sectional view taken along line y2-y2 'of (a).
  • (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • (D) is a sectional view taken along line y2-y2 'of (a).
  • (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • FIG. 4B is a sectional view taken along line xx ′ in FIG.
  • C is a sectional view taken along line y-y ′ of (a).
  • D is a sectional view taken along line y2-y2 'of (a).
  • a first step of forming a fin-like semiconductor layer on a semiconductor substrate and forming a first insulating film around the fin-like semiconductor layer is shown.
  • the silicon substrate is used.
  • a semiconductor other than silicon can be used as the substrate.
  • a first resist 102 for forming a fin-like silicon layer is formed on the silicon substrate 101.
  • the silicon substrate 101 is etched to form a fin-like silicon layer 103.
  • the fin-like silicon layer is formed using a resist as a mask this time, a hard mask such as an oxide film or a nitride film may be used.
  • the first resist 102 is removed.
  • a first insulating film 104 is deposited around the fin-like silicon layer 103.
  • An oxide film formed by high-density plasma or an oxide film formed by low-pressure CVD (Chemical Vapor Deposition) may be used as the first insulating film.
  • the first insulating film 104 is etched back to expose the upper portion of the fin-like silicon layer 103.
  • the process up to here is the same as the manufacturing method of the fin-like silicon layer of Non-Patent Document 2.
  • the first step of forming the fin-like silicon layer 103 on the silicon substrate 101 and forming the first insulating film 104 around the fin-like silicon layer 103 has been shown.
  • a second insulating film is formed around the fin-like semiconductor layer, a first polysilicon is deposited and planarized on the second insulating film, and a third is formed on the first polysilicon.
  • a second resist for forming a gate wiring and a columnar semiconductor layer is formed in a direction perpendicular to the direction of the fin-shaped semiconductor layer, and the third insulating film and the first insulating film are formed. 1 polysilicon, the second insulating film, and the fin-like semiconductor layer are etched, whereby a columnar semiconductor layer, a first dummy gate made of the first polysilicon, and a first insulating film made of the third insulating film.
  • the 2nd process of forming a hard mask is shown.
  • a second insulating film 105 is formed around the fin-like silicon layer 103.
  • the second insulating film 105 is preferably an oxide film. Further, a nitride film may be used for the second insulating film 105.
  • a first polysilicon 106 is deposited on the second insulating film 105 and planarized.
  • a third insulating film 107 is formed on the first polysilicon 106.
  • the third insulating film 107 is preferably a nitride film.
  • a second resist 108 for forming a gate wiring and a columnar silicon layer is formed in a direction perpendicular to the direction of the fin-shaped silicon layer 103.
  • a hard mask may be used instead of the second resist 108.
  • the third insulating film 107 As shown in FIG. 11, by etching the third insulating film 107, the first polysilicon 106, the second insulating film 105, and the fin-like silicon layer 103, the columnar silicon layer 109 and the first silicon layer 109 are etched.
  • a first dummy gate 106a made of one polysilicon and a first hard mask 107a made of a third insulating film are formed.
  • the second resist 108 is removed.
  • the second insulating film is formed around the fin-like semiconductor layer, the first polysilicon is deposited and planarized on the second insulating film, and the third polysilicon is formed on the first polysilicon.
  • a second resist for forming a gate wiring and a columnar semiconductor layer is formed in a direction perpendicular to the direction of the fin-shaped semiconductor layer, and the third insulating film and the first insulating film are formed. 1 polysilicon, the second insulating film, and the fin-like semiconductor layer are etched, whereby a columnar semiconductor layer, a first dummy gate made of the first polysilicon, and a first insulating film made of the third insulating film.
  • a second step of forming a hard mask is shown.
  • a fourth insulating film is formed around the columnar semiconductor layer and the first dummy gate, and second polysilicon is deposited around the fourth insulating film.
  • second hard mask is formed on the side wall of the first hard mask. 3 shows a third step of forming the second dummy gate by etching the second polysilicon so as to remain on the side walls of the first dummy gate and the columnar semiconductor layer.
  • a fourth insulating film 110 is formed around the columnar silicon layer 109 and the first dummy gate 106a.
  • the fourth insulating film 110 is preferably an oxide film. Further, a nitride film may be used for the fourth insulating film 110.
  • a third resist 111 is formed and etched back to expose the upper part of the columnar silicon layer 109. Further, an organic material or an inorganic material may be used as the third resist 111.
  • impurities are introduced to form a first diffusion layer 112 on the columnar silicon layer 109.
  • a first diffusion layer 112 In the case of an n-type diffusion layer, it is preferable to introduce arsenic or phosphorus. In the case of a p-type diffusion layer, it is preferable to introduce boron.
  • the third resist 111 is removed.
  • a second polysilicon 113 is deposited around the fourth insulating film 110 and planarized.
  • the second polysilicon 113 is etched back to expose the first hard mask 107a.
  • a sixth insulating film 114 is deposited.
  • the sixth insulating film 114 is preferably a nitride film.
  • a second hard mask 114a is formed on the side wall of the first hard mask 107a.
  • the second polysilicon 113 is etched to remain on the side walls of the first dummy gate 106a and the columnar semiconductor layer 109, thereby forming a second dummy gate 113a.
  • the area of the upper surface of the second dummy gate 113a can be made larger than the area of the lower surface of the second dummy gate 113a by using reverse taper etching.
  • the fourth insulating film is formed around the columnar semiconductor layer and the first dummy gate, and the second polysilicon is deposited around the fourth insulating film.
  • a second hard mask is formed on the side wall of the first hard mask.
  • a fifth insulating film is formed around the second dummy gate, etched, and left in a sidewall shape to form a sidewall made of the fifth insulating film, and the fin-like semiconductor
  • a fourth step of forming a first epitaxial growth layer on the layer is shown.
  • a fifth insulating film 115 is formed around the second dummy gate 113a.
  • the fifth insulating film 115 is preferably a nitride film.
  • the fifth insulating film 115 may have a stacked structure of an oxide film and a nitride film.
  • the fifth insulating film 115 is etched and left in the shape of a sidewall to form a sidewall 115a made of the fifth insulating film.
  • impurities are introduced to form a second diffusion layer 116 above the fin-like silicon layer 103 and below the columnar silicon layer 109.
  • a second diffusion layer 116 above the fin-like silicon layer 103 and below the columnar silicon layer 109.
  • boron In the case of a p-type diffusion layer, it is preferable to introduce boron.
  • first epitaxial growth layer 117 is preferably silicon. Alternatively, a compound layer of silicon and germanium may be grown.
  • the width of the first epitaxial growth layer 117 in the direction perpendicular to the fin-like semiconductor layer 103 is wider than the width of the fin-like semiconductor layer 103 in the direction perpendicular to the fin-like semiconductor layer 103. Since the first dummy gate and the second dummy gate are covered with the sidewalls made of the first and second hard masks and the fifth insulating film, only the upper part of the fin-like semiconductor layer can be exposed.
  • the first epitaxial growth layer can be formed only on the fin-like semiconductor layer, and parasitic resistance can be reduced.
  • a metal-semiconductor compound 118 is formed in the first epitaxial growth layer 117.
  • the metal / semiconductor compound 118 may be formed on the entire first epitaxial growth layer 117.
  • the sidewalls made of the first and second hard masks and the fifth insulating film prevent the formation of the metal and semiconductor compound on the first and second dummy gates, and are formed on the fin-like semiconductor layer.
  • a metal and semiconductor compound can be formed only in the first epitaxial growth layer.
  • a fifth insulating film is formed around the second dummy gate, etched, left in a sidewall shape, and a sidewall made of the fifth insulating film is formed.
  • a fourth step of forming a first epitaxial growth layer on the layer has been shown.
  • a contact stopper film is deposited, an interlayer insulating film is deposited, and chemical mechanical polishing is performed to expose the upper portions of the second dummy gate and the first dummy gate, and 2 dummy gates and the first dummy gate are removed, the second insulating film and the fourth insulating film are removed, and the gate insulating film is formed around the columnar semiconductor layer and the fifth insulating film.
  • a fifth step of forming a gate electrode and a gate wiring by forming metal, depositing an etch back, and forming a gate electrode and a gate wiring is shown.
  • a contact stopper film 119 is deposited, and an interlayer insulating film 120 is deposited.
  • the contact stopper film 119 is preferably a nitride film.
  • chemical mechanical polishing is performed to expose the upper portions of the second dummy gate 113a and the first dummy gate 106a.
  • the second dummy gate 113a and the first dummy gate 106a are removed.
  • the second insulating film 105 and the fourth insulating film 110 are removed.
  • a gate insulating film 121 is formed around the columnar silicon layer 109 and inside the fifth insulating film 115a.
  • the gate insulating film 121 is preferably a high dielectric film.
  • an oxide film, an oxynitride film, or a nitride film may be used.
  • a metal 122 is deposited.
  • the metal 122 is etched back to expose the upper part of the columnar silicon layer 109.
  • a gate electrode 122 a is formed around the columnar silicon layer 109.
  • the gate wiring 122b is formed.
  • the gate electrode 122a and the gate wiring 122b are insulated from the columnar silicon layer 109 and the fin-shaped silicon layer 103 by the gate insulating film 121 formed around and at the bottom of the gate electrode 122a and the gate wiring 122b. Can do.
  • a contact stopper film is deposited, an interlayer insulating film is deposited and chemical mechanical polishing is performed, and the upper portions of the second dummy gate and the first dummy gate are exposed. 2 dummy gates and the first dummy gate are removed, the second insulating film and the fourth insulating film are removed, and the gate insulating film is formed around the columnar semiconductor layer and the fifth insulating film.
  • a fifth step is shown in which a gate electrode and a gate wiring are formed by depositing a metal, etching back, and forming a gate electrode and a gate wiring.
  • the seventh insulating film 123 is deposited.
  • the seventh insulating film 123 is preferably a nitride film.
  • the seventh insulating film 123 is etched back, and the gate insulating film 121 is exposed.
  • the exposed gate insulating film 121 is removed.
  • a fourth resist 124 for forming contact holes is formed.
  • the contact hole 125 is formed by etching the interlayer insulating film 120.
  • the fourth resist 124 is removed.
  • a fifth resist 126 for forming contact holes is formed.
  • the seventh insulating film 123 is etched to form a contact hole 127.
  • a metal 128 is deposited to form contacts 129 and 130. As shown in FIG.
  • sixth resists 131, 132, and 133 are formed to form metal wiring.
  • the metal 128 is etched to form metal wirings 128a, 128b, and 128c.
  • a method of manufacturing SGT which is a gate last process, has a structure in which a fin-like semiconductor layer, a columnar semiconductor layer, a gate electrode and a gate wiring are formed with two masks to reduce parasitic resistance. .
  • FIG. 1 shows the structure of a semiconductor device obtained by the above manufacturing method.
  • the width of the first epitaxial growth layer 117 in the direction perpendicular to the fin-like silicon layer 103 is perpendicular to the fin-like silicon layer 103 of the fin-like silicon layer 103. It is wider than the width of the direction.
  • a first diffusion layer 112 formed on the columnar silicon layer 109, and a second diffusion layer 116 formed on the fin-like silicon layer 103 and below the columnar silicon layer 109, Have.
  • the gate insulating film 121 is further formed on the periphery and bottom of the gate electrode 122a and the gate wiring 122b.
  • the first epitaxial growth layer 117 By forming the first epitaxial growth layer 117 wider than the fin-shaped silicon layer 103 on the fin-shaped silicon layer 103, parasitic resistance can be reduced. Moreover, since the width of the compound layer of the metal and semiconductor is increased, the parasitic resistance can be further reduced. Further, since the contact area with the contact is increased, the contact resistance with the contact can be reduced.
  • the gate electrode 122a and the gate wiring 122b are insulated from the columnar silicon layer 109 and the fin-shaped silicon layer 103 by the gate insulating film 121 formed around and at the bottom of the gate electrode 122a and the gate wiring 122b. can do.

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Abstract

２個のマスクで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、寄生抵抗を低減する構造を有し、ゲートラストプロセスであるＳＧＴの製造方法とその結果得られるＳＧＴの構造を提供することを課題とする。半導体基板上にフィン状半導体層を形成し、フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、フィン状半導体層の周囲に第２の絶縁膜を形成し、柱状半導体層と第１のダミーゲートと第１のハードマスクとを形成する第２工程と、第１のハードマスクの側壁に、第２のハードマスクを形成し、第２のポリシリコンをエッチングすることにより、第１のダミーゲートと柱状半導体層の側壁に残存させ、第２のダミーゲートを形成する 第３工程と、フィン状半導体層上に第１のエピタキシャル成長層を形成する第４工程を有することにより、上記課題を解決する。

Description

半導体装置の製造方法、及び、半導体装置
　本発明は半導体装置の製造方法、及び、半導体装置に関する。
　半導体集積回路、特にＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。このようなＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。このような問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献１、特許文献２、特許文献３を参照）。
　従来のＳＧＴの製造方法では、シリコン柱を描画するためのマスクを用いて窒化膜ハードマスクが柱状に形成されたシリコン柱を形成し、平面状シリコン層を描画するためのマスクを用いてシリコン柱底部に平面状シリコン層を形成し、ゲート配線を描画するためのマスクを用いてゲート配線を形成している（例えば特許文献４を参照）。すなわち、３つのマスクを用いてシリコン柱、平面状シリコン層、ゲート配線を形成している。
　また、従来のＭＯＳトランジスタにおいて、メタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスが実際の製品で用いられている(非特許文献１)。ポリシリコンでゲートを作成し、その後、層間絶縁膜を堆積後、化学機械研磨によりポリシリコンゲートを露出し、ポリシリコンゲートをエッチング後、メタルを堆積している。そのためＳＧＴにおいてもメタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスを用いる必要がある。
　また、メタルを埋め込む際、孔の下部より孔の上部が狭いと、孔の上部が先に埋まり、空孔が発生する。
　また、ゲート配線と基板間の寄生容量を低減するために、従来のＭＯＳトランジスタでは、第１の絶縁膜を用いている。例えばＦＩＮＦＥＴ（非特許文献２）では、１つのフィン状半導体層の周囲に第１の絶縁膜を形成し、第１の絶縁膜をエッチバックし、フィン状半導体層を露出し、ゲート配線と基板間の寄生容量を低減している。そのためＳＧＴにおいてもゲート配線と基板間の寄生容量を低減するために第１の絶縁膜を用いる必要がある。ＳＧＴではフィン状半導体層に加えて、柱状半導体層があるため、柱状半導体層を形成するための工夫が必要である。
　また、フィン状半導体層の寄生抵抗が大きいと、トランジスタの電流駆動力が減少する。
特開平２－７１５５６号公報 特開平２－１８８９６６号公報 特開平３－１４５７６１号公報 特開２００９－１８２３１７号公報
IEDM2007 K.Mistry et.al, pp 247-250 IEDM2010 CC.Wu, et. al, 27.1.1-27.1.4.
　そこで、２個のマスクで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、寄生抵抗を低減する構造を有し、ゲートラストプロセスであるＳＧＴの製造方法とその結果得られるＳＧＴの構造を提供することを目的とする。
　本発明の半導体装置の製造方法は、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、前記第１のポリシリコン上に第３の絶縁膜を形成し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第３の絶縁膜と前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと前記第３の絶縁膜による第１のハードマスクとを形成する第２工程と、前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し平坦化し、エッチバックし、前記第１のハードマスクを露出し、第６の絶縁膜を堆積し、エッチングをすることにより、前記第１のハードマスクの側壁に、第２のハードマスクを形成し、前記第２のポリシリコンをエッチングすることにより、前記第１のダミーゲートと前記柱状半導体層の側壁に残存させ、第２のダミーゲートを形成する第３工程と、前記第２のダミーゲートの周囲に、第５の絶縁膜を形成し、エッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記フィン状半導体層上に第１のエピタキシャル成長層を形成する第４工程を有することを特徴とする。
　また、前記第２のダミーゲートの上面の面積は、前記第２のダミーゲートの下面の面積より大きいことを特徴とする。
　また、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成後、第３のレジストを形成し、エッチバックを行い、前記柱状半導体層上部を露出し、前記柱状半導体層上部に第１の拡散層を形成することを特徴とする。
　また、前記第５の絶縁膜からなるサイドウォールを形成後、前記フィン状半導体層上部と前記柱状半導体層下部に第２の拡散層を形成することを特徴とする。
　また、前記第１のエピタキシャル成長層に金属と半導体の化合物を形成することを特徴とする。
　また、前記第４の工程の後、コンタクトストッパ膜を堆積し、層間絶縁膜を堆積し化学機械研磨し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、ゲート電極及びゲート配線を形成する第５工程を有することを特徴とする。
　また、本発明の半導体装置は、半導体基板上に形成されたフィン状半導体層と、前記フィン状半導体層の周囲に形成された第１の絶縁膜と、前記フィン状半導体層上に形成された柱状半導体層と、前記柱状半導体層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された金属からなるゲート電極と、前記ゲート電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなるゲート配線と、前記フィン状半導体層上に形成された第１のエピタキシャル成長層と、を有し、前記ゲート電極と前記ゲート配線の上面の面積は、前記ゲート電極と前記ゲート配線の下面の面積より大きく、かつ、前記第１のエピタキシャル成長層の前記フィン状半導体層に直交する方向の幅は、前記フィン状半導体層の前記フィン状半導体層に直交する方向の幅より広いことを特徴とする。
　また、前記柱状半導体層の上部に形成された第１の拡散層と、前記フィン状半導体層の上部と前記柱状半導体層の下部に形成された第２の拡散層と、を有することを特徴とする。
　また、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜とをさらに有することを特徴とする。
　本発明によれば、２個のマスクで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、寄生抵抗を低減する構造を有し、ゲートラストプロセスであるＳＧＴの製造方法とその結果得られるＳＧＴの構造を提供することができる。
　半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、前記第１のポリシリコン上に第３の絶縁膜を形成し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第３の絶縁膜と前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと前記第３の絶縁膜による第１のハードマスクとを形成する第２工程と、前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し平坦化し、エッチバックし、前記第１のハードマスクを露出し、第６の絶縁膜を堆積し、エッチングをすることにより、前記第１のハードマスクの側壁に、第２のハードマスクを形成し、前記第２のポリシリコンをエッチングすることにより、前記第１のダミーゲートと前記柱状半導体層の側壁に残存させ、第２のダミーゲートを形成する第３工程を有することを特徴とすることにより、２個のマスクで、フィン状半導体層、柱状半導体層、後にゲート電極とゲート配線となる第１のダミーゲート及び第２のダミーゲートを形成することができ、工程数を削減することができる。
　また、前記第２のダミーゲートの周囲に、第５の絶縁膜を形成し、エッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールにより、第１のダミーゲートと第２のダミーゲートが、第１と第２のハードマスクと第５の絶縁膜からなるサイドウォールにより覆われ、フィン状半導体層上部のみを露出することができるため、前記フィン状半導体層上のみに第１のエピタキシャル成長層を形成することができ、寄生抵抗を減らすことができる。また、第１と第２のハードマスクと第５の絶縁膜からなるサイドウォールにより、第１と第２のダミーゲートに金属と半導体の化合物が形成されることを防ぎ、フィン状半導体層上の第１のエピタキシャル成長層のみに金属と半導体の化合物を形成することができる。
　また、第２のポリシリコンをエッチングする際、逆テーパエッチングを用いることにより、前記第２のダミーゲートの上面の面積を、前記第２のダミーゲートの下面の面積より大きくすることができ、ゲートのための金属を埋め込む際、空孔が形成されないようにすることができる。
　柱状半導体層と、ゲート配線との合わせずれをなくすことができる。
　また、ポリシリコンで第１のダミーゲートと第２のダミーゲートを作成し、その後、層間絶縁膜を堆積後、化学機械研磨により第１のダミーゲートと第２のダミーゲートを露出し、ポリシリコンゲートをエッチング後、金属を堆積する従来のメタルゲートラストの製造方法を用いることができるため、メタルゲートＳＧＴを容易に形成できる。
　また、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜により、ゲート電極とゲート配線とは、柱状半導体層とフィン状半導体層とから絶縁をすることができる。
（ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のｘ―ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。（ｄ）は（ａ）のｙ２－ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）の ｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。（ｄ）は（ａ）のｙ２－ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。（ｄ）は（ａ）のｙ２－ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。（ｄ）は（ａ）のｙ２－ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。（ｄ）は（ａ）のｙ２－ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。（ｄ）は（ａ）のｙ２－ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。（ｄ）は（ａ）のｙ２－ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。（ｄ）は（ａ）のｙ２－ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。（ｄ）は（ａ）のｙ２－ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。（ｄ）は（ａ）のｙ２－ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。（ｄ）は（ａ）のｙ２－ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。（ｄ）は（ａ）のｙ２－ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。（ｄ）は（ａ）のｙ２－ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。（ｄ）は（ａ）のｙ２－ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。（ｄ）は（ａ）のｙ２－ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。（ｄ）は（ａ）のｙ２－ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。（ｄ）は（ａ）のｙ２－ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。（ｄ）は（ａ）のｙ２－ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。（ｄ）は（ａ）のｙ２－ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。（ｄ）は（ａ）のｙ２－ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。（ｄ）は（ａ）のｙ２－ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。（ｄ）は（ａ）のｙ２－ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。（ｄ）は（ａ）のｙ２－ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。（ｄ）は（ａ）のｙ２－ｙ２’線での断面図である。
　以下に、本発明の実施形態に係るＳＧＴの構造を形成するための製造工程を、図２～図４７を参照して説明する。
　まず、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程を示す。本実施例では、シリコン基板としたが、半導体であればシリコン以外のものも基板として使用できる。
　図２に示すように、シリコン基板１０１上にフィン状シリコン層を形成するための第１のレジスト１０２を形成する。
　図３に示すように、シリコン基板１０１をエッチングし、フィン状シリコン層１０３を形成する。今回はレジストをマスクとしてフィン状シリコン層を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。
　図４に示すように、第１のレジスト１０２を除去する。
　図５に示すように、フィン状シリコン層１０３の周囲に第１の絶縁膜１０４を堆積する。第１の絶縁膜として高密度プラズマによる酸化膜や低圧CVD(Chemical Vapor Deposition)による酸化膜を用いてもよい。
　図６に示すように、第１の絶縁膜１０４をエッチバックし、フィン状シリコン層１０３の上部を露出する。ここまでは、非特許文献２のフィン状シリコン層の製法と同じである。
　以上によりシリコン基板１０１上にフィン状シリコン層１０３を形成し、前記フィン状シリコン層１０３の周囲に第一の絶縁膜１０４を形成する第１工程が示された。
　次に、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、前記第１のポリシリコン上に第３の絶縁膜を形成し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第３の絶縁膜と前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと前記第３の絶縁膜による第１のハードマスクとを形成する第２工程を示す。
　図７に示すように、前記フィン状シリコン層１０３の周囲に第２の絶縁膜１０５を形成する。第２の絶縁膜１０５は、酸化膜が好ましい。また、第２の絶縁膜１０５に、窒化膜を用いてもよい。
　図８に示すように、前記第２の絶縁膜１０５の上に第１のポリシリコン１０６を堆積し平坦化する。
　図９に示すように、前記第１のポリシリコン１０６上に第３の絶縁膜１０７を形成する。第３の絶縁膜１０７は、窒化膜が好ましい。
　図１０に示すように、ゲート配線と柱状シリコン層を形成するための第２のレジスト１０８を、前記フィン状シリコン層１０３の方向に対して垂直の方向に形成する。また、第２のレジスト１０８のかわりに、ハードマスクを用いてもよい。
　図１１に示すように、前記第３の絶縁膜１０７と前記第１のポリシリコン１０６と前記第２の絶縁膜１０５と前記フィン状シリコン層１０３をエッチングすることにより、柱状シリコン層１０９と前記第１のポリシリコンによる第１のダミーゲート１０６ａと第３の絶縁膜による第１のハードマスク１０７ａを形成する。
　図１２に示すように、第２のレジスト１０８を除去する。
　以上により、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、前記第１のポリシリコン上に第３の絶縁膜を形成し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第３の絶縁膜と前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと前記第３の絶縁膜による第１のハードマスクとを形成する第２工程が示された。
　次に、前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し平坦化し、エッチバックし、前記第１のハードマスクを露出し、第６の絶縁膜を堆積し、エッチングをすることにより、前記第１のハードマスクの側壁に、第２のハードマスクを形成し、前記第２のポリシリコンをエッチングすることにより、前記第１のダミーゲートと前記柱状半導体層の側壁に残存させ、第２のダミーゲートを形成する第３工程を示す。
　図１３に示すように、前記柱状シリコン層１０９と前記第１のダミーゲート１０６ａの周囲に第４の絶縁膜１１０を形成する。第４の絶縁膜１１０は、酸化膜が好ましい。また、第４の絶縁膜１１０に、窒化膜を用いてもよい。
　図１４に示すように、第３のレジスト１１１を形成し、エッチバックを行い、前記柱状シリコン層１０９上部を露出する。また、第３のレジスト１１１として、有機材料もしくは無機材料を用いてもよい。
　図１５に示すように、不純物を導入し、前記柱状シリコン層１０９上部に第１の拡散層１１２を形成する。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。
　図１６に示すように、第３のレジスト１１１を除去する。
　図１７に示すように、前記第４の絶縁膜１１０の周囲に第２のポリシリコン１１３を堆積し平坦化する。
　図１８に示すように、第２のポリシリコン１１３をエッチバックし、前記第１のハードマスク１０７ａを露出する。
　図１９に示すように、第６の絶縁膜１１４を堆積する。第６の絶縁膜１１４は窒化膜が好ましい。
　図２０に示すように、第６の絶縁膜１１４をエッチングすることにより、前記第１のハードマスク１０７ａの側壁に、第２のハードマスク１１４ａを形成する。
　図２１に示すように、前記第２のポリシリコン１１３をエッチングすることにより、前記第１のダミーゲート１０６ａと前記柱状半導体層１０９の側壁に残存させ、第２のダミーゲート１１３ａを形成する。第２のポリシリコン１１３をエッチングする際、逆テーパエッチングを用いることにより、前記第２のダミーゲート１１３ａの上面の面積は、前記第２のダミーゲート１１３ａの下面の面積より大きくすることができ、ゲートのための金属を埋め込む際、空孔が形成されないようにすることができる。
　以上により、前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し平坦化し、エッチバックし、前記第１のハードマスクを露出し、第６の絶縁膜を堆積し、エッチングをすることにより、前記第１のハードマスクの側壁に、第２のハードマスクを形成し、前記第２のポリシリコンをエッチングすることにより、前記第１のダミーゲートと前記柱状半導体層の側壁に残存させ、第２のダミーゲートを形成する第３工程が示された。
　次に、前記第２のダミーゲートの周囲に、第５の絶縁膜を形成し、エッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記フィン状半導体層上に第１のエピタキシャル成長層を形成する第４工程を示す。
　図２２に示すように、前記第２のダミーゲート１１３ａの周囲に、第５の絶縁膜１１５を形成する。第５の絶縁膜１１５は、窒化膜が好ましい。また、第５の絶縁膜１１５は、酸化膜、窒化膜の積層構造としてもよい。
　図２３に示すように、第５の絶縁膜１１５をエッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォール１１５ａを形成する。
　図２４に示すように、不純物を導入し、前記フィン状シリコン層１０３上部と前記柱状シリコン層１０９下部に第２の拡散層１１６を形成する。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。
　図２５に示すように、選択エピタキシャル成長を行い、前記フィン状半導体層１０３上に、第１のエピタキシャル成長層１１７を形成する。第１のエピタキシャル成長層１１７は、シリコンであることが好ましい。また、シリコンとゲルマニウムの化合物層を成長させてもよい。前記第１のエピタキシャル成長層１１７の前記フィン状半導体層１０３に直交する方向の幅は、前記フィン状半導体層１０３の前記フィン状半導体層１０３に直交する方向の幅より広くなる。第１のダミーゲートと第２のダミーゲートが、第１と第２のハードマスクと第５の絶縁膜からなるサイドウォールにより覆われ、フィン状半導体層上部のみを露出することができるため、前記フィン状半導体層上のみに第１のエピタキシャル成長層を形成することができ、寄生抵抗を減らすことができる。
　図２６に示すように、第１のエピタキシャル成長層１１７に金属と半導体の化合物１１８を形成する。金属と半導体の化合物１１８は、第１のエピタキシャル成長層１１７全体に形成されてもよい。また、第１と第２のハードマスクと第５の絶縁膜からなるサイドウォールにより、第１と第２のダミーゲートに金属と半導体の化合物が形成されることを防ぎ、フィン状半導体層上の第１のエピタキシャル成長層のみに金属と半導体の化合物を形成することができる。
　以上により、前記第２のダミーゲートの周囲に、第５の絶縁膜を形成し、エッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記フィン状半導体層上に第１のエピタキシャル成長層を形成する第４工程が示された。
　次に、前記第４の工程の後、コンタクトストッパ膜を堆積し、層間絶縁膜を堆積し化学機械研磨し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、ゲート電極及びゲート配線を形成する第５工程を示す。
　図２７に示すように、コンタクトストッパ膜１１９を堆積し、層間絶縁膜１２０を堆積する。コンタクトストッパ膜１１９として、窒化膜が好ましい。
　図２８に示すように、化学機械研磨し、前記第２のダミーゲート１１３ａと前記第１のダミーゲート１０６ａの上部を露出する。
　図２９に示すように、前記第２のダミーゲート１１３ａと前記第１のダミーゲート１０６ａを除去する。
　図３０に示すように、前記第２の絶縁膜１０５と前記第４の絶縁膜１１０を除去する。
　図３１に示すように、ゲート絶縁膜１２１を前記柱状シリコン層１０９の周囲と前記第５の絶縁膜１１５ａの内側に形成する。ゲート絶縁膜１２１は、高誘電体膜が好ましい。ゲート絶縁膜１２１として、酸化膜、酸窒化膜、窒化膜を用いてもよい。
　図３２に示すように、金属１２２を堆積する。
　図３３に示すように、金属１２２のエッチバックを行い、柱状シリコン層１０９上部を露出する。柱状シリコン層１０９の周囲にゲート電極１２２ａが形成される。また、ゲート配線１２２ｂが形成される。前記ゲート電極１２２ａと前記ゲート配線１２２ｂの周囲と底部に形成された前記ゲート絶縁膜１２１により、ゲート電極１２２ａとゲート配線１２２ｂとは、柱状シリコン層１０９とフィン状シリコン層１０３とから絶縁をすることができる。
　以上により、前記第４の工程の後、コンタクトストッパ膜を堆積し、層間絶縁膜を堆積し化学機械研磨し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、ゲート電極及びゲート配線を形成する第５工程が示された。
　図３４に示すように、第７の絶縁膜１２３を堆積する。第７の絶縁膜１２３は窒化膜が好ましい。
　図３５に示すように、第７の絶縁膜１２３をエッチバックし、ゲート絶縁膜１２１を露出する。
　図３６に示すように、露出したゲート絶縁膜１２１を除去する。
　図３７に示すように、コンタクト孔を形成するための第４のレジスト１２４を形成する。
　図３８に示すように、層間絶縁膜１２０をエッチングすることにより、コンタクト孔１２５を形成する。
　図３９に示すように、第４のレジスト１２４を除去する。
　図４０に示すように、コンタクト孔を形成するための第５のレジスト１２６を形成する。
　図４１に示すように、第７の絶縁膜１２３をエッチングし、コンタクト孔１２７を形成する。
　図４２に示すように、第５のレジスト１２６を除去する。
　図４３に示すように、コンタクト孔１２５下のコンタクトストッパ膜１１９を除去する。
　図４４に示すように、金属１２８を堆積し、コンタクト１２９、１３０を形成する。
　図４５に示すように、金属配線を形成するため第６のレジスト１３１、１３２、１３３を形成する。
　図４６に示すように、金属１２８をエッチングし、金属配線１２８ａ、１２８ｂ、１２８ｃを形成する。
　図４７に示すように、第６のレジスト１３１、１３２、１３３を除去する。
　以上により、２個のマスクで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、寄生抵抗を低減する構造を有し、ゲートラストプロセスであるＳＧＴの製造方法が示された。
　上記製造方法によって得られる半導体装置の構造を図１に示す。
　図１に示す半導体装置の構造は、シリコン基板１０１上に形成されたフィン状シリコン層１０３と、前記フィン状シリコン層１０３の周囲に形成された第１の絶縁膜１０４と、前記フィン状シリコン層１０３上に形成された柱状シリコン層１０９と、前記柱状シリコン層１０９の周囲に形成されたゲート絶縁膜１２１と、前記ゲート絶縁膜１２１の周囲に形成された金属からなるゲート電極１２２ａと、前記ゲート電極１２２ａに接続された前記フィン状シリコン層１０３に直交する方向に延在する金属からなるゲート配線１２２ｂとを有し、前記ゲート電極１２２ａと前記ゲート配線１２２ｂの上面の面積は前記ゲート電極１２２ａと前記ゲート配線１２２ｂの下面の面積より大きく、さらに、前記フィン状シリコン層１０３上に形成された第１のエピタキシャル成長層１１７と、を有し、前記第１のエピタキシャル成長層１１７の前記フィン状シリコン層１０３に直交する方向の幅は、前記フィン状シリコン層１０３の前記フィン状シリコン層１０３に直交する方向の幅より広い。
　また、前記柱状シリコン層１０９の上部に形成された第１の拡散層１１２と、前記フィン状シリコン層１０３の上部と前記柱状シリコン層１０９の下部に形成された第２の拡散層１１６と、を有する。
　また、前記ゲート電極１２２ａと前記ゲート配線１２２ｂの周囲と底部に形成された前記ゲート絶縁膜１２１とをさらに有する。
　フィン状シリコン層１０３上部にフィン状シリコン層１０３よりも幅が広い第１のエピタキシャル成長層１１７が形成されることで、寄生抵抗を低減することができる。また、金属と半導体の化合物層の幅も広がることから、さらに寄生抵抗を低減することができる。また、コンタクトとの接触面積が広がることから、コンタクトとの接触抵抗を低減することができる。
　セルフアラインで形成されるので、柱状シリコン層１０９と、ゲート配線１２２ｂとの合わせずれをなくすことができる。
　また、前記ゲート電極１２２ａと前記ゲート配線１２２ｂの周囲と底部に形成された前記ゲート絶縁膜１２１により、ゲート電極１２２ａとゲート配線１２２ｂとは、柱状シリコン層１０９とフィン状シリコン層１０３とから絶縁をすることができる。
　なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
　例えば、上記実施例において、ｐ型（ｐ+型を含む。）とｎ型（ｎ+型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
１０１．シリコン基板
１０２．第１のレジスト
１０３．フィン状シリコン層
１０４．第１の絶縁膜
１０５．第２の絶縁膜
１０６．第１のポリシリコン
１０６ａ．第１のダミーゲート
１０７．第３の絶縁膜
１０７ａ．第１のハードマスク
１０８．第２のレジスト
１０９．柱状シリコン層
１１０．第４の絶縁膜
１１１．第３のレジスト
１１２．第１の拡散層
１１３．第２のポリシリコン
１１３ａ．第２のダミーゲート
１１４．第６の絶縁膜
１１４ａ．第２のハードマスク
１１５．第５の絶縁膜
１１５ａ．サイドウォール
１１６．第２の拡散層
１１７．第１のエピタキシャル成長層
１１８．金属と半導体の化合物
１１９．コンタクトストッパ膜
１２０．層間絶縁膜
１２１．ゲート絶縁膜
１２２．金属
１２２ａ．ゲート電極
１２２ｂ．ゲート配線
１２３．第７の絶縁膜
１２４．第４のレジスト
１２５．コンタクト孔
１２６．第５のレジスト
１２７．コンタクト孔
１２８．金属
１２８ａ．金属配線
１２８ｂ．金属配線
１２８ｃ．金属配線
１２９．コンタクト
１３０．コンタクト
１３１．第６のレジスト
１３２．第６のレジスト
１３３．第６のレジスト

Claims (9)

  1. 　半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、
    　前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、前記第１のポリシリコン上に第３の絶縁膜を形成し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第３の絶縁膜と前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと前記第３の絶縁膜による第１のハードマスクとを形成する第２工程と、
    　前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し平坦化し、エッチバックし、前記第１のハードマスクを露出し、第６の絶縁膜を堆積し、エッチングをすることにより、前記第１のハードマスクの側壁に、第２のハードマスクを形成し、前記第２のポリシリコンをエッチングすることにより、前記第１のダミーゲートと前記柱状半導体層の側壁に残存させ、第２のダミーゲートを形成する第３工程と、
    　前記第２のダミーゲートの周囲に、第５の絶縁膜を形成し、エッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記フィン状半導体層上に第１のエピタキシャル成長層を形成する第４工程と、を有することを特徴とする半導体装置の製造方法。
  2. 　前記第２のダミーゲートの上面の面積は、前記第２のダミーゲートの下面の面積より大きいことを特徴とする請求項１に記載の半導体装置。
  3. 　前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成後、第３のレジストを形成し、エッチバックを行い、前記柱状半導体層上部を露出し、前記柱状半導体層上部に第１の拡散層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 　前記第５の絶縁膜からなるサイドウォールを形成後、前記フィン状半導体層上部と前記柱状半導体層下部に第２の拡散層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 　前記第１のエピタキシャル成長層に金属と半導体の化合物を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 　前記第４の工程の後、コンタクトストッパ膜を堆積し、層間絶縁膜を堆積し化学機械研磨し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、ゲート電極及びゲート配線を形成する第５工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
  7. 　半導体基板上に形成されたフィン状半導体層と、
    　前記フィン状半導体層の周囲に形成された第１の絶縁膜と、
    　前記フィン状半導体層上に形成された柱状半導体層と、
    　前記柱状半導体層の周囲に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜の周囲に形成された金属からなるゲート電極と、
    　前記ゲート電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなるゲート配線と、
    　前記フィン状半導体層上に形成された第１のエピタキシャル成長層と、を有し、
    　前記ゲート電極と前記ゲート配線の上面の面積は、前記ゲート電極と前記ゲート配線の下面の面積より大きく、かつ、前記第１のエピタキシャル成長層の前記フィン状半導体層に直交する方向の幅は、前記フィン状半導体層の前記フィン状半導体層に直交する方向の幅より広いことを特徴とする半導体装置。
  8. 　前記柱状半導体層の上部に形成された第１の拡散層と、
    　前記フィン状半導体層の上部と前記柱状半導体層の下部に形成された第２の拡散層と、
    を有することを特徴とする請求項７に記載の半導体装置。
  9. 　前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜とをさらに有することを特徴とする請求項７に記載の半導体装置。
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