WO2014073103A1 - 半導体装置の製造方法、及び、半導体装置 - Google Patents

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silicon layer
fin
gate
semiconductor device
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舛岡　富士雄
広記 中村
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
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    • H01L29/0692—Surface layout

Definitions

  • the present invention relates to a semiconductor device manufacturing method and a semiconductor device.
  • MOS transistors Semiconductor integrated circuits, in particular integrated circuits using MOS transistors, are becoming increasingly highly integrated. Along with such high integration, MOS transistors used in integrated circuits have been miniaturized to the nano range.
  • SGT Surrounding Gate Transistor having a structure in which a source, a gate, and a drain are arranged in a vertical direction with respect to a substrate and a gate electrode surrounds a columnar semiconductor layer (silicon pillar) is proposed.
  • SGT Surrounding Gate Transistor
  • the SGT uses a first mask for drawing a silicon pillar, thereby forming a silicon pillar in which a nitride hard mask is formed in a pillar shape. Furthermore, a planar silicon layer is formed at the bottom of the silicon pillar by using a second mask for drawing the planar silicon layer. Further, it is manufactured by forming a gate wiring using a third mask for drawing the gate wiring (see, for example, Patent Document 4). That is, the silicon pillar, the planar silicon layer, and the gate wiring are formed by using three masks.
  • the contact hole on the upper part of the silicon pillar and the contact hole on the planar silicon layer below the silicon pillar are separately formed (for example, (See Patent Document 5). Since the contact holes are formed separately as described above, the number of steps required for manufacturing increases.
  • the MOS transistor uses the first insulating film.
  • a first insulating film is formed around one fin-shaped semiconductor layer, the first insulating film is etched back, and the fin-shaped semiconductor layer is exposed.
  • the parasitic capacitance between the gate wiring and the substrate is reduced. Therefore, it is necessary to use the first insulating film also in the SGT in order to reduce the parasitic capacitance between the gate wiring and the substrate.
  • SGT since a columnar semiconductor layer exists in addition to the fin-shaped semiconductor layer, some device is required to form the columnar semiconductor layer.
  • JP-A-2-71556 Japanese Patent Laid-Open No. 2-188966 Japanese Patent Laid-Open No. 3-145761 JP 2009-182317 A JP 2012-004244 A
  • an object of the present invention is to provide an SGT manufacturing method capable of reducing the number of steps required for manufacturing an SGT, and an SGT structure obtained thereby.
  • a method for manufacturing a semiconductor device includes: A fin-like silicon layer formed on a silicon substrate; A first insulating film formed around the fin-like silicon layer; A columnar silicon layer formed on the fin-like silicon layer; A gate insulating film formed around the columnar silicon layer; A gate electrode formed around the gate insulating film; A gate wiring extending in a second direction orthogonal to a first direction in which the fin-like silicon layer connected to the gate electrode extends, and a method for manufacturing a semiconductor device,
  • the fin-like silicon layer is formed using a first mask, and the columnar silicon layer and the gate wiring are formed using a second mask. It is characterized by that.
  • a method for manufacturing a semiconductor device includes: Forming a fin-like silicon layer on a silicon substrate using a first mask, and forming a first insulating film around the fin-like silicon layer; A second insulating film is formed around the fin-shaped silicon layer, and the second insulating film is etched so as to remain on the sidewall of the fin-shaped silicon layer, Depositing a third insulating film on the second insulating film, on the fin-like silicon layer, and on the first insulating film; Forming a resist for forming the gate wiring and the columnar silicon layer so as to extend in a second direction orthogonal to the first direction in which the fin-shaped silicon layer extends; Etching the second insulating film and the third insulating film using the resist as a second mask, etching the fin-like silicon layer, and further removing the second insulating film, A second step of forming the columnar silicon layer and a dummy gate made of the third insulating film, It is characterized by
  • an etching rate at which the second insulating film is etched is higher than an etching rate at which the third insulating film is etched.
  • a fourth insulating film is formed on the third insulating film.
  • the fourth insulating film is etched together with the second insulating film and the third insulating film using the resist as a second mask.
  • the method further includes a third step of forming the gate electrode and the gate wiring.
  • the method further includes a fourth step of removing the exposed upper portion of the gate conductive film by etching.
  • an interlayer insulating film is deposited, the surface thereof is flattened, and the interlayer insulating film is etched back to expose the upper portion of the columnar silicon layer, and then a first contact is formed.
  • Forming a third resist for etching, etching the interlayer insulating film to form a contact hole, and depositing a metal material in the contact hole to form a first contact on the fin-like silicon layer it is preferable to further include a fifth step of forming the metal wiring by forming a fourth resist for forming the metal wiring and etching.
  • a semiconductor device is: A fin-like silicon layer formed on a silicon substrate; A first insulating film formed around the fin-like silicon layer; A columnar silicon layer formed on the fin-like silicon layer and having a width equal to the width of the fin-like silicon layer; A gate insulating film formed around the columnar silicon layer; A gate electrode formed around the gate insulating film; A gate wiring connected to the gate electrode, extending in a second direction perpendicular to the first direction in which the fin-like silicon layer extends, and formed in a sidewall shape on the side wall of the dummy gate; A first diffusion layer formed on the columnar silicon layer; A second diffusion layer formed across the top of the fin-like silicon layer and the bottom of the columnar silicon layer, It is characterized by that.
  • an SGT manufacturing method capable of reducing the number of steps required to manufacture an SGT, and an SGT structure obtained thereby.
  • FIG. 6 is a sectional view taken along line YY ′.
  • FIG. 6 is a sectional view taken along line YY ′.
  • A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on embodiment of this invention, (b) is sectional drawing in the XX 'line
  • FIG. 6 is a sectional view taken along line YY ′.
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  • FIG. 6 is a sectional view taken along line YY ′.
  • a first process of forming a fin-like silicon layer 103 on a silicon substrate 101 using a first mask and forming a first insulating film 104 around the fin-like silicon layer 103 is shown.
  • the first resist 102 for forming the fin-like silicon layer 103 is formed on the silicon substrate 101.
  • the silicon substrate 101 is etched using the first resist 102 as a first mask to form a fin-like silicon layer 103.
  • the fin-like silicon layer 103 is formed using a resist as a first mask.
  • a hard mask such as an oxide film or a nitride film can also be used as the first mask.
  • the first resist 102 is removed.
  • a first insulating film 104 is deposited around the fin-like silicon layer 103.
  • an oxide film formed by high-density plasma or an oxide film formed by low-pressure CVD (Chemical Vapor Deposition) can be used.
  • the first insulating film 104 is etched back to expose the upper portion of the fin-like silicon layer 103.
  • the steps up to here are the same as the method for manufacturing the fin-like silicon layer disclosed in Non-Patent Document 1.
  • the fin-like silicon layer 103 is formed on the silicon substrate 101 using the first resist 102 as the first mask, and the first insulating film 104 is formed around the fin-like silicon layer 103.
  • the first step of the embodiment is shown.
  • a second insulating film 105 is formed around the fin-shaped silicon layer 103, and the second insulating film 105 is etched to remain on the sidewalls of the fin-shaped silicon layer 103.
  • a third insulating film 106 is deposited on the second insulating film 105, the fin-like silicon layer 103, and the first insulating film 104.
  • a second resist 108 for forming the gate wiring 111b and the columnar silicon layer 109 is formed in a second direction (right and left direction) orthogonal to the first direction (left-right direction) in which the fin-shaped silicon layer 103 extends. It is formed so as to extend in the front-rear direction).
  • the second insulating film 105 and the third insulating film 106 are etched using the second resist 108 as a second mask, and then the fin-like silicon layer 103 is etched. Further, the second step of this embodiment in which the columnar silicon layer 109 and the dummy gate made of the third insulating film 106 are formed by removing the second insulating film 105 will be described.
  • the second insulating film 105 is formed around the fin-like silicon layer 103.
  • the second insulating film 105 is preferably an oxide film formed by atmospheric pressure CVD (Chemical Vapor Deposition) at a high wet etching rate.
  • the second insulating film 105 can be an oxide film formed by low pressure CVD (Chemical Vapor Deposition).
  • the second insulating film 105 is etched to remain on the sidewalls of the fin-like silicon layer 103.
  • a third insulating film 106 is deposited on the second insulating film 105, the fin-like silicon layer 103, and the first insulating film 104. Thereafter, the surface of the third insulating film 106 is planarized by a CMP (Chemical-Mechanical-Polishing) method or the like. As the third insulating film 106, a film having an etching rate lower than that of the second insulating film 105 is preferably used.
  • the third insulating film 106 is an oxide film formed by high-density plasma, an oxide film formed by low-pressure CVD, or a nitride film. Is preferred. In the case where the second insulating film 105 is an oxide film formed by low pressure CVD, the third insulating film 106 is preferably a nitride film.
  • a fourth insulating film 107 is deposited on the stacked body.
  • the fourth insulating film 107 is preferably an oxide film formed by atmospheric pressure CVD (Chemical Vapor Deposition) with a high wet etching rate. Note that the formation of the fourth insulating film 107 can be omitted. Further, the fourth insulating film 107 can be a nitride film instead of the oxide film.
  • the second resist 108 for forming the gate wiring 111 b and the columnar silicon layer 109 is applied to the first direction (left-right direction) in which the fin-shaped silicon layer 103 extends. And extending in a second direction (front-rear direction) orthogonal to each other.
  • the second insulating film 105, the third insulating film 106, and the fourth insulating film 107 are formed by using the second resist 108 as the second mask. Etch.
  • the pillar-shaped silicon layer 109 is formed by etching the fin-shaped silicon layer 103.
  • the second resist 108 is removed.
  • the second insulating film 105 is removed.
  • the fourth insulating film 107 is formed of the same material as the second insulating film 105 (here, an oxide film formed by atmospheric pressure CVD), the fourth insulating film 107 is removed when the second insulating film 105 is removed.
  • the insulating film 107 is also removed.
  • the second insulating film 105 and the fourth insulating film 107 are preferably removed by wet etching. Since the etching rate of the third insulating film 106 is lower than the etching rate of the second insulating film 105, the third insulating film 106 remains as a dummy gate.
  • the second insulating film 105 is formed around the fin-shaped silicon layer 103, and the second insulating film 105 is etched to remain on the sidewall of the fin-shaped silicon layer 103.
  • a third insulating film 106 is deposited on the second insulating film 105, the fin-like silicon layer 103, and the first insulating film 104.
  • the second resist 108 for forming the gate wiring 111b and the columnar silicon layer 109 is applied in a second direction (front-rear direction) orthogonal to the first direction (left-right direction) in which the fin-like silicon layer 103 extends. ) To extend.
  • the second insulating film 105 and the third insulating film 106 are etched using the second resist 108 as a second mask. Thereafter, the fin-like silicon layer 103 is etched. Furthermore, the second step of the present embodiment in which the columnar silicon layer 109 and the dummy gate made of the third insulating film 106 are formed by removing the second insulating film 105 is shown.
  • a gate insulating film 110 is formed, a gate conductive film 111 is formed around the gate insulating film 110, and the gate conductive film 111 is etched.
  • a gate insulating film 110 is formed on the stacked body, and a gate conductive film 111 is formed around the gate insulating film 110.
  • the gate conductive film 111 it is preferable to use a metal material that is used in a semiconductor manufacturing process and sets a threshold voltage of the transistor, such as titanium nitride, titanium, tantalum nitride, or tantalum.
  • the gate conductive film 111 is preferably made of a material having a higher etching rate than silicon by wet etching.
  • the gate conductive film 111 is preferably made of a material used in a semiconductor manufacturing process, such as an oxide film, an oxynitride film, or a high dielectric film.
  • the gate electrode 111a is formed on the side wall of the columnar silicon layer 109
  • the gate wiring 111b is formed in a side wall shape on the side wall of the dummy gate made of the third insulating film 106.
  • the fin-like silicon layer 103, the columnar silicon layer 109, and the gate wiring 111b can be formed by using two masks. Thereby, the number of processes required for manufacturing a semiconductor device (SGT) can be reduced.
  • the columnar silicon layer 109 and the gate wiring 111b are aligned with each other so that the formation position of the columnar silicon layer 109 and the formation position of the gate wiring 111b are aligned on one straight line. And misalignment.
  • the gate insulating film 110 is formed, the gate conductive film 111 is formed around the gate insulating film 110, and the gate conductive film 111 is etched, whereby the gate electrode 111a is formed on the sidewall of the columnar silicon layer 109.
  • the third step of this embodiment is shown, in which the gate wiring 111b is formed in a sidewall shape on the side wall of the dummy gate made of the third insulating film 106.
  • a first nitride film 112 is deposited, and the first nitride film 112 is etched to remain on the sidewalls of the gate electrode 111a and the gate wiring 111b, and the gate conductive film 111
  • a fourth process of this embodiment is shown in which the upper part is exposed and the exposed upper part of the gate conductive film 111 is removed by etching.
  • the first nitride film 112 is deposited on the stacked body.
  • the first nitride film 112 is etched to remain on the side walls of the gate electrode 111a and the gate wiring 111b and to expose the upper portion of the gate conductive film 111.
  • the exposed upper portion of the gate conductive film 111 is removed by etching.
  • the first nitride film 112 is deposited and the first nitride film 112 is etched, so that it remains on the sidewalls of the gate electrode 111a and the gate wiring 111b, and the upper portion of the gate conductive film 111 is exposed and exposed.
  • the fourth step of this embodiment in which the upper portion of the gate conductive film 111 is removed by etching, is shown.
  • arsenic is implanted into a predetermined position of the columnar silicon layer 109 to form the first diffusion layer 113 and the second diffusion layer 114.
  • an nMOS is formed.
  • boron or boron fluoride is implanted.
  • an oxide film 115 is deposited on the stacked body, and then heat treatment is performed.
  • a nitride film can be used instead of the oxide film.
  • the oxide film 115 is removed by etching leaving a part thereof.
  • the oxide film 115 is left between the first nitride film 112 and the columnar silicon layer 109, and between the first nitride film 112 and the dummy gate made of the third insulating film 106.
  • dry etching can be used instead of wet etching.
  • a metal material is deposited at a predetermined position of the laminate, and after heat treatment, the unreacted metal material is removed.
  • the first silicide 117 and the second silicide 116 are formed on the first diffusion layer 113 and the second diffusion layer 114, respectively.
  • an interlayer insulating film 119 is deposited and the surface thereof is flattened by a CMP (Chemical Mechanical Polishing) method or the like, and the interlayer insulating film 119 is etched back to thereby form the columnar silicon layer 109.
  • a third resist 120 for forming the first contacts 131 and 132 is formed, and the interlayer insulating film 119 is etched. Thereby, contact holes 121 and 122 are formed.
  • a metal material 124 is deposited in the contact holes 121 and 122 to form first contacts 131 and 132 on the fin-like silicon layer 103.
  • the fourth resists 125, 126, and 127 for forming the metal wirings 128, 129, and 130 are formed and etched to form the metal wirings 128, 129, and 130 in the fifth embodiment. A process is shown.
  • a contact stopper 118 is formed using a nitride film or the like in a predetermined region of the stacked body, and an interlayer insulating film 119 is deposited so as to cover the contact stopper 118. Thereafter, the surface of the interlayer insulating film 119 is planarized by a CMP (Chemical-Mechanical Polishing) method or the like by a CMP (Chemical-Mechanical Polishing) method.
  • CMP Chemical-Mechanical Polishing
  • the interlayer insulating film 119 is etched back to expose the contact stopper 118 on the columnar silicon layer 109 and the contact stopper 118 on the dummy gate made of the third insulating film 106. .
  • a third resist 120 for forming contact holes 121 and 122 is formed at a predetermined position of the stacked body.
  • the contact holes 121 and 122 are formed by etching the interlayer insulating film 119 exposed from the third resist 120.
  • the third resist 120 is stripped and removed.
  • the contact stopper 118 is etched to remove the contact stopper 118 at the bottom of the contact holes 121 and 122 and the contact stopper 118 at the tip of the columnar silicon layer 109. At this time, the contact stopper 123 may remain on the side wall of the columnar silicon layer 109 (see FIG. 30).
  • the first contacts 131 and 132 are formed in the contact holes 121 and 122, respectively.
  • a metal material 124 is formed so as to be connected to the first contacts 131 and 132 and the first silicide 117 on the columnar silicon layer 109.
  • fourth resists 125, 126, and 127 for forming metal wirings 128, 129, and 130 are formed at predetermined positions on the stacked body.
  • the metal material 124 exposed from the fourth resists 125, 126, 127 is etched to form metal wirings 128, 129, 130.
  • the fourth resists 125, 126, 127 are removed.
  • the metal wirings 128, 129, and 130 made of the metal material 124 and the upper portion of the columnar silicon layer 109 are directly electrically connected without using a contact.
  • a separate step of forming a contact is not required.
  • the contact holes 121 and 122 in which the first contacts 131 and 132 are formed are formed above the fin-like silicon layer 103, the depth of the contact holes 121 and 122 can be reduced. For this reason, the contact holes 121 and 122 can be easily formed, and the contact holes 121 and 122 can be easily filled with the metal material 124.
  • the interlayer insulating film 119 is deposited on the stacked body, and the surface thereof is planarized by a CMP (Chemical Mechanical Polishing) method or the like, and the interlayer insulating film 119 is etched back.
  • the third resist 120 for forming the first contacts 131 and 132 is formed, and the interlayer insulating film 119 is etched.
  • contact holes 121 and 122 are formed.
  • the fourth resists 125, 126, and 127 for forming the metal wirings 128, 129, and 130 are formed and etched to form the metal wirings 128, 129, and 130 in the fifth embodiment. The process was shown.
  • a manufacturing method of a semiconductor device (SGT) capable of forming the fin-like silicon layer 103, the columnar silicon layer 109, and the gate wiring 111b by using two masks is shown. Moreover, according to this SGT manufacturing method, the entire SGT can be formed by the total of four masks.
  • FIG. 1 shows the structure of the semiconductor device of this embodiment obtained by the above-described method for manufacturing a semiconductor device.
  • the semiconductor device of this embodiment includes a fin-like silicon layer 103 formed on a silicon substrate 101, a first insulating film 104 formed around the fin-like silicon layer 103, And a columnar silicon layer 109 formed on the fin-like silicon layer 103.
  • the width of the columnar silicon layer 109 is equal to the width of the fin-shaped silicon layer 103.
  • the semiconductor device of this embodiment is further connected to the gate insulating film 110 formed around the columnar silicon layer 109, the gate electrode 111a formed around the gate insulating film 110, and the gate electrode 111a.
  • a gate wiring 111b extending in a first direction (front-rear direction) orthogonal to a first direction (left-right direction) in which the fin-shaped silicon layer 103 extends.
  • the gate wiring 111 b is formed in a sidewall shape on the side wall of the dummy gate made of the third insulating film 106.
  • the semiconductor device of the present embodiment further includes a first diffusion layer 113 formed on the top of the columnar silicon layer 109, a first diffusion layer 113 formed on the fin-shaped silicon layer 103 and the bottom of the columnar silicon layer 109. 2 diffusion layers 114.
  • the gate wiring 111b since the gate wiring 111b is formed in a sidewall shape on the side wall of the dummy gate made of the third insulating film 106, the gate wiring 111b depends on the height of the dummy gate made of the third insulating film 106. The resistance value of 111b is determined. For this reason, the resistance of the gate wiring 111b can be suppressed lower than when the gate wiring is thinly formed in a planar shape.
  • the fin-like silicon layer 103 is formed on the silicon substrate 101 using the first resist 102 as the first mask, and the first insulating film 104 is formed around the fin-like silicon layer 103.
  • a second insulating film 105 is formed around the fin-shaped silicon layer 103, and the second insulating film 105 is etched to remain on the sidewalls of the fin-shaped silicon layer 103.
  • a third insulating film 106 is deposited on the second insulating film 105, the fin-like silicon layer 103, and the first insulating film 104.
  • the second resist 108 for forming the gate wiring 111b and the columnar silicon layer 109 extends in a first direction (left-right direction) orthogonal to the direction in which the fin-shaped silicon layer 109 extends.
  • the second insulating film 105 and the third insulating film 106 are etched using the second resist 108 as a second mask.
  • the fin-like silicon layer 103 is etched, and the second insulating film 105 is removed, whereby a columnar silicon layer 109 and a dummy gate made of the third insulating film 106 are formed.
  • a gate insulating film 110 is formed, a gate conductive film 111 is formed around the gate insulating film 110, and the gate conductive film 111 is etched.
  • the gate conductive film 111 is left on the side wall of the columnar silicon layer 109 and the side wall of the dummy gate made of the third insulating film 106, and on the side wall of the columnar silicon layer 109 and the side wall of the third insulating film 106, respectively. Then, the gate electrode 111a and the gate wiring 111b are formed.
  • the fin-like silicon layer 103, the columnar silicon layer 109, and the gate wiring 111b are formed by using two masks (first and second masks). Can do. Thereby, the number of processes required for manufacturing the semiconductor device can be reduced.
  • the columnar silicon layer 109 and the gate wiring 111b are aligned with each other so that the formation position of the columnar silicon layer 109 and the formation position of the gate wiring 111b are aligned on one straight line. Can be eliminated.
  • the gate wiring 111b is formed in a sidewall shape on the side wall of the dummy gate made of the third insulating film 106, the resistance value of the gate wiring 111b depends on the height of the dummy gate made of the third insulating film 106. To be determined. For this reason, the resistance of the gate wiring 111b can be suppressed lower than when the thin gate wiring 111b is formed in a planar shape.

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Abstract

　半導体装置の製造方法は、シリコン基板（101）上に第１のレジスト（102）を用いてフィン状シリコン層（103）を形成し、フィン状シリコン層の周囲に第１の絶縁膜（104）を形成する第１工程と、フィン状シリコン層の周囲に第２の絶縁膜（105）を形成し、第２の絶縁膜をエッチングし、フィン状シリコン層の側壁に残存させ、第２の絶縁膜上とフィン状シリコン層上と第１の絶縁膜上とに第３の絶縁膜（106）を堆積する。その後、ゲート配線（111b）と柱状シリコン層（109）とを形成するための第２のレジスト（108）を、フィン状シリコン層（103）が延在する方向に対して直交する方向に形成し、この第２のレジストを用いて、第２の絶縁膜と、第３の絶縁膜と、フィン状シリコン層とをエッチングするとともに、第２の絶縁膜を除去することにより、柱状シリコン層と、第３の絶縁膜からなるダミーゲートと、を形成する第２工程と、を有する。

Description

半導体装置の製造方法、及び、半導体装置
　本発明は半導体装置の製造方法、及び、半導体装置に関する。
　半導体集積回路、特にＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。こうした高集積化に伴って、集積回路に用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。
　このようなＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難となり、必要な電流量確保の要請から回路の占有面積を小さくすることが難しくなることがある。
　これに対して、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層（シリコン柱）を取り囲む構造を備えるSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献１、特許文献２、特許文献３を参照）。
　従来、ＳＧＴは、シリコン柱を描画するための第１のマスクを用いることで、窒化膜ハードマスクが柱状に形成されたシリコン柱を形成する。さらに、平面状のシリコン層を描画するための第２のマスクを用いることで、シリコン柱の底部に平面状のシリコン層を形成する。さらに、ゲート配線を描画するための第３のマスクを用いてゲート配線を形成することで製造される（例えば、特許文献４を参照）。
　即ち、シリコン柱、平面状シリコン層、ゲート配線は、３つのマスクを用いることで形成されている。
　また、上記したＳＧＴの製造方法では、コンタクトの深さが異なるため、シリコン柱上部のコンタクト孔と、シリコン柱下部の平面状シリコン層上のコンタクト孔と、を別々に形成している（例えば、特許文献５を参照）。このようにコンタクト孔を別々に形成するため、製造に要する工程数が増加するようになる。
　また、ゲート配線と基板間の寄生容量を低減するために、ＭＯＳトランジスタでは、第１の絶縁膜を用いている。例えば、ＦＩＮＦＥＴ（例えば、非特許文献１を参照）では、１つのフィン状半導体層の周囲に第１の絶縁膜を形成し、この第１の絶縁膜をエッチバックし、フィン状半導体層を露出させることで、ゲート配線と基板間の寄生容量を低減している。そのため、ＳＧＴにおいてもゲート配線と基板間の寄生容量を低減するために第１の絶縁膜を用いることが必要となる。ＳＧＴではフィン状半導体層に加え、柱状半導体層が存在するため、この柱状半導体層を形成するために何らかの工夫が必要である。
特開平２－７１５５６号公報 特開平２－１８８９６６号公報 特開平３－１４５７６１号公報 特開２００９－１８２３１７号公報 特開２０１２－００４２４４号公報
IEDM2010 CC.Wu, et. al, 27.1.1-27.1.4.
　そこで、本発明は、ＳＧＴを製造するために要する工程数を低減することができるＳＧＴの製造方法と、それにより得られるＳＧＴの構造を提供することを目的とする。
　本発明の第１の観点に係る半導体装置の製造方法は、
　シリコン基板上に形成されたフィン状シリコン層と、
　前記フィン状シリコン層の周囲に形成された第１の絶縁膜と、
　前記フィン状シリコン層上に形成された柱状シリコン層と、
　前記柱状シリコン層の周囲に形成されたゲート絶縁膜と、
　前記ゲート絶縁膜の周囲に形成されたゲート電極と、
　前記ゲート電極に接続された前記フィン状シリコン層が延在する第１の方向に直交する第２の方向に延在するゲート配線と、を備える半導体装置の製造方法であって、
　前記フィン状シリコン層を、第１のマスクを用いて形成し、前記柱状シリコン層と、前記ゲート配線とを、第２のマスクを用いて形成する、
　ことを特徴とする。
　本発明の第２の観点に係る半導体装置の製造方法は、
　シリコン基板上に、第１のマスクを用いてフィン状シリコン層を形成し、前記フィン状シリコン層の周囲に第１の絶縁膜を形成する第１工程と、
　前記フィン状シリコン層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜をエッチングすることで、前記フィン状シリコン層の側壁に残存させ、
　前記第２の絶縁膜上と、前記フィン状シリコン層上と、前記第１の絶縁膜上とに第３の絶縁膜を堆積し、
　ゲート配線と柱状シリコン層とを形成するためのレジストを、前記フィン状シリコン層が延在する第１の方向に対して直交する第２の方向に延在するように形成し、
　前記レジストを第２のマスクとして、前記第２の絶縁膜と前記第３の絶縁膜とをエッチングした後、前記フィン状シリコン層をエッチングし、さらに前記第２の絶縁膜を除去することにより、前記柱状シリコン層と、前記第３の絶縁膜からなるダミーゲートと、を形成する第２工程と、を有する、
　ことを特徴とする。
　前記第２の絶縁膜がエッチングされるエッチング速度は、前記第３の絶縁膜がエッチングされるエッチング速度よりも大きい、ことが好ましい。
　前記第２の絶縁膜上と、前記フィン状シリコン層上と、前記第１の絶縁膜上とに第３の絶縁膜を堆積した後、前記第３の絶縁膜上に第４の絶縁膜を堆積し、
　前記レジストを第２のマスクとして、前記第２の絶縁膜及び前記第３の絶縁膜と共に、前記第４の絶縁膜をエッチングする、ことが好ましい。
　前記第２工程の後、ゲート絶縁膜を形成し、前記ゲート絶縁膜の周囲にゲート導電膜を形成し、前記ゲート導電膜をエッチングすることで、前記ダミーゲート及び前記柱状シリコン層の側壁に残存させ、ゲート電極及びゲート配線を形成する第３工程をさらに含む、ことが好ましい。
　前記第３工程の後、第１の窒化膜を堆積し、前記第１の窒化膜をエッチングすることで、前記ゲート電極及びゲート配線の側壁に残存させるとともに、ゲート導電膜の上部を露出させ、露出したゲート導電膜の上部をエッチングにより除去する第４工程をさらに含む、ことが好ましい。
　前記第４の工程の後、層間絶縁膜を堆積するとともにその表面を平坦化し、層間絶縁膜のエッチバックを行うことで、前記柱状シリコン層の上部を露出させた後、第１のコンタクトを形成するための第３のレジストを形成し、前記層間絶縁膜をエッチングすることによりコンタクト孔を形成し、前記コンタクト孔中に金属材料を堆積することにより前記フィン状シリコン層上に第１のコンタクトを形成した後、金属配線を形成するための第４のレジストを形成し、エッチングすることにより前記金属配線を形成する第５の工程をさらに有する、ことが好ましい。
　本発明の第３の観点に係る半導体装置は、
　シリコン基板上に形成されたフィン状シリコン層と、
　前記フィン状シリコン層の周囲に形成された第１の絶縁膜と、
　前記フィン状シリコン層上に形成され、前記フィン状シリコン層の幅と等しい幅を有する柱状シリコン層と、
　前記柱状シリコン層の周囲に形成されたゲート絶縁膜と、
　前記ゲート絶縁膜の周囲に形成されたゲート電極と、
　前記ゲート電極に接続され、前記フィン状シリコン層が延在する第１の方向に直交する第２の方向に延在し、ダミーゲートの側壁にサイドウォール状に形成されたゲート配線と、
　前記柱状シリコン層の上部に形成された第１の拡散層と、
　前記フィン状シリコン層の上部と前記柱状シリコン層の下部とに亘って形成された第２の拡散層と、を有する、
　ことを特徴とする。
　本発明によれば、ＳＧＴを製造するために要する工程数を低減することができるＳＧＴの製造方法と、それにより得られるＳＧＴの構造を提供することができる。
（ａ）は本発明の実施形態に係る半導体装置の平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係る半導体装置の製造方法に係る平面図であり、（ｂ）は（ａ）のＸ－Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。
　以下、本発明の実施形態に係る半導体装置（ＳＧＴ）の製造方法、及び、それにより得られる半導体装置（ＳＧＴ）の構造を、図２～図３４を参照しながら説明する。
　まず、第１のマスクを用いて、シリコン基板１０１上にフィン状シリコン層１０３を形成し、フィン状シリコン層１０３の周囲に、第１の絶縁膜１０４を形成する第１工程を示す。
　即ち、図２に示すように、シリコン基板１０１上に、フィン状シリコン層１０３を形成するための第１のレジスト１０２を形成する。
　続いて、図３に示すように、第１のレジスト１０２を第１のマスクとして用い、シリコン基板１０１をエッチングし、フィン状シリコン層１０３を形成する。ここでは、フィン状シリコン層１０３は、レジストを第１のマスクとして形成したが、この第１のマスクには、酸化膜や窒化膜などのハードマスクを用いることもできる。
　続いて、図４に示すように、第１のレジスト１０２を除去する。
　続いて、図５に示すように、フィン状シリコン層１０３の周囲に第１の絶縁膜１０４を堆積する。この第１の絶縁膜１０４としては、高密度プラズマによる酸化膜や低圧CVD(Chemical Vapor Deposition)による酸化膜を用いることもできる。
　続いて、図６に示すように、第１の絶縁膜１０４をエッチバックし、フィン状シリコン層１０３の上部を露出させる。ここまでの工程は、非特許文献１に開示されているフィン状シリコン層の製造方法と同様である。
　以上により、第１のレジスト１０２を第１のマスクとして、シリコン基板１０１上にフィン状シリコン層１０３を形成し、このフィン状シリコン層１０３の周囲に、第１の絶縁膜１０４を形成する、本実施形態の第１工程が示された。
　以下、フィン状シリコン層１０３の周囲に第２の絶縁膜１０５を形成し、第２の絶縁膜１０５をエッチングすることで、フィン状シリコン層１０３の側壁に残存させる。その後、第２の絶縁膜１０５上と、フィン状シリコン層１０３上と、第１の絶縁膜１０４上と、に第３の絶縁膜１０６を堆積する。その後、ゲート配線１１１ｂと柱状シリコン層１０９とを形成するための第２のレジスト１０８を、フィン状シリコン層１０３が延在する第１の方向（左右方向）に対して直交する第２の方向（前後方向）に延在するように形成する。その後、この第２のレジスト１０８を第２のマスクとして、第２の絶縁膜１０５と、第３の絶縁膜１０６とをエッチングした後、フィン状シリコン層１０３をエッチングする。さらに第２の絶縁膜１０５を除去することにより、柱状シリコン層１０９と、第３の絶縁膜１０６からなるダミーゲートと、を形成する、本実施形態の第２工程を示す。
　即ち、図７に示すように、フィン状シリコン層１０３の周囲に第２の絶縁膜１０５を形成する。この第２の絶縁膜１０５は、ウエットエッチング速度が速い常圧ＣＶＤ（Chemical Vapor Deposition）による酸化膜とすることが好ましい。また、これに代えて、第２の絶縁膜１０５は、低圧ＣＶＤ（Chemical Vapor Deposition）による酸化膜とすることもできる。
　続いて、図８に示すように、第２の絶縁膜１０５をエッチングすることで、フィン状シリコン層１０３の側壁に残存させる。
　続いて、図９に示すように、第２の絶縁膜１０５上と、フィン状シリコン層１０３上と、第１の絶縁膜１０４上とに、第３の絶縁膜１０６を堆積する。その後、第３の絶縁膜１０６の表面をＣＭＰ（Chemical Mechanical Polishing）法などにより平坦化する。第３の絶縁膜１０６には、第２の絶縁膜１０５よりもエッチング速度が小さいエッチング速度を有するものを使用することが好ましい。即ち、例えば、第２の絶縁膜１０５が常圧ＣＶＤによる酸化膜である場合には、第３の絶縁膜１０６は、高密度プラズマによる酸化膜、低圧ＣＶＤによる酸化膜、または窒化膜であることが好ましい。また、第２の絶縁膜１０５が低圧ＣＶＤによる酸化膜である場合には、第３の絶縁膜１０６は、窒化膜であることが好ましい。
　続いて、図１０に示すように、積層体上に、第４の絶縁膜１０７を堆積する。この第４の絶縁膜１０７は、第２の絶縁膜１０５と同様に、ウエットエッチング速度が大きい常圧ＣＶＤ（Chemical Vapor Deposition）による酸化膜であることが好ましい。なお、この第４の絶縁膜１０７は、形成を省略することができる。また、第４の絶縁膜１０７は、酸化膜に代えて、窒化膜とすることもできる。
　続いて、図１１に示すように、ゲート配線１１１ｂと柱状シリコン層１０９とを形成するための第２のレジスト１０８を、フィン状シリコン層１０３が延在する第１の方向（左右方向）に対して直交する第２の方向（前後方向）に延在するように形成する。
　続いて、図１２に示すように、第２のレジスト１０８を第２のマスクとして用いることで、第２の絶縁膜１０５と、第３の絶縁膜１０６と、第４の絶縁膜１０７と、をエッチングする。
　続いて、図１３に示すように、フィン状シリコン層１０３をエッチングすることで、柱状シリコン層１０９を形成する。
　続いて、図１４に示すように、第２のレジスト１０８を除去する。
　続いて、図１５に示すように、第２の絶縁膜１０５を除去する。ここで、第４の絶縁膜１０７は第２の絶縁膜１０５と同じ材質（ここでは、常圧ＣＶＤによる酸化膜）から形成されているため、第２の絶縁膜１０５を除去する際に第４の絶縁膜１０７も除去される。第２の絶縁膜１０５及び第４の絶縁膜１０７は、ウエットエッチングにより除去することが好ましい。そして、第３の絶縁膜１０６のエッチング速度は、第２の絶縁膜１０５のエッチング速度よりも小さいため、第３の絶縁膜１０６はダミーゲートとして残存するようになる。
　以上により、フィン状シリコン層１０３の周囲に第２の絶縁膜１０５を形成し、第２の絶縁膜１０５をエッチングすることで、フィン状シリコン層１０３の側壁に残存させる。その後、第２の絶縁膜１０５上と、フィン状シリコン層１０３上と、第１の絶縁膜１０４上とに第３の絶縁膜１０６を堆積する。その後、ゲート配線１１１ｂと柱状シリコン層１０９とを形成するための第２のレジスト１０８を、フィン状シリコン層１０３が延在する第１の方向（左右方向）と直交する第２の方向（前後方向）に延在するように形成する。その後、この第２のレジスト１０８を第２のマスクとして用い、第２の絶縁膜１０５と、第３の絶縁膜１０６とをエッチングする。その後、フィン状シリコン層１０３をエッチングする。さらに、第２の絶縁膜１０５を除去することにより、柱状シリコン層１０９と、第３の絶縁膜１０６からなるダミーゲートと、を形成する、本実施形態の第２工程が示された。
　以下、第２工程の後、ゲート絶縁膜１１０を形成し、このゲート絶縁膜１１０の周囲にゲート導電膜１１１を成膜し、ゲート導電膜１１１をエッチングする。これにより、ゲート導電膜１１１を、第３の絶縁膜１０６からなるダミーゲート及び柱状シリコン層１０９の側壁に残存させ、ゲート電極１１１ａ及びゲート配線１１１ｂを形成する、本実施形態の第３工程を示す。
　即ち、図１６に示すように、積層体上に、ゲート絶縁膜１１０を形成し、さらにゲート絶縁膜１１０の周囲にゲート導電膜１１１を成膜する。ここで、ゲート導電膜１１１には、半導体の製造工程に用いられ、トランジスタのしきい値電圧を設定する金属材料、例えば、窒化チタン、チタン、窒化タンタル、タンタルなどを用いることが好ましい。なかでも、ゲート導電膜１１１には、ウエットエッチングで、エッチング速度がシリコンよりも大きい材質を用いることが好ましい。
　また、ゲート導電膜１１１には、酸化膜、酸窒化膜、高誘電体膜などの、半導体の製造工程で使用される材料を用いることが好ましい。
　続いて、図１７に示すように、ゲート導電膜１１１の所定領域をエッチングすることで、ゲート導電膜１１１の一部を、第３の絶縁膜１０６からなるダミーゲート及び柱状シリコン層１０９の側壁に残存させる。これにより、柱状シリコン層１０９の側壁にゲート電極１１１ａを形成し、第３の絶縁膜１０６からなるダミーゲートの側壁にサイドウォール状にゲート配線１１１ｂを形成する。
　本実施形態によれば、以上のように、２つのマスクを用いることにより、フィン状シリコン層１０３と、柱状シリコン層１０９と、ゲート配線１１１ｂとを形成することができる。これにより、半導体装置（ＳＧＴ）の製造に要する工程数を削減することができる。また、本実施形態によれば、柱状シリコン層１０９の形成位置と、ゲート配線１１１ｂの形成位置とが、一本の直線上に並ぶように整合されるため、柱状シリコン層１０９と、ゲート配線１１１ｂとの位置ずれが解消される。
　以上により、ゲート絶縁膜１１０を形成し、このゲート絶縁膜１１０の周囲にゲート導電膜１１１を成膜し、このゲート導電膜１１１をエッチングすることで、柱状シリコン層１０９の側壁にゲート電極１１１ａを形成し、第３の絶縁膜１０６からなるダミーゲートの側壁にサイドウォール状にゲート配線１１１ｂを形成する、本実施形態の第３工程が示された。
　以下、第３工程の後、第１の窒化膜１１２を堆積し、この第１の窒化膜１１２をエッチングすることで、ゲート電極１１１ａ及びゲート配線１１１ｂの側壁に残存させるとともに、ゲート導電膜１１１の上部を露出させ、露出したゲート導電膜１１１の上部をエッチングにより除去する、本実施形態の第４工程を示す。
　即ち、図１８に示すように、積層体上に、第１の窒化膜１１２を堆積する。
　続いて、図１９に示すように、第１の窒化膜１１２をエッチングすることで、ゲート電極１１１ａ及びゲート配線１１１ｂの側壁に残存させるとともに、ゲート導電膜１１１の上部を露出させる。
　続いて、図２０に示すように、露出したゲート導電膜１１１の上部をエッチングにより除去する。
　以上により、第１の窒化膜１１２を堆積し、第１の窒化膜１１２をエッチングすることで、ゲート電極１１１ａ及びゲート配線１１１ｂの側壁に残存させるとともに、ゲート導電膜１１１の上部を露出させ、露出したゲート導電膜１１１の上部をエッチングにより除去する、本実施形態の第４工程が示された。
　図２０に示す工程に続いて、図２１に示すように、柱状シリコン層１０９の所定位置に砒素を注入することにより、第１の拡散層１１３と第２の拡散層１１４とを形成する。ここではｎＭＯＳを形成するが、ｐＭＯＳを形成する場合には、ボロン又はフッ化ボロンを注入する。
　続いて、図２２に示すように、積層体上に、酸化膜１１５を堆積した後、熱処理を行う。ここでは、酸化膜に代えて、窒化膜を用いることもできる。
　続いて、図２３に示すように、酸化膜１１５をその一部を残してエッチングにより除去する。ここでは、ウエットエッチングを用いることが好ましい。これにより、第１の窒化膜１１２と柱状シリコン層１０９との間と、第１の窒化膜１１２と、第３の絶縁膜１０６からなるダミーゲートとの間とに酸化膜１１５を残存させる。なお、ウエットエッチングの代わりに、ドライエッチングを用いることもできる。
　続いて、図２４に示すように、積層体の所定位置に、金属材料を堆積するとともに、熱処理を行った後、未反応の金属材料を除去する。これにより、第１の拡散層１１３上、第２の拡散層１１４上に、それぞれ、第１のシリサイド１１７、第２のシリサイド１１６を形成する。
　以下、第４の工程の後、層間絶縁膜１１９を堆積するとともにその表面をＣＭＰ（Chemical Mechanical Polishing）法などにより平坦化し、さらに層間絶縁膜１１９のエッチバックを行うことで、柱状シリコン層１０９の上部を露出させた後、第１のコンタクト１３１、１３２を形成するための第３のレジスト１２０を形成し、層間絶縁膜１１９をエッチングする。これにより、コンタクト孔１２１、１２２が形成される。その後、コンタクト孔１２１、１２２中に金属材料１２４を堆積することにより、フィン状シリコン層１０３上に第１のコンタクト１３１、１３２を形成する。その後、金属配線１２８、１２９、１３０を形成するための第４のレジスト１２５、１２６、１２７を形成し、エッチングすることにより、金属配線１２８、１２９、１３０を形成する、本実施形態の第５の工程を示す。
　即ち、図２５に示すように、積層体の所定領域に、窒化膜などを用いてコンタクトストッパー１１８を成膜し、コンタクトストッパー１１８を覆うように層間絶縁膜１１９を堆積する。その後、ＣＭＰ（Chemical Mechanical Polishing）法などにより、層間絶縁膜１１９の表面をＣＭＰ（Chemical Mechanical Polishing）法などにより平坦化する。
　続いて、図２６に示すように、層間絶縁膜１１９のエッチバックを行い、柱状シリコン層１０９上のコンタクトストッパー１１８と、第３の絶縁膜１０６からなるダミーゲート上のコンタクトストッパー１１８とを露出させる。
　続いて、図２７に示すように、積層体の所定位置に、コンタクト孔１２１、１２２を形成するための第３のレジスト１２０を形成する。
　続いて、図２８に示すように、第３のレジスト１２０から露出した層間絶縁膜１１９をエッチングすることで、コンタクト孔１２１、１２２を形成する。
　続いて、図２９に示すように、第３のレジスト１２０を剥離除去する。
　続いて、図３０に示すように、コンタクトストッパー１１８をエッチングすることで、コンタクト孔１２１、１２２の底部のコンタクトストッパー１１８と、柱状シリコン層１０９の先端部のコンタクトストッパー１１８とを除去する。なお、このとき、柱状シリコン層１０９の側壁にコンタクトストッパー１２３が残存する場合がある（図３０参照）。
　続いて、図３１に示すように、コンタクト孔１２１、１２２を埋め込むように、金属材料１２４を堆積することで、コンタクト孔１２１、１２２に、それぞれ、第１のコンタクト１３１、１３２を形成するとともに、第１のコンタクト１３１、１３２、柱状シリコン層１０９の上部の第１のシリサイド１１７に接続されるように、金属材料１２４を形成する。
　続いて、図３２に示すように、積層体上の所定位置に、金属配線１２８、１２９、１３０を形成するための第４のレジスト１２５、１２６、１２７を形成する。
　続いて、図３３に示すように、第４のレジスト１２５、１２６、１２７から露出した金属材料１２４をエッチングし、金属配線１２８、１２９、１３０を形成する。
　続いて、図３４に示すように、第４のレジスト１２５、１２６、１２７を剥離する。
　以上の工程によれば、金属材料１２４からなる金属配線１２８、１２９、１３０と、柱状シリコン層１０９の上部とが、コンタクトを介することなく直接電気的に接続されるため、柱状シリコン層１０９の上部に、別途コンタクトを形成する工程が不要となる。また、第１のコンタクト１３１、１３２が形成されるコンタクト孔１２１、１２２がフィン状シリコン層１０３よりも上方に形成されるので、コンタクト孔１２１、１２２の深さを浅くすることができる。このため、コンタクト孔１２１、１２２が形成し易くなり、さらにコンタクト孔１２１、１２２を金属材料１２４で埋め込むことも容易となる。
　以上により、積層体上に、層間絶縁膜１１９を堆積するとともにその表面をＣＭＰ（Chemical Mechanical Polishing）法などにより平坦化し、層間絶縁膜１１９のエッチバックを行う。これにより、柱状シリコン層１０９の上部を露出させた後、第１のコンタクト１３１、１３２を形成するための第３のレジスト１２０を形成し、層間絶縁膜１１９をエッチングする。これにより、コンタクト孔１２１、１２２が形成され、このコンタクト孔１２１、１２２中に金属材料１２４を堆積することにより、フィン状シリコン層１０３上に第１のコンタクト１３１、１３２を形成する。その後、金属配線１２８、１２９、１３０を形成するための第４のレジスト１２５、１２６、１２７を形成し、エッチングすることにより、金属配線１２８、１２９、１３０を形成する、本実施形態の第５の工程が示された。
　以上により、２つのマスクを用いることにより、フィン状シリコン層１０３と、柱状シリコン層１０９と、ゲート配線１１１ｂとを形成することができる半導体装置（ＳＧＴ）の製造方法が示された。また、このＳＧＴの製造方法によれば、総合計４つのマスクによって、ＳＧＴの全体を形成することができる。
　図１に、上記した半導体装置の製造方法によって得られる本実施形態の半導体装置の構造を示す。
　図１に示すように、本実施形態の半導体装置は、シリコン基板１０１上に形成されたフィン状シリコン層１０３と、このフィン状シリコン層１０３の周囲に形成された第１の絶縁膜１０４と、フィン状シリコン層１０３上に形成された柱状シリコン層１０９とを備える。柱状シリコン層１０９の幅は、フィン状シリコン層１０３の幅と等しい。本実施形態の半導体装置は、さらに、柱状シリコン層１０９の周囲に形成されたゲート絶縁膜１１０と、このゲート絶縁膜１１０の周囲に形成されたゲート電極１１１ａと、このゲート電極１１１ａに接続され、フィン状シリコン層１０３が延在する第１の方向（左右方向）に直交する第１の方向（前後方向）に延在するゲート配線１１１ｂとを備える。ゲート配線１１１ｂは、第３の絶縁膜１０６からなるダミーゲートの側壁にサイドウォール状に形成されている。本実施形態の半導体装置は、さらに、柱状シリコン層１０９の上部に形成された第１の拡散層１１３と、フィン状シリコン層１０３の上部と柱状シリコン層１０９の下部とに亘って形成された第２の拡散層１１４と、を有する。
　上記実施形態によれば、ゲート配線１１１ｂは、第３の絶縁膜１０６からなるダミーゲートの側壁にサイドウォール状に形成されるため、第３の絶縁膜１０６からなるダミーゲートの高さによってゲート配線１１１ｂの抵抗値が決定されるようになる。このため、ゲート配線を平面状に薄く形成したときと比べ、ゲート配線１１１ｂの抵抗を低く抑えることができる。
　上記実施形態によれば、シリコン基板１０１上に、第１のマスクとして第１のレジスト１０２を用いてフィン状シリコン層１０３を形成し、このフィン状シリコン層１０３の周囲に第１の絶縁膜１０４を形成する第１工程と、フィン状シリコン層１０３の周囲に第２の絶縁膜１０５を形成し、この第２の絶縁膜１０５をエッチングすることで、フィン状シリコン層１０３の側壁に残存させる。その後、第２の絶縁膜１０５上と、フィン状シリコン層１０３上と、第１の絶縁膜１０４上とに第３の絶縁膜１０６を堆積する。その後、ゲート配線１１１ｂと柱状シリコン層１０９とを形成するための第２のレジスト１０８を、フィン状シリコン層１０９が延在する方向に対して直交する第１の方向（左右方向）に延在するように形成し、この第２のレジスト１０８を第２のマスクとして、第２の絶縁膜１０５と第３の絶縁膜１０６とをエッチングする。その後、フィン状シリコン層１０３をエッチングし、さらに第２の絶縁膜１０５を除去することにより、柱状シリコン層１０９と、第３の絶縁膜１０６からなるダミーゲートとを形成する。その後、ゲート絶縁膜１１０を形成し、ゲート絶縁膜１１０の周囲にゲート導電膜１１１を成膜し、ゲート導電膜１１１をエッチングする。これにより、ゲート導電膜１１１を、柱状シリコン層１０９の側壁及び第３の絶縁膜１０６からなるダミーゲートの側壁に残存させ、柱状シリコン層１０９の側壁及び第３の絶縁膜１０６の側壁に、それぞれ、ゲート電極１１１ａ及びゲート配線１１１ｂを形成する。
　上記実施形態によれば、以上のように、２つのマスク（第１及び第２のマスク）を用いることで、フィン状シリコン層１０３と、柱状シリコン層１０９と、ゲート配線１１１ｂとを形成することができる。これにより、半導体装置の製造に要する工程数を削減することができる。
　また、上記実施形態によれば、柱状シリコン層１０９の形成位置と、ゲート配線１１１ｂの形成位置とが、一本の直線上に並ぶように整合されるため、柱状シリコン層１０９と、ゲート配線１１１ｂとの位置ずれを解消することができる。
　また、ゲート配線１１１ｂは、第３の絶縁膜１０６からなるダミーゲートの側壁にサイドウォール状に形成されるため、第３の絶縁膜１０６からなるダミーゲートの高さによってゲート配線１１１ｂの抵抗値が決定されるようになる。このため、平面状に薄いゲート配線１１１ｂを形成したときと比べ、ゲート配線１１１ｂの抵抗を低く抑えることができる。
　なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
　例えば、上記実施例において、ｐ型（ｐ＋型を含む。）とｎ型（ｎ＋型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も本発明の技術的範囲に含まれることは言うまでもない。
　１０１．シリコン基板
　１０２．第１のレジスト
　１０３．フィン状シリコン層
　１０４．第１の絶縁膜
　１０５．第２の絶縁膜
　１０６．第３の絶縁膜（ダミーゲート）
　１０７．第４の絶縁膜
　１０８．第２のレジスト
　１０９．柱状シリコン層
　１１０．ゲート絶縁膜
　１１１．ゲート導電膜
　１１１ａ．ゲート電極
　１１１ｂ．ゲート配線
　１１２．第１の窒化膜
　１１３．第１の拡散層
　１１４．第２の拡散層
　１１５．酸化膜
　１１６．第２のシリサイド
　１１７．第１のシリサイド
　１１８．コンタクトストッパー
　１１９．層間絶縁膜
　１２０．第４のレジスト
　１２１．コンタクト孔
　１２２．コンタクト孔
　１２３．コンタクトストッパー
　１２４．金属材料
　１２５．第４のレジスト
　１２６．第４のレジスト
　１２７．第４のレジスト
　１２８．金属配線
　１２９．金属配線
　１３０．金属配線
　１３１．第１のコンタクト
　１３２．第１のコンタクト

Claims (8)

  1. 　シリコン基板上に形成されたフィン状シリコン層と、
    　前記フィン状シリコン層の周囲に形成された第１の絶縁膜と、
    　前記フィン状シリコン層上に形成された柱状シリコン層と、
    　前記柱状シリコン層の周囲に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜の周囲に形成されたゲート電極と、
    　前記ゲート電極に接続された前記フィン状シリコン層が延在する第１の方向に直交する第２の方向に延在するゲート配線と、を備える半導体装置の製造方法であって、
    　前記フィン状シリコン層を、第１のマスクを用いて形成し、前記柱状シリコン層と、前記ゲート配線とを、第２のマスクを用いて形成する、ことを特徴とする半導体装置の製造方法。
  2. 　シリコン基板上に、第１のマスクを用いてフィン状シリコン層を形成し、前記フィン状シリコン層の周囲に第１の絶縁膜を形成する第１工程と、
    　前記フィン状シリコン層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜をエッチングすることで、前記フィン状シリコン層の側壁に残存させ、
    　前記第２の絶縁膜上と、前記フィン状シリコン層上と、前記第１の絶縁膜上とに第３の絶縁膜を堆積し、
    　ゲート配線と柱状シリコン層とを形成するためのレジストを、前記フィン状シリコン層が延在する第１の方向に対して直交する第２の方向に延在するように形成し、
    　前記レジストを第２のマスクとして、前記第２の絶縁膜と前記第３の絶縁膜とをエッチングした後、前記フィン状シリコン層をエッチングし、さらに前記第２の絶縁膜を除去することにより、前記柱状シリコン層と、前記第３の絶縁膜からなるダミーゲートと、を形成する第２工程と、を有する、
    　ことを特徴とする半導体装置の製造方法。
  3. 　前記第２の絶縁膜がエッチングされるエッチング速度は、前記第３の絶縁膜がエッチングされるエッチング速度よりも大きい、ことを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 　前記第２の絶縁膜上と、前記フィン状シリコン層上と、前記第１の絶縁膜上とに第３の絶縁膜を堆積した後、前記第３の絶縁膜上に第４の絶縁膜を堆積し、
    　前記レジストを第２のマスクとして、前記第２の絶縁膜及び前記第３の絶縁膜と共に、前記第４の絶縁膜をエッチングする、ことを特徴とする請求項２に記載の半導体装置の製造方法。
  5. 　前記第２工程の後、ゲート絶縁膜を形成し、前記ゲート絶縁膜の周囲にゲート導電膜を形成し、前記ゲート導電膜をエッチングすることで、前記ダミーゲート及び前記柱状シリコン層の側壁に残存させ、ゲート電極及びゲート配線を形成する第３工程をさらに含む、ことを特徴とする請求項２に記載の半導体装置の製造方法。
  6. 　前記第３工程の後、第１の窒化膜を堆積し、前記第１の窒化膜をエッチングすることで、前記ゲート電極及びゲート配線の側壁に残存させるとともに、ゲート導電膜の上部を露出させ、露出したゲート導電膜の上部をエッチングにより除去する第４工程をさらに含む、ことを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 　前記第４の工程の後、層間絶縁膜を堆積するとともにその表面を平坦化し、前記層間絶縁膜のエッチバックを行うことで、前記柱状シリコン層の上部を露出させた後、第１のコンタクトを形成するための第３のレジストを形成し、前記層間絶縁膜をエッチングすることによりコンタクト孔を形成し、前記コンタクト孔中に金属材料を堆積することにより前記フィン状シリコン層上に第１のコンタクトを形成した後、金属配線を形成するための第４のレジストを形成し、エッチングすることにより前記金属配線を形成する第５の工程をさらに有する、ことを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 　シリコン基板上に形成されたフィン状シリコン層と、
    　前記フィン状シリコン層の周囲に形成された第１の絶縁膜と、
    　前記フィン状シリコン層上に形成され、前記フィン状シリコン層の幅と等しい幅を有する柱状シリコン層と、
    　前記柱状シリコン層の周囲に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜の周囲に形成されたゲート電極と、
    　前記ゲート電極に接続され、前記フィン状シリコン層が延在する第１の方向に直交する第２の方向に延在し、ダミーゲートの側壁にサイドウォール状に形成されたゲート配線と、
    　前記柱状シリコン層の上部に形成された第１の拡散層と、
    　前記フィン状シリコン層の上部と前記柱状シリコン層の下部とに亘って形成された第２の拡散層と、を有する、
    　ことを特徴とする半導体装置。
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