JP5902868B1 - 半導体装置の製造方法、及び、半導体装置 - Google Patents

半導体装置の製造方法、及び、半導体装置 Download PDF

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Abstract

フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、寄生抵抗を低減する構造を有するＳＧＴの製造方法とその結果得られるＳＧＴの構造を提供することを課題とする。半導体基板上にフィン状半導体層を形成し、柱状半導体層と第１のポリシリコンによる第１と第２のダミーゲートを形成する工程と、第２のダミーゲートの周囲に、第５の絶縁膜と第６の絶縁膜を形成する工程と、層間絶縁膜を堆積し化学機械研磨しダミーゲートの上部を露出し、第１と第２のダミーゲートを除去し、金属を堆積しエッチバックを行い、ゲート電極及びゲート配線を形成する工程と、第５の絶縁膜と第６の絶縁膜とによる絶縁膜サイドウォールを形成し、フィン状半導体層上に、第１のエピタキシャル成長層を形成し、柱状半導体層上に第２のエピタキシャル成長層を形成する工程を有することにより、上記課題を解決する。

Description

本発明は半導体装置の製造方法、及び、半導体装置に関する。
半導体集積回路、特にＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。このようなＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。このような問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献１、特許文献２、特許文献３を参照）。
従来のＳＧＴの製造方法では、シリコン柱を描画するためのマスクを用いて窒化膜ハードマスクが柱状に形成されたシリコン柱を形成し、平面状シリコン層を描画するためのマスクを用いてシリコン柱底部に平面状シリコン層を形成し、ゲート配線を描画するためのマスクを用いてゲート配線を形成している（例えば特許文献４を参照）。
すなわち、３つのマスクを用いてシリコン柱、平面状シリコン層、ゲート配線を形成している。
また、ゲート配線と基板間の寄生容量を低減するために、従来のＭＯＳトランジスタでは、第１の絶縁膜を用いている。例えばＦＩＮＦＥＴ（非特許文献１）では、１つのフィン状半導体層の周囲に第１の絶縁膜を形成し、第１の絶縁膜をエッチバックし、フィン状半導体層を露出し、ゲート配線と基板間の寄生容量を低減している。そのためＳＧＴにおいてもゲート配線と基板間の寄生容量を低減するために第１の絶縁膜を用いる必要がある。ＳＧＴではフィン状半導体層に加えて、柱状半導体層があるため、柱状半導体層を形成するための工夫が必要である。
また、ソース、ドレインの寄生抵抗が大きいと、トランジスタの電流駆動力が減少する。
特開平２−７１５５６号公報 特開平２−１８８９６６号公報 特開平３−１４５７６１号公報 特開２００９−１８２３１７号公報
IEDM2010 CC.Wu, et. al, 27.1.1-27.1.4.
そこで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、寄生抵抗を低減する構造を有するＳＧＴの製造方法とその結果得られるＳＧＴの構造を提供することを目的とする。
本発明の半導体装置の製造方法は、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の長手方向に直交する方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートを形成する第２工程と、前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第１のダミーゲートと前記柱状半導体層の側壁に第２のダミーゲートを形成する第３工程と、前記第３工程の後、前記第２のダミーゲートの周囲に、第５の絶縁膜と第６の絶縁膜を形成する第４工程と、前記第４の工程の後、第１の層間絶縁膜を堆積し化学機械研磨し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記柱状半導体層の周囲に形成し、金属を堆積し、エッチバックを行い、ゲート電極及びゲート配線を形成する第５工程と、前記第５工程の後、第７の絶縁膜を前記ゲート電極及び前記ゲート配線上に形成する第７工程と、前記第７工程の後、前記第１の層間絶縁膜を除去し、前記第５の絶縁膜と前記第６の絶縁膜と前記第７の絶縁膜をエッチングすることにより前記第５の絶縁膜と前記第６の絶縁膜とによる絶縁膜サイドウォールを形成し前記柱状半導体層上部を露出し、前記フィン状半導体層上に、第１のエピタキシャル成長層を形成し、前記柱状半導体層上に第２のエピタキシャル成長層を形成する第８工程を有することを特徴とする。
また、前記第３工程の後、前記フィン状半導体層上部に第２の拡散層を形成する工程を含むことを特徴とする。
また、前記第５工程の後、前記柱状半導体層上部に第１の拡散層を形成する第６工程を有することを特徴とする。
また、前記第８工程の後、前記第１のエピタキシャル成長層と前記第２のエピタキシャル成長層に金属と半導体の化合物を形成する第９工程を有することを特徴とする。
また、本発明の半導体装置は、半導体基板上に形成されたフィン状半導体層と、前記フィン状半導体層の周囲に形成された第１の絶縁膜と、前記フィン状半導体層上に形成された柱状半導体層と、前記柱状半導体層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された金属からなるゲート電極と、前記ゲート電極に接続された前記フィン状半導体層の長手方向に直交する方向に延在する金属からなるゲート配線と、前記フィン状半導体層上に形成された第１のエピタキシャル成長層と、を有し、前記第１のエピタキシャル成長層の前記フィン状半導体層の長手方向に直交する方向の幅は、前記フィン状半導体層の前記フィン状半導体層の長手方向に直交する方向の幅より広いことを特徴とする。
また、前記柱状半導体層上に形成された第２のエピタキシャル成長層を有し、前記第２のエピタキシャル成長層の前記フィン状半導体層の長手方向に直交する方向の幅は、前記柱状半導体層の前記フィン状半導体層の長手方向に直交する方向の幅より広いことを特徴とする。
また、前記柱状半導体層の上部に形成された第１の拡散層と、前記フィン状半導体層の上部に形成された第２の拡散層と、前記第１のエピタキシャル成長層に形成された第１の半導体と金属の化合物層と、前記第２のエピタキシャル成長層に形成された第２の半導体と金属の化合物層と、前記柱状半導体層の下部に形成された前記第２の拡散層と、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜と、を有し、前記柱状半導体層の幅と前記フィン状半導体層の幅は前記フィン状半導体層の長手方向に直交する方向において同じであって、前記ゲート電極の外側の幅と前記ゲート配線の幅は前記フィン状半導体層の長手方向において同じであることを特徴とする。
本発明によれば、２個のマスクで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、寄生抵抗を低減する構造を有するＳＧＴの製造方法とその結果得られるＳＧＴの構造を提供することができる。
半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートを形成する第２工程と、前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第１のダミーゲートと前記柱状半導体層の側壁に第２のダミーゲートを形成する第３工程を有することを特徴とすることにより、２個のマスクで、フィン状半導体層、柱状半導体層、後にゲート電極とゲート配線となる第１のダミーゲート及び第２のダミーゲートを形成することができ、工程数を削減することができる。
柱状半導体層と、ゲート配線との合わせずれをなくすことができる。
また、前記第５工程の後、第７の絶縁膜を前記ゲート電極及び前記ゲート配線上に形成する第７工程と、前記第７工程の後、前記第１の層間絶縁膜を除去し、前記第５の絶縁膜と前記第６の絶縁膜と前記第７の絶縁膜をエッチングすることにより前記第５の絶縁膜と前記第６の絶縁膜とによる絶縁膜サイドウォールを形成し前記柱状半導体層上部を露出し、前記フィン状半導体層上に、第１のエピタキシャル成長層を形成し、前記柱状半導体層上に第２のエピタキシャル成長層を形成する第８工程を有することを特徴とすることにより、ゲート電極及びゲート配線が前記第５の絶縁膜と前記第６の絶縁膜とによる絶縁膜サイドウォールと第７の絶縁膜により覆われるため、露出したフィン状半導体層上部及び露出した柱状半導体層上部に選択エピタキシャル成長を行うことができ、フィン状半導体層上部にフィン状半導体層よりも幅が広い第１のエピタキシャル成長層を形成することができ、また、柱状半導体層上部に柱状半導体層よりも幅が広い第２のエピタキシャル成長層を形成することができ、ソース、ドレインの寄生抵抗を低減することができる。また、コンタクトとの接触面積が広がることから、コンタクトとの接触抵抗を低減することができる。
また、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜により、ゲート電極とゲート配線とは、柱状半導体層とフィン状半導体層とから絶縁をすることができる。
（ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２−Ｙ２’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。（ｄ）は（ａ）のＹ２−Ｙ２’線での断面図である。
以下に、本発明の実施形態に係るＳＧＴの構造を形成するための製造工程を、図２〜図４６を参照して説明する。
まず、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程を示す。本実施例では、シリコン基板としたが、半導体であればよい。
図２に示すように、シリコン基板１０１上にフィン状シリコン層を形成するための第１のレジスト１０２を形成する。
図３に示すように、シリコン基板１０１をエッチングし、フィン状シリコン層１０３を形成する。今回はレジストをマスクとしてフィン状シリコン層を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。また、この後、砒素やリン、ボロンを導入し、ウエル形成を行ってもよい。
図４に示すように、第１のレジスト１０２を除去する。
図５に示すように、フィン状シリコン層１０３の周囲に第１の絶縁膜１０４を堆積する。第１の絶縁膜として高密度プラズマによる酸化膜や低圧CVD(Chemical Vapor Deposition)による酸化膜を用いてもよい。
図６に示すように、第１の絶縁膜１０４をエッチバックし、フィン状シリコン層１０３の上部を露出する。ここまでは、非特許文献１のフィン状シリコン層の製法と同じである。
以上により半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程が示された。
次に、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートを形成する第２工程を示す。
図７に示すように、前記フィン状シリコン層１０３の周囲に第２の絶縁膜１０５を形成する。第２の絶縁膜１０５は、シリコンに対し選択比が少ない窒化膜が好ましい。また、酸化膜を用いてもよい。
図８に示すように、前記第２の絶縁膜１０５の上に第１のポリシリコン１０６を堆積し平坦化する。
図９に示すように、ゲート配線と柱状シリコン層を形成するための第２のレジスト１０７を、前記フィン状シリコン層１０３の方向に対して垂直の方向に形成する。窒化膜、酸化膜といったハードマスクを用いてもよい。
図１０に示すように、前記第１のポリシリコン１０６と前記第２の絶縁膜１０５と前記フィン状シリコン層１０３をエッチングすることにより、柱状シリコン層１０８と前記第１のポリシリコンによる第１のダミーゲート１０６ａを形成する。
図１１に示すように、第２のレジスト１０７を除去する。
以上により、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートを形成する第２工程が示された。
次に、前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第１のダミーゲートと前記柱状半導体層の側壁に第２のダミーゲートを形成する第３工程を示す。
図１２に示すように、前記柱状シリコン層１０８と前記第１のダミーゲート１０６ａの周囲に第４の絶縁膜１０９を形成する。第４の絶縁膜１０９は、窒化膜が好ましい。また、酸化膜を用いてもよい。
図１３に示すように、前記第４の絶縁膜１０９の周囲に第２のポリシリコン１１０を堆積する。
図１４に示すように、第２のポリシリコン１１０をエッチングをすることにより、前記第１のダミーゲート１０６ａと前記柱状シリコン層１０８の側壁に残存させ、第２のダミーゲート１１０ａを形成する。このとき、第４の絶縁膜１０９は、エッチングされ、第４の絶縁膜１０９ａとなる。
以上により、前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第１のダミーゲートと前記柱状半導体層の側壁に第２のダミーゲートを形成する第３工程が示された。
次に、前記第３工程の後、前記第２のダミーゲートの周囲に、第５の絶縁膜と第６の絶縁膜を形成する第４工程を示す。
図１５に示すように、不純物を導入し、前記フィン状シリコン層１０３上部に第２の拡散層１１１を形成する。また、前記柱状シリコン層１０８下部に第２の拡散層１１１を形成してもよい。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。また、第２の拡散層１１１は、後述の第９工程の金属と半導体の化合物を形成する前に形成してもよい。
図１６に示すように、前記第２のダミーゲートの周囲に、第５の絶縁膜１１２と第６の絶縁膜１１３を形成する。第５の絶縁膜１１２は酸化膜が好ましい。また、第６の絶縁膜１１３は窒化膜が好ましい。また、第５の絶縁膜１１２と第６の絶縁膜１１３は、同じ絶縁膜でもよい。第５の絶縁膜１１２と第６の絶縁膜１１３は、前記第２の拡散層１１１形成前に形成し、エッチングを行い、サイドウォール状に残存させてもよい。
以上により、前記第３工程の後、前記フィン状半導体層上部と前記柱状半導体層下部に第２の拡散層を形成し、前記第２のダミーゲートの周囲に、第５の絶縁膜と第６の絶縁膜を形成する第４工程が示された。
次に、前記第４の工程の後、第１の層間絶縁膜を堆積し化学機械研磨し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記柱状半導体層の周囲に形成し、金属を堆積し、エッチバックを行い、ゲート電極及びゲート配線を形成する第５工程を示す。
図１７に示すように、第１の層間絶縁膜１１４を堆積する。
図１８に示すように、化学機械研磨し、前記第２のダミーゲート１１０ａと前記第１のダミーゲート１０６ａの上部を露出する。
図１９に示すように、前記第２のダミーゲート１１０ａと前記第１のダミーゲート１０６ａを除去する。
図２０に示すように、前記第２の絶縁膜１０５と前記第４の絶縁膜１０９ａを除去する。
図２１に示すように、ゲート絶縁膜１１５を前記柱状シリコン層１０８の周囲に形成する。このとき、高誘電体膜といった堆積膜を用いた場合、ゲート絶縁膜１１５は、前記第５の絶縁膜１１２の内側にも形成される。ゲート絶縁膜１１５は、高誘電体膜が好ましい。また、ゲート絶縁膜は、酸化膜、酸窒化膜、窒化膜でもよい。
図２２に示すように、金属１１６を堆積する。金属ゲートが９００度以上で熱処理されるため、金属１１６は、熱処理されることにより仕事関数がシリコンのミッドギャップである４．６ｅＶ近傍となる金属であることが好ましい。例えば、金属１１６は、窒化チタンが好ましい。
図２３に示すように、金属１１６のエッチバックを行い、柱状シリコン層１０８上部を露出する。柱状シリコン層１０８の周囲にゲート電極１１６ａが形成される。また、ゲート配線１１６ｂが形成される。ゲート絶縁膜１１５に堆積膜を用いた場合、前記ゲート電極１１６ａと前記ゲート配線１１６ｂの周囲と底部に形成された前記ゲート絶縁膜１１５により、ゲート電極１１６ａとゲート配線１１６ｂとは、柱状シリコン層１０８とフィン状シリコン層１０３とから絶縁をすることができる。
以上により、前記第４の工程の後、第１の層間絶縁膜を堆積し化学機械研磨し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記柱状半導体層の周囲に形成し、金属を堆積し、エッチバックを行い、ゲート電極及びゲート配線を形成する第５工程が示された。
次に、前記第５工程の後、前記柱状半導体層上部に第１の拡散層を形成する第６工程を示す。
図２４に示すように、不純物を導入し、柱状シリコン層１０８上部に第１の拡散層１１７を形成する。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。９００度以上の熱処理を行うことが好ましい。不純物注入と熱処理は、後述の第９工程の金属と半導体の化合物を形成する前に行ってもよい。
以上により、前記第５工程の後、前記柱状半導体層上部に第１の拡散層を形成する第６工程が示された。
次に、前記第５工程の後、前記第６工程の後、第７の絶縁膜を前記ゲート電極及び前記ゲート配線上に形成する第７工程を示す。
図２５に示すように、第７の絶縁膜１１８を前記ゲート電極１１６ａ及び前記ゲート配線１１６ｂ上に堆積する。第７の絶縁膜１１８は窒化膜が好ましい。また、第７の絶縁膜１１８は酸化膜であってもよい。また、第７の絶縁膜１１８は、酸化膜、窒化膜の積層構造でもよい。
図２６に示すように、前記ゲート電極１１６ａ及び前記ゲート配線１１６ｂ上の第７の絶縁膜１１８をエッチバックする。
以上から、前記第６工程の後、第７の絶縁膜を前記ゲート電極及び前記ゲート配線上に形成する第７工程が示された。
次に、前記第７工程の後、前記第１の層間絶縁膜を除去し、前記第５の絶縁膜と前記第６の絶縁膜と前記第７の絶縁膜をエッチングすることにより前記第５の絶縁膜と前記第６の絶縁膜とによる絶縁膜サイドウォールを形成し前記柱状半導体層上部を露出し、前記フィン状半導体層上に、第１のエピタキシャル成長層を形成し、前記柱状半導体層上に第２のエピタキシャル成長層を形成する第８工程を示す。
図２７に示すように、露出したゲート絶縁膜１１５を除去する。
図２８に示すように、前記第１の層間絶縁膜１１４を除去する。
図２９に示すように、前記第５の絶縁膜１１２と前記第６の絶縁膜１１３と前記第７の絶縁膜１１８をエッチングすることにより前記第５の絶縁膜と前記第６の絶縁膜とによる絶縁膜サイドウォール１１２ａ、１１３ａを形成し、前記柱状半導体層１０８上部を露出する。
図３０に示すように、選択エピタキシャル成長を行い、前記フィン状半導体層１０３上に、第１のエピタキシャル成長層１２０を形成し、前記柱状半導体層１０８上に第２のエピタキシャル成長層１１９を形成する。前記第１のエピタキシャル成長層１２０の前記フィン状半導体層１０３の長手方向に直交する方向の幅は、前記フィン状半導体層１０３の前記フィン状半導体層１０３の長手方向に直交する方向の幅より広くなる。また、前記第２のエピタキシャル成長層１１９の前記フィン状半導体層１０３の長手方向に直交する方向の幅は、前記柱状半導体層１０８の前記フィン状半導体層１０３の長手方向に直交する方向の幅より広くなる。
以上により、前記第７工程の後、前記第１の層間絶縁膜を除去し、前記第５の絶縁膜と前記第６の絶縁膜と前記第７の絶縁膜をエッチングすることにより前記第５の絶縁膜と前記第６の絶縁膜とによる絶縁膜サイドウォールを形成し前記柱状半導体層上部を露出し、前記フィン状半導体層上に、第１のエピタキシャル成長層を形成し、前記柱状半導体層上に第２のエピタキシャル成長層を形成する第８工程が示された。
次に、前記第８工程の後、前記第１のエピタキシャル成長層と前記第２のエピタキシャル成長層に金属と半導体の化合物を形成する第９工程を示す。
図３１に示すように、前記第１のエピタキシャル成長層１２０に第１の半導体と金属の化合物層１２２を形成し、前記第２のエピタキシャル成長層１１９に第２の半導体と金属の化合物層１２１を形成する。
以上から、前記第８工程の後、前記第１のエピタキシャル成長層と前記第２のエピタキシャル成長層に金属と半導体の化合物を形成する第９工程が示された。
次に、コンタクト形成、金属配線形成を示す。
図３２に示すように、コンタクトストッパ１２３を形成し、第２の層間絶縁膜１２４を形成する。コンタクトストッパ１２３は形成しなくてもよい。
図３３に示すように、コンタクトを形成するための第３のレジスト１２５を形成する。
図３４に示すように、第２の層間絶縁膜１２４をエッチングし、コンタクト孔１２６を形成する。
図３５に示すように、第３のレジスト１２５を除去する。
図３６に示すように、コンタクトを形成するための第４のレジスト１２７を形成する。
図３７に示すように、第２の層間絶縁膜１２４とコンタクトストッパ１２３と第７の絶縁膜１１８をエッチングし、コンタクト孔１２８を形成する。
図３８に示すように、第４のレジスト１２７を除去する。
図３９に示すように、コンタクトを形成するための第５のレジスト１２９を形成する。
図４０に示すように、第２の層間絶縁膜１２４をエッチングし、コンタクト孔１３０を形成する。
図４１に示すように、第５のレジスト１２９を除去する。
図４２に示すように、コンタクト孔１２６、１３０下のコンタクトストッパ１２３を除去する。
図４３に示すように、金属１３１を堆積し、コンタクト１３２、１３３、１３４を形成する。
図４４に示すように、金属配線を形成するため第６のレジスト１３５、１３６、１３７を形成する。
図４５に示すように、金属１３１をエッチングし、金属配線１３１ａ、１３１ｂ、１３１ｃを形成する。
図４６に示すように、第６のレジスト１３５、１３６、１３７を除去する。
以上により、２個のマスクで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、寄生抵抗を低減する構造を有するＳＧＴの製造方法が示された。
上記製造方法によって得られる半導体装置の構造を図１に示す。
シリコン基板１０１上に形成されたフィン状シリコン層１０３と、前記フィン状シリコン層１０３の周囲に形成された第１の絶縁膜１０４と、前記フィン状シリコン層１０３上に形成された柱状シリコン層１０８と、前記柱状シリコン層１０８の周囲に形成されたゲート絶縁膜１１５と、前記ゲート絶縁膜１１５の周囲に形成された金属からなるゲート電極１１６ａと、前記ゲート電極１１６ａに接続された前記フィン状シリコン層１０３の長手方向に直交する方向に延在する金属からなるゲート配線１１６ｂと、前記フィン状シリコン層１０３上に形成された第１のエピタキシャル成長層１２０と、を有し、前記第１のエピタキシャル成長層１２０の前記フィン状シリコン層１０３の長手方向に直交する方向の幅２００は、前記フィン状シリコン層１０３の前記フィン状シリコン層１０３の長手方向に直交する方向の幅２０１より広いことを特徴とする。
また、前記柱状シリコン層１０８上に形成された第２のエピタキシャル成長層１１９を有し、前記第２のエピタキシャル成長層１１９の前記フィン状シリコン層１０３の長手方向に直交する方向の幅２０２は、前記柱状シリコン層１０８の前記フィン状シリコン層１０３の長手方向に直交する方向の幅２０３より広いことを特徴とする。
また、前記柱状シリコン層１０８の上部に形成された第１の拡散層１１７と、前記フィン状シリコン層１０３の上部に形成された第２の拡散層１１１と、前記第１のエピタキシャル成長層１２０に形成された第１のシリコンと金属の化合物層１２２と、前記第２のエピタキシャル成長層１１９に形成された第２のシリコンと金属の化合物層１２１と、前記柱状シリコン層１０８の下部に形成された前記第２の拡散層１１１と、前記ゲート電極１１６ａと前記ゲート配線１１６ｂの周囲と底部に形成された前記ゲート絶縁膜１１５と、を有し、前記柱状シリコン層１０８の幅は前記フィン状シリコン層１０３の幅と同じであって、前記ゲート電極１１６ａの外側の幅と前記ゲート配線１１６ｂの幅は同じであることを特徴とする。
セルフアラインで形成されるので、柱状シリコン層１０８と、ゲート配線１１６ｂとの合わせずれをなくすことができる。
フィン状シリコン層１０３上部にフィン状シリコン層１０３よりも幅が広い第１のエピタキシャル成長層１２０が形成され、また、柱状シリコン層１０８上部に柱状シリコン層１０８よりも幅が広い第２のエピタキシャル成長層１１９が形成されることで、ソース、ドレインの寄生抵抗を低減することができる。また、金属と半導体の化合物層の幅も広がることから、さらにソース、ドレインの寄生抵抗を低減することができる。また、コンタクトとの接触面積が広がることから、コンタクトとの接触抵抗を低減することができる。
また、前記ゲート電極１１６ａと前記ゲート配線１１６ｂの周囲と底部に形成された前記ゲート絶縁膜１１５により、ゲート電極１１６ａとゲート配線１１６ｂとは、柱状シリコン層１０８とフィン状シリコン層１０３とから絶縁をすることができる。
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
例えば、上記実施例において、ｐ型（ｐ+型を含む。）とｎ型（ｎ+型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
１０１．シリコン基板
１０２．第１のレジスト
１０３．フィン状シリコン層
１０４．第１の絶縁膜
１０５．第２の絶縁膜
１０６．第１のポリシリコン
１０６ａ．第１のダミーゲート
１０７．第２のレジスト
１０８．柱状シリコン層
１０９．第４の絶縁膜
１０９ａ．第４の絶縁膜
１１０．第２のポリシリコン
１１０ａ．第２のダミーゲート
１１１．第２の拡散層
１１２．第５の絶縁膜
１１２ａ．絶縁膜サイドウォール
１１３．第６の絶縁膜
１１３ａ．絶縁膜サイドウォール
１１４．第１の層間絶縁膜
１１５．ゲート絶縁膜
１１６．金属
１１６ａ．ゲート電極
１１６ｂ．ゲート配線
１１７．第１の拡散層
１１８．第７の絶縁膜
１１９．第２のエピタキシャル成長層
１２０．第１のエピタキシャル成長層
１２１．第２の半導体と金属の化合物層
１２２．第１の半導体と金属の化合物層
１２３．コンタクトストッパ
１２４．第２の層間絶縁膜
１２５．第３のレジスト
１２６．コンタクト孔
１２７．第４のレジスト
１２８．コンタクト孔
１２９．第５のレジスト
１３０．コンタクト孔
１３１．金属
１３１ａ．金属配線
１３１ｂ．金属配線
１３１ｃ．金属配線
１３２．コンタクト
１３３．コンタクト
１３４．コンタクト
１３５．第６のレジスト
１３６．第６のレジスト
１３７．第６のレジスト
２００．第１のエピタキシャル成長層のフィン状シリコン層の長手方向に直交する方向の幅
２０１．フィン状シリコン層のフィン状シリコン層の長手方向に直交する方向の幅
２０２．第２のエピタキシャル成長層のフィン状シリコン層の長手方向に直交する方向の幅
２０３．柱状シリコン層のフィン状シリコン層の長手方向に直交する方向の幅

Claims (4)

  1. 半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成し、前記フィン状半導体層の上部を露出する第１工程と、
    前記第１工程の後、
    前記フィン状半導体層の上部の周囲に第２の絶縁膜を形成し、
    前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、
    ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の長手方向に対して直交する方向に形成し、
    前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートを形成する第２工程と、
    前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第１のダミーゲートと前記柱状半導体層の側壁に第２のダミーゲートを形成する第３工程と、
    前記第３工程の後、前記第２のダミーゲートの周囲に、第５の絶縁膜と第６の絶縁膜を形成する第４工程と、
    前記第４の工程の後、第１の層間絶縁膜を堆積し化学機械研磨し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記柱状半導体層の周囲に形成し、金属を堆積し、エッチバックを行い、ゲート電極及びゲート配線を形成する第５工程と、
    前記第５工程の後、第７の絶縁膜を前記ゲート電極及び前記ゲート配線上に形成する第７工程と、
    前記第７工程の後、前記第１の層間絶縁膜を除去し、前記第５の絶縁膜と前記第６の絶縁膜と前記第７の絶縁膜をエッチングすることにより前記第５の絶縁膜と前記第６の絶縁膜とによる絶縁膜サイドウォールを形成し前記柱状半導体層上部を露出し、前記フィン状半導体層上に、第１のエピタキシャル成長層を形成し、前記柱状半導体層上に第２のエピタキシャル成長層を形成する第８工程を有することを特徴とする半導体装置の製造方法。
  2. 前記第３工程の後、前記フィン状半導体層上部に第２の拡散層を形成する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第５工程の後、前記柱状半導体層上部に第１の拡散層を形成する第６工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記第８工程の後、前記第１のエピタキシャル成長層と前記第２のエピタキシャル成長層に金属と半導体の化合物を形成する第９工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9318447B2 (en) * 2014-07-18 2016-04-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and method of forming vertical structure
JP6378826B2 (ja) * 2015-04-06 2018-08-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． Ｓｇｔを有する柱状半導体装置と、その製造方法
CN110047741B (zh) * 2018-01-16 2021-07-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR102431218B1 (ko) * 2018-10-01 2022-08-09 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 기둥상 반도체 장치의 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010258345A (ja) * 2009-04-28 2010-11-11 Unisantis Electronics Japan Ltd Ｍｏｓトランジスタ及びｍｏｓトランジスタを備えた半導体装置の製造方法
WO2013171908A1 (ja) * 2012-05-18 2013-11-21 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法及び半導体装置
WO2014024266A1 (ja) * 2012-08-08 2014-02-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
JP2014060286A (ja) * 2012-09-18 2014-04-03 Renesas Electronics Corp 半導体装置およびその製造方法
WO2014057532A1 (ja) * 2012-10-09 2014-04-17 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2703970B2 (ja) 1989-01-17 1998-01-26 株式会社東芝 Ｍｏｓ型半導体装置
JP3057661B2 (ja) 1988-09-06 2000-07-04 株式会社東芝 半導体装置
JP2950558B2 (ja) 1989-11-01 1999-09-20 株式会社東芝 半導体装置
JP2000260952A (ja) 1999-03-05 2000-09-22 Toshiba Corp 半導体装置
JP2002198525A (ja) 2000-12-27 2002-07-12 Toshiba Corp 半導体装置及びその製造方法
US8896056B2 (en) * 2007-12-05 2014-11-25 Unisantis Electronics Singapore Pte Ltd. Surrounding gate transistor semiconductor device
US8188537B2 (en) * 2008-01-29 2012-05-29 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
JP4316658B2 (ja) 2008-01-29 2009-08-19 日本ユニサンティスエレクトロニクス株式会社 半導体装置の製造方法
US8163605B2 (en) * 2008-02-15 2012-04-24 Unisantis Electronics Singapore Pte Ltd. Production method for semiconductor device
WO2009110050A1 (ja) 2008-02-15 2009-09-11 日本ユニサンティスエレクトロニクス株式会社 半導体装置の製造方法
WO2016013087A1 (ja) * 2014-07-24 2016-01-28 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010258345A (ja) * 2009-04-28 2010-11-11 Unisantis Electronics Japan Ltd Ｍｏｓトランジスタ及びｍｏｓトランジスタを備えた半導体装置の製造方法
WO2013171908A1 (ja) * 2012-05-18 2013-11-21 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法及び半導体装置
WO2014024266A1 (ja) * 2012-08-08 2014-02-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
JP2014060286A (ja) * 2012-09-18 2014-04-03 Renesas Electronics Corp 半導体装置およびその製造方法
WO2014057532A1 (ja) * 2012-10-09 2014-04-17 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置

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