JP2000260952A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2000260952A JP2000260952A JP11058750A JP5875099A JP2000260952A JP 2000260952 A JP2000260952 A JP 2000260952A JP 11058750 A JP11058750 A JP 11058750A JP 5875099 A JP5875099 A JP 5875099A JP 2000260952 A JP2000260952 A JP 2000260952A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- element isolation
- isolation insulating
- region
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 エピタキシャル層の横方向成長を制限し、集
積度の向上を図る。 【解決手段】 ２つのＭＯＳＦＥＴの間には、ＳＴＩ構
造の素子分離絶縁膜１４が配置される。素子分離絶縁膜
１４の表面は、シリコン基板１１の表面に実質的に等し
い。素子分離絶縁膜１４上には、素子分離絶縁膜１４の
幅と同じか又はそれよりも狭い幅を有するストッパ絶縁
膜３５が配置される。各ＭＯＳＦＥＴは、エレベーテッ
ド・ソース／ドレイン構造を有し、ソース／ドレイン領
域として機能するエピタキシャル層２１，２９の表面
は、各ＭＯＳＦＥＴのチャネルよりも高い位置に存在す
る。選択エピタキシャル成長時、エピタキシャル層２
１，２９は、ストッパ絶縁膜３５が壁になって横方向の
成長が制限される。
積度の向上を図る。 【解決手段】 ２つのＭＯＳＦＥＴの間には、ＳＴＩ構
造の素子分離絶縁膜１４が配置される。素子分離絶縁膜
１４の表面は、シリコン基板１１の表面に実質的に等し
い。素子分離絶縁膜１４上には、素子分離絶縁膜１４の
幅と同じか又はそれよりも狭い幅を有するストッパ絶縁
膜３５が配置される。各ＭＯＳＦＥＴは、エレベーテッ
ド・ソース／ドレイン構造を有し、ソース／ドレイン領
域として機能するエピタキシャル層２１，２９の表面
は、各ＭＯＳＦＥＴのチャネルよりも高い位置に存在す
る。選択エピタキシャル成長時、エピタキシャル層２
１，２９は、ストッパ絶縁膜３５が壁になって横方向の
成長が制限される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に選
択的に形成されるエピタキシャル層を有する半導体装置
に関し、例えば、エレベーテッド・ソース／ドレイン
（ elevated source/drain ）構造を有するＭＩＳＦＥ
Ｔに使用される。
択的に形成されるエピタキシャル層を有する半導体装置
に関し、例えば、エレベーテッド・ソース／ドレイン
（ elevated source/drain ）構造を有するＭＩＳＦＥ
Ｔに使用される。
【０００２】
【従来の技術】（１） 従来、ＭＩＳＦＥＴ（一般に
は、ＭＯＳＦＥＴ）の性能向上を目的として、いわゆる
エレベーテッド・ソース／ドレイン構造が提案されてい
る。エレベーテッド・ソース／ドレイン構造とは、シリ
コン基板の表面（ＭＯＳＦＥＴのチャネル）よりも高い
位置にソース／ドレイン領域の表面を配置した構造のこ
とである。
は、ＭＯＳＦＥＴ）の性能向上を目的として、いわゆる
エレベーテッド・ソース／ドレイン構造が提案されてい
る。エレベーテッド・ソース／ドレイン構造とは、シリ
コン基板の表面（ＭＯＳＦＥＴのチャネル）よりも高い
位置にソース／ドレイン領域の表面を配置した構造のこ
とである。
【０００３】図５４は、エレベーテッド・ソース／ドレ
イン構造を有するＭＯＳＦＥＴから構成される従来のＣ
ＭＯＳ集積回路を示している。
イン構造を有するＭＯＳＦＥＴから構成される従来のＣ
ＭＯＳ集積回路を示している。
【０００４】単結晶シリコン基板１１内には、ｐ型ウェ
ル領域１２及びｎ型ウェル領域１３が形成される。シリ
コン基板１１は、ｎ型であっても、又はｐ型であっても
よい。ｐ型ウェル領域１２とｎ型ウェル領域１３の間に
は、ＳＴＩ（shallow trenchisolation）構造の素子分
離絶縁膜１４が形成される。
ル領域１２及びｎ型ウェル領域１３が形成される。シリ
コン基板１１は、ｎ型であっても、又はｐ型であっても
よい。ｐ型ウェル領域１２とｎ型ウェル領域１３の間に
は、ＳＴＩ（shallow trenchisolation）構造の素子分
離絶縁膜１４が形成される。
【０００５】ここで、シリコン基板１１の表面と素子分
離絶縁膜１４の表面は、概ね一致している。素子分離絶
縁膜１４の表面をシリコン基板１１の表面に一致させれ
ば、例えば、シリコン基板１１及び素子分離絶縁膜１４
に跨って形成されるゲート電極の加工が容易に行えるた
めである。
離絶縁膜１４の表面は、概ね一致している。素子分離絶
縁膜１４の表面をシリコン基板１１の表面に一致させれ
ば、例えば、シリコン基板１１及び素子分離絶縁膜１４
に跨って形成されるゲート電極の加工が容易に行えるた
めである。
【０００６】ｐ型ウェル領域１２上には、ｎチャネル型
ＭＯＳＦＥＴが形成される。
ＭＯＳＦＥＴが形成される。
【０００７】即ち、ｐ型ウェル領域１２上には、シリコ
ン酸化膜（ゲート絶縁膜）１５及び不純物を含むポリシ
リコン膜（ゲート電極）１６が形成される。ポリシリコ
ン膜１６上には、例えば、ポリシリコン膜１６を加工す
る際のマスクとなるシリコン酸化膜（キャップ酸化膜）
１７が形成される。また、ポリシリコン膜１６の側壁に
は、例えば、シリコン窒化膜（側壁絶縁膜）１８が形成
される。
ン酸化膜（ゲート絶縁膜）１５及び不純物を含むポリシ
リコン膜（ゲート電極）１６が形成される。ポリシリコ
ン膜１６上には、例えば、ポリシリコン膜１６を加工す
る際のマスクとなるシリコン酸化膜（キャップ酸化膜）
１７が形成される。また、ポリシリコン膜１６の側壁に
は、例えば、シリコン窒化膜（側壁絶縁膜）１８が形成
される。
【０００８】ｐ型ウェル領域１２内には、ｎ型ソース／
ドレイン領域１９及びこのソース／ドレイン領域１９よ
りも低濃度のｎ型エクステンション領域２０が形成され
る。即ち、ソース／ドレイン領域１９は、ポリシリコン
膜１６の両側のｐ型ウェル領域１２内に形成され、ｎ型
エクステンション領域２０は、シリコン窒化膜１８の直
下のｐ型ウェル領域１２内に形成される。
ドレイン領域１９及びこのソース／ドレイン領域１９よ
りも低濃度のｎ型エクステンション領域２０が形成され
る。即ち、ソース／ドレイン領域１９は、ポリシリコン
膜１６の両側のｐ型ウェル領域１２内に形成され、ｎ型
エクステンション領域２０は、シリコン窒化膜１８の直
下のｐ型ウェル領域１２内に形成される。
【０００９】シリコン基板１１（ソース／ドレイン領域
１９）上には、エピタキシャル層２１が選択的に形成さ
れる。エピタキシャル層２１は、シリコン基板１１（ソ
ース／ドレイン領域１９）と同様に、単結晶シリコンか
ら構成され、かつ、ｎ型の不純物を含んでいるため、ソ
ース／ドレイン領域１９の一部となっている。
１９）上には、エピタキシャル層２１が選択的に形成さ
れる。エピタキシャル層２１は、シリコン基板１１（ソ
ース／ドレイン領域１９）と同様に、単結晶シリコンか
ら構成され、かつ、ｎ型の不純物を含んでいるため、ソ
ース／ドレイン領域１９の一部となっている。
【００１０】エピタキシャル層（ソース／ドレイン領
域）２１上には、高融点金属シリサイド層（タングステ
ンシリサイド層、チタンシリサイド層など）２２が形成
される。本例では、高融点金属シリサイド層２２は、ポ
リシリコン膜（ゲート電極）１６上に形成されていない
が、シリコン酸化膜（キャップ酸化膜）１７を除去し、
ポリシリコン膜１６上に形成してもよい（サリサイド構
造）。
域）２１上には、高融点金属シリサイド層（タングステ
ンシリサイド層、チタンシリサイド層など）２２が形成
される。本例では、高融点金属シリサイド層２２は、ポ
リシリコン膜（ゲート電極）１６上に形成されていない
が、シリコン酸化膜（キャップ酸化膜）１７を除去し、
ポリシリコン膜１６上に形成してもよい（サリサイド構
造）。
【００１１】ｎ型ウェル領域１３上には、ｐチャネル型
ＭＯＳＦＥＴが形成される。
ＭＯＳＦＥＴが形成される。
【００１２】即ち、ｎ型ウェル領域１３上には、シリコ
ン酸化膜（ゲート絶縁膜）２３及び不純物を含むポリシ
リコン膜（ゲート電極）２４が形成される。ポリシリコ
ン膜２４上には、例えば、ポリシリコン膜２４を加工す
る際のマスクとなるシリコン酸化膜（キャップ酸化膜）
２５が形成される。また、ポリシリコン膜２４の側壁に
は、例えば、シリコン窒化膜（側壁絶縁膜）２６が形成
される。
ン酸化膜（ゲート絶縁膜）２３及び不純物を含むポリシ
リコン膜（ゲート電極）２４が形成される。ポリシリコ
ン膜２４上には、例えば、ポリシリコン膜２４を加工す
る際のマスクとなるシリコン酸化膜（キャップ酸化膜）
２５が形成される。また、ポリシリコン膜２４の側壁に
は、例えば、シリコン窒化膜（側壁絶縁膜）２６が形成
される。
【００１３】ｎ型ウェル領域１３内には、ｐ型ソース／
ドレイン領域２７及びこのソース／ドレイン領域２７よ
りも低濃度のｐ型エクステンション領域２８が形成され
る。即ち、ソース／ドレイン領域２７は、ポリシリコン
膜２４の両側のｎ型ウェル領域１３内に形成され、ｐ型
エクステンション領域２８は、シリコン窒化膜２６の直
下のｎ型ウェル領域１３内に形成される。
ドレイン領域２７及びこのソース／ドレイン領域２７よ
りも低濃度のｐ型エクステンション領域２８が形成され
る。即ち、ソース／ドレイン領域２７は、ポリシリコン
膜２４の両側のｎ型ウェル領域１３内に形成され、ｐ型
エクステンション領域２８は、シリコン窒化膜２６の直
下のｎ型ウェル領域１３内に形成される。
【００１４】シリコン基板１１（ソース／ドレイン領域
２７）上には、エピタキシャル層２９が選択的に形成さ
れる。エピタキシャル層２９は、シリコン基板１１（ソ
ース／ドレイン領域２７）と同様に、単結晶シリコンか
ら構成され、かつ、ｐ型の不純物を含んでいるため、ソ
ース／ドレイン領域２７の一部となっている。
２７）上には、エピタキシャル層２９が選択的に形成さ
れる。エピタキシャル層２９は、シリコン基板１１（ソ
ース／ドレイン領域２７）と同様に、単結晶シリコンか
ら構成され、かつ、ｐ型の不純物を含んでいるため、ソ
ース／ドレイン領域２７の一部となっている。
【００１５】エピタキシャル層（ソース／ドレイン領
域）２９上には、高融点金属シリサイド層（タングステ
ンシリサイド層、チタンシリサイド層など）３０が形成
される。本例では、高融点金属シリサイド層３０は、ポ
リシリコン膜（ゲート電極）２４上に形成されていない
が、シリコン酸化膜（キャップ酸化膜）２５を除去し、
ポリシリコン膜２４上に形成してもよい（サリサイド構
造）。
域）２９上には、高融点金属シリサイド層（タングステ
ンシリサイド層、チタンシリサイド層など）３０が形成
される。本例では、高融点金属シリサイド層３０は、ポ
リシリコン膜（ゲート電極）２４上に形成されていない
が、シリコン酸化膜（キャップ酸化膜）２５を除去し、
ポリシリコン膜２４上に形成してもよい（サリサイド構
造）。
【００１６】層間絶縁膜３１は、ｎチャネル型ＭＯＳト
ランジスタ及びｐチャネル型ＭＯＳトランジスタを完全
に覆うようにしてシリコン基板１１上に形成される。層
間絶縁膜３１は、例えば、シリコン酸化膜から構成され
る。層間絶縁膜３１には、例えば、ポリシリコン膜（ゲ
ート電極）１６及び高融点金属シリサイド層２２に達す
るコンタクトホールが設けられる。
ランジスタ及びｐチャネル型ＭＯＳトランジスタを完全
に覆うようにしてシリコン基板１１上に形成される。層
間絶縁膜３１は、例えば、シリコン酸化膜から構成され
る。層間絶縁膜３１には、例えば、ポリシリコン膜（ゲ
ート電極）１６及び高融点金属シリサイド層２２に達す
るコンタクトホールが設けられる。
【００１７】導電性材料（金属、高融点金属シリサイド
など）から構成されるコンタクトプラグ３２ａ，３２ｂ
は、コンタクトホール内に埋め込まれる。また、配線３
３ａ，３３ｂは、層間絶縁膜３１上に形成され、その一
端は、コンタクトプラグ３２ａ，３２ｂに接続される。
など）から構成されるコンタクトプラグ３２ａ，３２ｂ
は、コンタクトホール内に埋め込まれる。また、配線３
３ａ，３３ｂは、層間絶縁膜３１上に形成され、その一
端は、コンタクトプラグ３２ａ，３２ｂに接続される。
【００１８】層間絶縁膜３１上には、例えば、配線３３
ａ，３３ｂを覆うようなパッシベーション膜３４が形成
される。パッシベーション膜３４は、シリコン窒化膜な
どの絶縁膜から構成される。
ａ，３３ｂを覆うようなパッシベーション膜３４が形成
される。パッシベーション膜３４は、シリコン窒化膜な
どの絶縁膜から構成される。
【００１９】次に、上述のＣＭＯＳ集積回路の製造方法
について説明する。
について説明する。
【００２０】まず、図５５に示すように、例えば、単結
晶シリコン基板１１内にＳＴＩ構造の素子分離絶縁膜１
４を形成する。
晶シリコン基板１１内にＳＴＩ構造の素子分離絶縁膜１
４を形成する。
【００２１】素子分離絶縁膜１４は、例えば、シリコン
窒化膜をマスクにしてシリコン基板にトレンチを形成
し、シリコン窒化膜上にトレンチ内を完全に満たすシリ
コン酸化膜を形成した後、ＣＭＰ（chemical mechanica
l polishing）でシリコン酸化膜を研磨及びエッチング
することにより形成される。
窒化膜をマスクにしてシリコン基板にトレンチを形成
し、シリコン窒化膜上にトレンチ内を完全に満たすシリ
コン酸化膜を形成した後、ＣＭＰ（chemical mechanica
l polishing）でシリコン酸化膜を研磨及びエッチング
することにより形成される。
【００２２】シリコン窒化膜は、ＣＭＰ時のストッパと
して機能し、ＣＭＰ工程が終了した後に除去される。
して機能し、ＣＭＰ工程が終了した後に除去される。
【００２３】なお、素子分離絶縁膜１４の表面をシリコ
ン基板１１の表面に概ね等しくするためには、例えば、
ＣＭＰ時にシリコン酸化膜をオーバーエッチングする
か、又はＣＭＰ後に別の方法でシリコン酸化膜をさらに
エッチングすればよい。
ン基板１１の表面に概ね等しくするためには、例えば、
ＣＭＰ時にシリコン酸化膜をオーバーエッチングする
か、又はＣＭＰ後に別の方法でシリコン酸化膜をさらに
エッチングすればよい。
【００２４】次に、図５６に示すように、例えば、イオ
ン注入法により、シリコン基板１１内にｐ型不純物をイ
オン注入してｐ型ウェル領域１２を形成し、かつ、シリ
コン基板１１内にｎ型不純物をイオン注入してｎ型ウェ
ル領域１３を形成する。この後、例えば、熱酸化法によ
り、素子分離絶縁膜１４に取り囲まれた素子領域上にシ
リコン酸化膜（ゲート酸化膜）１５，２３を形成する。
ン注入法により、シリコン基板１１内にｐ型不純物をイ
オン注入してｐ型ウェル領域１２を形成し、かつ、シリ
コン基板１１内にｎ型不純物をイオン注入してｎ型ウェ
ル領域１３を形成する。この後、例えば、熱酸化法によ
り、素子分離絶縁膜１４に取り囲まれた素子領域上にシ
リコン酸化膜（ゲート酸化膜）１５，２３を形成する。
【００２５】例えば、ＣＶＤ法を用いて、素子分離絶縁
膜１４上及びシリコン酸化膜１５，２３上に不純物を含
んだポリシリコン膜１６，２４を形成する。続けて、例
えば、ＣＶＤ法により、ポリシリコン膜１６，２４上に
シリコン酸化膜（キャップ酸化膜）１７，２５を形成す
る。この後、ＰＥＰ（写真蝕刻工程）を行い、シリコン
酸化膜１７，２５上に所定のパターンを有するレジスト
膜を形成する。
膜１４上及びシリコン酸化膜１５，２３上に不純物を含
んだポリシリコン膜１６，２４を形成する。続けて、例
えば、ＣＶＤ法により、ポリシリコン膜１６，２４上に
シリコン酸化膜（キャップ酸化膜）１７，２５を形成す
る。この後、ＰＥＰ（写真蝕刻工程）を行い、シリコン
酸化膜１７，２５上に所定のパターンを有するレジスト
膜を形成する。
【００２６】このレジスト膜をマスクにして、ＲＩＥに
より、シリコン酸化膜１７，２５をエッチングする。こ
の後、レジスト膜は、剥離される。また、シリコン酸化
膜１７，２５をマスクにして、ＲＩＥにより、ポリシリ
コン膜１６，２４をエッチングする。その結果、ポリシ
リコン膜１６，２４からなるＭＯＳＦＥＴのゲート電極
が出来上がる。
より、シリコン酸化膜１７，２５をエッチングする。こ
の後、レジスト膜は、剥離される。また、シリコン酸化
膜１７，２５をマスクにして、ＲＩＥにより、ポリシリ
コン膜１６，２４をエッチングする。その結果、ポリシ
リコン膜１６，２４からなるＭＯＳＦＥＴのゲート電極
が出来上がる。
【００２７】この後、シリコン酸化膜１７，２５は、除
去しても、又は除去しなくてもよい。本例では、シリコ
ン酸化膜１７，２５は、そのまま残しておくことにす
る。
去しても、又は除去しなくてもよい。本例では、シリコ
ン酸化膜１７，２５は、そのまま残しておくことにす
る。
【００２８】また、イオン注入法を用いて、ポリシリコ
ン膜（ゲート電極）１６をマスクにして、セルフアライ
ンにより、ｐ型ウェル領域１２内にｎ型不純物をイオン
注入する。その結果、ｐ型ウェル領域１２内には、浅く
かつ低濃度のｎ型不純物領域、即ち、ｎ型エクステンシ
ョン領域２０が形成される。
ン膜（ゲート電極）１６をマスクにして、セルフアライ
ンにより、ｐ型ウェル領域１２内にｎ型不純物をイオン
注入する。その結果、ｐ型ウェル領域１２内には、浅く
かつ低濃度のｎ型不純物領域、即ち、ｎ型エクステンシ
ョン領域２０が形成される。
【００２９】同様に、イオン注入法を用いて、ポリシリ
コン膜（ゲート電極）２４をマスクにして、セルフアラ
インにより、ｎ型ウェル領域１３内にｐ型不純物をイオ
ン注入する。その結果、ｎ型ウェル領域１３内には、浅
くかつ低濃度のｐ型不純物領域、即ち、ｐ型エクステン
ション領域２８が形成される。
コン膜（ゲート電極）２４をマスクにして、セルフアラ
インにより、ｎ型ウェル領域１３内にｐ型不純物をイオ
ン注入する。その結果、ｎ型ウェル領域１３内には、浅
くかつ低濃度のｐ型不純物領域、即ち、ｐ型エクステン
ション領域２８が形成される。
【００３０】この後、熱酸化を行い、ポリシリコン膜
（ゲート電極）１６，２４の表面にシリコン酸化膜を形
成する。
（ゲート電極）１６，２４の表面にシリコン酸化膜を形
成する。
【００３１】また、例えば、ＣＶＤ法により、素子分離
絶縁膜１４上及び素子領域上の全体に、ポリシリコン膜
（ゲート電極）１６，２４を完全に覆うようなシリコン
窒化膜１８，２６を形成する。また、ＲＩＥにより、シ
リコン窒化膜１８，２６をエッチングし、このシリコン
窒化膜１８，２６をポリシリコン膜１６，２４の側壁の
みに残存させる。
絶縁膜１４上及び素子領域上の全体に、ポリシリコン膜
（ゲート電極）１６，２４を完全に覆うようなシリコン
窒化膜１８，２６を形成する。また、ＲＩＥにより、シ
リコン窒化膜１８，２６をエッチングし、このシリコン
窒化膜１８，２６をポリシリコン膜１６，２４の側壁の
みに残存させる。
【００３２】この後、ポリシリコン膜１６，２４の両側
のシリコン酸化膜１５，２３を除去し、シリコン基板１
１、即ち、ｎ型エクステンション領域２０及びｐ型エク
ステンション領域２８を露出させる。
のシリコン酸化膜１５，２３を除去し、シリコン基板１
１、即ち、ｎ型エクステンション領域２０及びｐ型エク
ステンション領域２８を露出させる。
【００３３】次に、図５７に示すように、選択エピタキ
シャル成長により、剥き出しになったｎ型エクステンシ
ョン領域２０（シリコン基板１１）上にエピタキシャル
層（単結晶シリコン層）２１を選択的に形成すると共
に、剥き出しになったｐ型エクステンション領域２８
（シリコン基板１１）上にエピタキシャル層（単結晶シ
リコン層）２９を選択的に形成する。
シャル成長により、剥き出しになったｎ型エクステンシ
ョン領域２０（シリコン基板１１）上にエピタキシャル
層（単結晶シリコン層）２１を選択的に形成すると共
に、剥き出しになったｐ型エクステンション領域２８
（シリコン基板１１）上にエピタキシャル層（単結晶シ
リコン層）２９を選択的に形成する。
【００３４】なお、選択エピタキシャル成長法とは、原
料ガスや成膜温度などを調節することにより、選択的
（例えば、シリコン上のみ）にエピタキシャル層を形成
する技術のことである。
料ガスや成膜温度などを調節することにより、選択的
（例えば、シリコン上のみ）にエピタキシャル層を形成
する技術のことである。
【００３５】本例では、ポリシリコン膜１６，２４上に
はシリコン酸化膜１７，２５が存在するため、ポリシリ
コン膜１６，２４上にエピタキシャル層は成長しない。
しかし、シリコン酸化膜１７，２５を予め除去しておく
場合には、選択エピタキシャル成長時、ポリシリコン膜
１６，２４上にはポリシリコンエピタキシャル層が成長
する。
はシリコン酸化膜１７，２５が存在するため、ポリシリ
コン膜１６，２４上にエピタキシャル層は成長しない。
しかし、シリコン酸化膜１７，２５を予め除去しておく
場合には、選択エピタキシャル成長時、ポリシリコン膜
１６，２４上にはポリシリコンエピタキシャル層が成長
する。
【００３６】次に、図５８に示すように、イオン注入法
を用いて、ポリシリコン膜１６及びシリコン窒化膜１８
をマスクにして、セルフアラインにより、ｐ型ウェル領
域１２内及びエピタキシャル層２１内にｎ型不純物をイ
オン注入する。また、イオン注入法を用いて、ポリシリ
コン膜２４及びシリコン窒化膜２６をマスクにして、セ
ルフアラインにより、ｎ型ウェル領域１３内及びエピタ
キシャル層２９内にｐ型不純物をイオン注入する。
を用いて、ポリシリコン膜１６及びシリコン窒化膜１８
をマスクにして、セルフアラインにより、ｐ型ウェル領
域１２内及びエピタキシャル層２１内にｎ型不純物をイ
オン注入する。また、イオン注入法を用いて、ポリシリ
コン膜２４及びシリコン窒化膜２６をマスクにして、セ
ルフアラインにより、ｎ型ウェル領域１３内及びエピタ
キシャル層２９内にｐ型不純物をイオン注入する。
【００３７】その結果、ｐ型ウェル領域１２内及びエピ
タキシャル層２１内には、ｎ型エクステンション領域２
０よりも深くかつ高濃度の不純物領域、即ち、ｎ型ソー
ス／ドレイン領域１９が形成され、ｎ型ウェル領域１３
内及びエピタキシャル層２９内には、ｐ型エクステンシ
ョン領域２８よりも深くかつ高濃度の不純物領域、即
ち、ｐ型ソース／ドレイン領域２７が形成される。
タキシャル層２１内には、ｎ型エクステンション領域２
０よりも深くかつ高濃度の不純物領域、即ち、ｎ型ソー
ス／ドレイン領域１９が形成され、ｎ型ウェル領域１３
内及びエピタキシャル層２９内には、ｐ型エクステンシ
ョン領域２８よりも深くかつ高濃度の不純物領域、即
ち、ｐ型ソース／ドレイン領域２７が形成される。
【００３８】また、例えば、ＣＶＤ法により、エピタキ
シャル層２１，２９上を含むシリコン基板１１の全面上
に高融点金属膜（タングステン、チタンなど）を形成す
る。この後、アニール（熱工程）を行うと、エピタキシ
ャル層２１，２９内のシリコンと高融点金属膜が化学反
応し、エピタキシャル層２１，２９の上部に高融点金属
シリサイド層２２，３０が形成される。
シャル層２１，２９上を含むシリコン基板１１の全面上
に高融点金属膜（タングステン、チタンなど）を形成す
る。この後、アニール（熱工程）を行うと、エピタキシ
ャル層２１，２９内のシリコンと高融点金属膜が化学反
応し、エピタキシャル層２１，２９の上部に高融点金属
シリサイド層２２，３０が形成される。
【００３９】この後、未反応の高融点金属膜が除去され
る。
る。
【００４０】ここで、ポリシリコン膜（ゲート電極）１
６，２４上のシリコン酸化膜１７，２５を予め除去して
おく場合には、アニール時に、ポリシリコン膜１６，２
４と高融点金属膜が化学反応し、ポリシリコン膜１６，
２４の上部にも高融点金属シリサイド層が形成される
（サリサイド構造）。
６，２４上のシリコン酸化膜１７，２５を予め除去して
おく場合には、アニール時に、ポリシリコン膜１６，２
４と高融点金属膜が化学反応し、ポリシリコン膜１６，
２４の上部にも高融点金属シリサイド層が形成される
（サリサイド構造）。
【００４１】次に、図５９に示すように、例えば、ＣＶ
Ｄ法により、シリコン基板１１上の全体に層間絶縁膜３
１を形成する。また、例えば、ＰＥＰ及びエッチング技
術を用いて、層間絶縁膜３１にポリシリコン膜１６に達
するコンタクトホール及び高融点金属シリサイド層２２
に達するコンタクトホールを形成する。
Ｄ法により、シリコン基板１１上の全体に層間絶縁膜３
１を形成する。また、例えば、ＰＥＰ及びエッチング技
術を用いて、層間絶縁膜３１にポリシリコン膜１６に達
するコンタクトホール及び高融点金属シリサイド層２２
に達するコンタクトホールを形成する。
【００４２】また、例えば、ＣＶＤ及びＣＭＰ技術を用
いて、これらコンタクトホール内にコンタクトプラグ３
２ａ，３２ｂを形成する。この後、層間絶縁膜３１上に
配線３３ａ，３３ｂを形成する。最後に、例えば、ＣＶ
Ｄ法により、層間絶縁膜３１上に、パッシベーション膜
３４を形成する。
いて、これらコンタクトホール内にコンタクトプラグ３
２ａ，３２ｂを形成する。この後、層間絶縁膜３１上に
配線３３ａ，３３ｂを形成する。最後に、例えば、ＣＶ
Ｄ法により、層間絶縁膜３１上に、パッシベーション膜
３４を形成する。
【００４３】以上の工程により、エレベーテッド・ソー
ス／ドレイン構造を有するＭＯＳＦＥＴから構成される
ＣＭＯＳ集積回路が完成する。
ス／ドレイン構造を有するＭＯＳＦＥＴから構成される
ＣＭＯＳ集積回路が完成する。
【００４４】次に、エレベーテッド・ソース／ドレイン
構造の利点について説明する。
構造の利点について説明する。
【００４５】図６０は、エレベーテッド・ソース／ドレ
イン構造を有しない通常のＭＯＳＦＥＴの構造を示して
いる。図６１は、エレベーテッド・ソース／ドレイン構
造を有するＭＯＳＦＥＴの構造を示している。
イン構造を有しない通常のＭＯＳＦＥＴの構造を示して
いる。図６１は、エレベーテッド・ソース／ドレイン構
造を有するＭＯＳＦＥＴの構造を示している。
【００４６】図６０に示すように、通常のＭＯＳＦＥＴ
では、一般に、寄生抵抗を低減させるために、ソース／
ドレイン領域１９上に低抵抗のシリサイド層２２が形成
される。このシリサイド層２２は、ソース／ドレイン領
域（シリコン基板）１９と高融点金属膜の化学反応によ
り形成されるものである。このため、シリサイド層２２
は、ソース／ドレイン領域１９内に形成される。
では、一般に、寄生抵抗を低減させるために、ソース／
ドレイン領域１９上に低抵抗のシリサイド層２２が形成
される。このシリサイド層２２は、ソース／ドレイン領
域（シリコン基板）１９と高融点金属膜の化学反応によ
り形成されるものである。このため、シリサイド層２２
は、ソース／ドレイン領域１９内に形成される。
【００４７】しかし、シリサイド層２２がソース／ドレ
イン領域１９内に進入し過ぎると、シリサイド層２２が
接合界面（ウェル領域１２とソース／ドレイン領域１９
の接合界面）又はその近傍に発生する空乏層に接触し、
リーク電流や耐圧不良の原因となる。
イン領域１９内に進入し過ぎると、シリサイド層２２が
接合界面（ウェル領域１２とソース／ドレイン領域１９
の接合界面）又はその近傍に発生する空乏層に接触し、
リーク電流や耐圧不良の原因となる。
【００４８】よって、通常のＭＯＳＦＥＴでは、ソース
／ドレイン領域１９の深さｘｊ１（チャネル（基板表
面）から接合界面までの距離ｘｊ２に等しい）を大きく
設定し（例えば、ｘｊ＝０．１５〜０．１μｍ）、シリ
サイド層２２の進入によるリーク電流や耐圧不良を防い
でいる。
／ドレイン領域１９の深さｘｊ１（チャネル（基板表
面）から接合界面までの距離ｘｊ２に等しい）を大きく
設定し（例えば、ｘｊ＝０．１５〜０．１μｍ）、シリ
サイド層２２の進入によるリーク電流や耐圧不良を防い
でいる。
【００４９】ところが、ソース／ドレイン領域１９の深
さｘｊ１が大きくなり、チャネル（基板表面）から接合
界面までの距離ｘｊ２が大きくなると、ショートチャネ
ル効果が発生し易くなる。また、ウェル領域１２の濃度
を高くすることによりショートチャネル効果を抑制する
ことができるが、反面、ＭＯＳＦＥＴの閾値が高くなっ
たり、寄生容量が増加するなどの問題が生じる。
さｘｊ１が大きくなり、チャネル（基板表面）から接合
界面までの距離ｘｊ２が大きくなると、ショートチャネ
ル効果が発生し易くなる。また、ウェル領域１２の濃度
を高くすることによりショートチャネル効果を抑制する
ことができるが、反面、ＭＯＳＦＥＴの閾値が高くなっ
たり、寄生容量が増加するなどの問題が生じる。
【００５０】これに対し、図６１に示すように、エレベ
ーテッド・ソース／ドレイン構造を有するＭＯＳＦＥＴ
では、エピタキシャル層２１もソース／ドレイン領域１
９の一部として機能するため、ソース／ドレイン領域の
深さｘｊ１を十分に大きくできる。このため、シリサイ
ド層２２によるリーク電流や耐圧不良などの問題を回避
できる。
ーテッド・ソース／ドレイン構造を有するＭＯＳＦＥＴ
では、エピタキシャル層２１もソース／ドレイン領域１
９の一部として機能するため、ソース／ドレイン領域の
深さｘｊ１を十分に大きくできる。このため、シリサイ
ド層２２によるリーク電流や耐圧不良などの問題を回避
できる。
【００５１】また、チャネル（基板表面）から接合界面
までの距離ｘｊ２は、ソース／ドレイン領域の深さｘｊ
１よりも小さく設定できる。このため、ショートチャネ
ル効果を抑制できる。
までの距離ｘｊ２は、ソース／ドレイン領域の深さｘｊ
１よりも小さく設定できる。このため、ショートチャネ
ル効果を抑制できる。
【００５２】次に、ＭＯＳＦＥＴの寄生容量の低減につ
いて検討する。
いて検討する。
【００５３】図６２に示すように、通常のＭＯＳＦＥＴ
の場合、ウェル領域１２とソース／ドレイン領域１９の
間の寄生容量は、ソース／ドレイン領域１９を小さくす
る、即ち、ウェル領域１２とソース／ドレイン領域１９
の接合界面の面積を小さくすることにより低減できる。
の場合、ウェル領域１２とソース／ドレイン領域１９の
間の寄生容量は、ソース／ドレイン領域１９を小さくす
る、即ち、ウェル領域１２とソース／ドレイン領域１９
の接合界面の面積を小さくすることにより低減できる。
【００５４】しかし、ソース／ドレイン領域１９上に
は、配線に対するコンタクト領域が設けられる。このコ
ンタクト領域は、縮小することができないので、実際に
は、ソース／ドレイン領域１９を小さくすることができ
ず、寄生容量の低減が十分にできない問題がある。
は、配線に対するコンタクト領域が設けられる。このコ
ンタクト領域は、縮小することができないので、実際に
は、ソース／ドレイン領域１９を小さくすることができ
ず、寄生容量の低減が十分にできない問題がある。
【００５５】これに対し、図６３に示すように、エレベ
ーテッド・ソース／ドレイン構造を有するＭＯＳＦＥＴ
では、ソース／ドレイン領域に対するコンタクト領域
は、素子分離膜１４上のエピタキシャル層２１上に設け
られる。このため、コンタクト領域とは無関係に、シリ
コン基板１１内のソース／ドレイン領域１９を小さくす
る、即ち、ウェル領域１２とソース／ドレイン領域１９
の接合界面の面積を小さくすることが可能であり、寄生
容量の大幅な低減が可能である。
ーテッド・ソース／ドレイン構造を有するＭＯＳＦＥＴ
では、ソース／ドレイン領域に対するコンタクト領域
は、素子分離膜１４上のエピタキシャル層２１上に設け
られる。このため、コンタクト領域とは無関係に、シリ
コン基板１１内のソース／ドレイン領域１９を小さくす
る、即ち、ウェル領域１２とソース／ドレイン領域１９
の接合界面の面積を小さくすることが可能であり、寄生
容量の大幅な低減が可能である。
【００５６】（２） 従来、エピタキシャル層内にＭＩ
ＳＦＥＴ（一般には、ＭＯＳＦＥＴ）を形成し、ＭＩＳ
ＦＥＴの性能向上を達成する構造が提案されている。
ＳＦＥＴ（一般には、ＭＯＳＦＥＴ）を形成し、ＭＩＳ
ＦＥＴの性能向上を達成する構造が提案されている。
【００５７】図６４は、エピタキシャル層内に形成され
たＭＯＳＦＥＴから構成される従来のＣＭＯＳ集積回路
を示している。
たＭＯＳＦＥＴから構成される従来のＣＭＯＳ集積回路
を示している。
【００５８】単結晶シリコン基板１１上には、エピタキ
シャル層２１，２９が形成される。エピタキシャル層２
１，２９は、シリコン基板１１と同様に、単結晶シリコ
ンから構成される。シリコン基板１１内及びエピタキシ
ャル層２１内には、ｐ型ウェル領域１２が形成され、シ
リコン基板１１内及びエピタキシャル層２９内には、ｎ
型ウェル領域１３が形成される。
シャル層２１，２９が形成される。エピタキシャル層２
１，２９は、シリコン基板１１と同様に、単結晶シリコ
ンから構成される。シリコン基板１１内及びエピタキシ
ャル層２１内には、ｐ型ウェル領域１２が形成され、シ
リコン基板１１内及びエピタキシャル層２９内には、ｎ
型ウェル領域１３が形成される。
【００５９】シリコン基板１１は、ｎ型であっても、又
はｐ型であってもよい。ｐ型ウェル領域１２とｎ型ウェ
ル領域１３の間には、ＳＴＩ構造の素子分離絶縁膜１４
が形成される。シリコン基板１１の表面と素子分離絶縁
膜１４の表面は、概ね一致している。
はｐ型であってもよい。ｐ型ウェル領域１２とｎ型ウェ
ル領域１３の間には、ＳＴＩ構造の素子分離絶縁膜１４
が形成される。シリコン基板１１の表面と素子分離絶縁
膜１４の表面は、概ね一致している。
【００６０】ｐ型ウェル領域１２上には、ｎチャネル型
ＭＯＳＦＥＴが形成される。
ＭＯＳＦＥＴが形成される。
【００６１】即ち、ｐ型ウェル領域１２上には、シリコ
ン酸化膜（ゲート絶縁膜）１５及び不純物を含むポリシ
リコン膜（ゲート電極）１６が形成される。ポリシリコ
ン膜１６上には、例えば、ポリシリコン膜１６を加工す
る際のマスクとなるシリコン酸化膜（キャップ酸化膜）
１７が形成される。また、ポリシリコン膜１６の側壁に
は、例えば、シリコン窒化膜（側壁絶縁膜）１８が形成
される。
ン酸化膜（ゲート絶縁膜）１５及び不純物を含むポリシ
リコン膜（ゲート電極）１６が形成される。ポリシリコ
ン膜１６上には、例えば、ポリシリコン膜１６を加工す
る際のマスクとなるシリコン酸化膜（キャップ酸化膜）
１７が形成される。また、ポリシリコン膜１６の側壁に
は、例えば、シリコン窒化膜（側壁絶縁膜）１８が形成
される。
【００６２】ｐ型ウェル領域１２内には、ｎ型ソース／
ドレイン領域１９及びこのソース／ドレイン領域１９よ
りも低濃度のｎ型エクステンション領域２０が形成され
る。即ち、ソース／ドレイン領域１９は、ポリシリコン
膜１６の両側のｐ型ウェル領域１２内に形成され、ｎ型
エクステンション領域２０は、シリコン窒化膜１８の直
下のｐ型ウェル領域１２内に形成される。
ドレイン領域１９及びこのソース／ドレイン領域１９よ
りも低濃度のｎ型エクステンション領域２０が形成され
る。即ち、ソース／ドレイン領域１９は、ポリシリコン
膜１６の両側のｐ型ウェル領域１２内に形成され、ｎ型
エクステンション領域２０は、シリコン窒化膜１８の直
下のｐ型ウェル領域１２内に形成される。
【００６３】ソース／ドレイン領域１９の一部は、素子
分離絶縁膜１４上に存在している。このため、ｐ型ウェ
ル領域１２とｎ型ソース／ドレイン領域１９の接合界面
の面積が小さくなるため、ソース／ドレイン領域１９に
おける寄生容量を小さくすることができる。また、素子
分離絶縁膜１４上のエピタキシャル層２１もソース／ド
レイン領域として機能するため、コンタクト領域も確保
することができる。
分離絶縁膜１４上に存在している。このため、ｐ型ウェ
ル領域１２とｎ型ソース／ドレイン領域１９の接合界面
の面積が小さくなるため、ソース／ドレイン領域１９に
おける寄生容量を小さくすることができる。また、素子
分離絶縁膜１４上のエピタキシャル層２１もソース／ド
レイン領域として機能するため、コンタクト領域も確保
することができる。
【００６４】ｎ型ウェル領域１３上には、ｐチャネル型
ＭＯＳＦＥＴが形成される。
ＭＯＳＦＥＴが形成される。
【００６５】即ち、ｎ型ウェル領域１３上には、シリコ
ン酸化膜（ゲート絶縁膜）２３及び不純物を含むポリシ
リコン膜（ゲート電極）２４が形成される。ポリシリコ
ン膜２４上には、例えば、ポリシリコン膜２４を加工す
る際のマスクとなるシリコン酸化膜（キャップ酸化膜）
２５が形成される。また、ポリシリコン膜２４の側壁に
は、例えば、シリコン窒化膜（側壁絶縁膜）２６が形成
される。
ン酸化膜（ゲート絶縁膜）２３及び不純物を含むポリシ
リコン膜（ゲート電極）２４が形成される。ポリシリコ
ン膜２４上には、例えば、ポリシリコン膜２４を加工す
る際のマスクとなるシリコン酸化膜（キャップ酸化膜）
２５が形成される。また、ポリシリコン膜２４の側壁に
は、例えば、シリコン窒化膜（側壁絶縁膜）２６が形成
される。
【００６６】ｎ型ウェル領域１３内には、ｐ型ソース／
ドレイン領域２７及びこのソース／ドレイン領域２７よ
りも低濃度のｐ型エクステンション領域２８が形成され
る。即ち、ソース／ドレイン領域２７は、ポリシリコン
膜２４の両側のｎ型ウェル領域１３内に形成され、ｐ型
エクステンション領域２８は、シリコン窒化膜２６の直
下のｎ型ウェル領域１３内に形成される。
ドレイン領域２７及びこのソース／ドレイン領域２７よ
りも低濃度のｐ型エクステンション領域２８が形成され
る。即ち、ソース／ドレイン領域２７は、ポリシリコン
膜２４の両側のｎ型ウェル領域１３内に形成され、ｐ型
エクステンション領域２８は、シリコン窒化膜２６の直
下のｎ型ウェル領域１３内に形成される。
【００６７】ソース／ドレイン領域２７の底面の一部
は、素子分離絶縁膜１４に接触している。このため、ｎ
型ウェル領域１３とｐ型ソース／ドレイン領域２７の接
合界面の面積を小さくできるため、ソース／ドレイン領
域２７における寄生容量を小さくできる。また、素子分
離絶縁膜１４上のエピタキシャル層２９もソース／ドレ
イン領域として機能するため、コンタクト領域も確保す
ることができる。
は、素子分離絶縁膜１４に接触している。このため、ｎ
型ウェル領域１３とｐ型ソース／ドレイン領域２７の接
合界面の面積を小さくできるため、ソース／ドレイン領
域２７における寄生容量を小さくできる。また、素子分
離絶縁膜１４上のエピタキシャル層２９もソース／ドレ
イン領域として機能するため、コンタクト領域も確保す
ることができる。
【００６８】層間絶縁膜３１は、ｎチャネル型ＭＯＳト
ランジスタ及びｐチャネル型ＭＯＳトランジスタを完全
に覆うようにしてシリコン基板１１上に形成される。層
間絶縁膜３１は、例えば、シリコン酸化膜から構成され
る。層間絶縁膜３１には、例えば、ポリシリコン膜（ゲ
ート電極）１６及びｎ型ソース／ドレイン領域１９に達
するコンタクトホールが設けられる。
ランジスタ及びｐチャネル型ＭＯＳトランジスタを完全
に覆うようにしてシリコン基板１１上に形成される。層
間絶縁膜３１は、例えば、シリコン酸化膜から構成され
る。層間絶縁膜３１には、例えば、ポリシリコン膜（ゲ
ート電極）１６及びｎ型ソース／ドレイン領域１９に達
するコンタクトホールが設けられる。
【００６９】導電性材料（金属、高融点金属シリサイド
など）から構成されるコンタクトプラグ３２ａ，３２ｂ
は、コンタクトホール内に埋め込まれる。また、配線３
３ａ，３３ｂは、層間絶縁膜３１上に形成され、その一
端は、コンタクトプラグ３２ａ，３２ｂに接続される。
など）から構成されるコンタクトプラグ３２ａ，３２ｂ
は、コンタクトホール内に埋め込まれる。また、配線３
３ａ，３３ｂは、層間絶縁膜３１上に形成され、その一
端は、コンタクトプラグ３２ａ，３２ｂに接続される。
【００７０】層間絶縁膜３１上には、例えば、配線３３
ａ，３３ｂを覆うようなパッシベーション膜３４が形成
される。パッシベーション膜３４は、シリコン窒化膜な
どの絶縁膜から構成される。
ａ，３３ｂを覆うようなパッシベーション膜３４が形成
される。パッシベーション膜３４は、シリコン窒化膜な
どの絶縁膜から構成される。
【００７１】次に、上述のＣＭＯＳ集積回路の製造方法
について説明する。
について説明する。
【００７２】まず、図６５に示すように、例えば、単結
晶シリコン基板１１内にＳＴＩ構造の素子分離絶縁膜１
４を形成する。
晶シリコン基板１１内にＳＴＩ構造の素子分離絶縁膜１
４を形成する。
【００７３】素子分離絶縁膜１４は、例えば、シリコン
窒化膜をマスクにしてシリコン基板にトレンチを形成
し、シリコン窒化膜上にトレンチ内を完全に満たすシリ
コン酸化膜を形成した後、ＣＭＰでシリコン酸化膜を研
磨及びエッチングすることにより形成される。
窒化膜をマスクにしてシリコン基板にトレンチを形成
し、シリコン窒化膜上にトレンチ内を完全に満たすシリ
コン酸化膜を形成した後、ＣＭＰでシリコン酸化膜を研
磨及びエッチングすることにより形成される。
【００７４】シリコン窒化膜は、ＣＭＰ時のストッパと
して機能し、ＣＭＰ工程が終了した後に除去される。
して機能し、ＣＭＰ工程が終了した後に除去される。
【００７５】なお、素子分離絶縁膜１４の表面をシリコ
ン基板１１の表面に概ね等しくするためには、例えば、
ＣＭＰ時にシリコン酸化膜をオーバーエッチングする
か、又はＣＭＰ後に別の方法でシリコン酸化膜をさらに
エッチングすればよい。
ン基板１１の表面に概ね等しくするためには、例えば、
ＣＭＰ時にシリコン酸化膜をオーバーエッチングする
か、又はＣＭＰ後に別の方法でシリコン酸化膜をさらに
エッチングすればよい。
【００７６】次に、図６６に示すように、選択エピタキ
シャル成長法により、シリコン基板１１上に選択的にエ
ピタキシャル層（単結晶シリコン層）２１，２９を形成
する。この選択エピタキシャル成長では、原料ガスや成
膜温度などを調節することにより、素子分離絶縁膜１４
上にエピタキシャル層を成長させずに、シリコン基板１
１上のみにエピタキシャル層を成長させることができ
る。
シャル成長法により、シリコン基板１１上に選択的にエ
ピタキシャル層（単結晶シリコン層）２１，２９を形成
する。この選択エピタキシャル成長では、原料ガスや成
膜温度などを調節することにより、素子分離絶縁膜１４
上にエピタキシャル層を成長させずに、シリコン基板１
１上のみにエピタキシャル層を成長させることができ
る。
【００７７】但し、エピタキシャル層２１，２９は、横
方向にも成長するため、最終的には、エピタキシャル層
２１，２９は、素子分離絶縁膜１４上にも形成される。
方向にも成長するため、最終的には、エピタキシャル層
２１，２９は、素子分離絶縁膜１４上にも形成される。
【００７８】次に、図６７に示すように、例えば、イオ
ン注入法により、シリコン基板１１内及びエピタキシャ
ル層２１内にｐ型不純物をイオン注入してｐ型ウェル領
域１２を形成し、かつ、シリコン基板１１内及びエピタ
キシャル層２９内にｎ型不純物をイオン注入してｎ型ウ
ェル領域１３を形成する。この後、例えば、熱酸化法に
より、エピタキシャル層２１，２９上、即ち、ｐ型ウェ
ル領域１２上及びｎ型ウェル領域１３上にシリコン酸化
膜（ゲート酸化膜）１５，２３を形成する。
ン注入法により、シリコン基板１１内及びエピタキシャ
ル層２１内にｐ型不純物をイオン注入してｐ型ウェル領
域１２を形成し、かつ、シリコン基板１１内及びエピタ
キシャル層２９内にｎ型不純物をイオン注入してｎ型ウ
ェル領域１３を形成する。この後、例えば、熱酸化法に
より、エピタキシャル層２１，２９上、即ち、ｐ型ウェ
ル領域１２上及びｎ型ウェル領域１３上にシリコン酸化
膜（ゲート酸化膜）１５，２３を形成する。
【００７９】また、例えば、ＣＶＤ法を用いて、素子分
離絶縁膜１４上及びシリコン酸化膜１５，２３上に不純
物を含んだポリシリコン膜１６，２４を形成する。続け
て、例えば、ＣＶＤ法により、ポリシリコン膜１６，２
４上にシリコン酸化膜（キャップ酸化膜）１７，２５を
形成する。この後、ＰＥＰ（写真蝕刻工程）を行い、シ
リコン酸化膜１７，２５上に所定のパターンを有するレ
ジスト膜を形成する。
離絶縁膜１４上及びシリコン酸化膜１５，２３上に不純
物を含んだポリシリコン膜１６，２４を形成する。続け
て、例えば、ＣＶＤ法により、ポリシリコン膜１６，２
４上にシリコン酸化膜（キャップ酸化膜）１７，２５を
形成する。この後、ＰＥＰ（写真蝕刻工程）を行い、シ
リコン酸化膜１７，２５上に所定のパターンを有するレ
ジスト膜を形成する。
【００８０】このレジスト膜をマスクにして、ＲＩＥに
より、シリコン酸化膜１７，２５をエッチングする。こ
の後、レジスト膜は、剥離される。また、シリコン酸化
膜１７，２５をマスクにして、ＲＩＥにより、ポリシリ
コン膜１６，２４をエッチングする。その結果、ポリシ
リコン膜１６，２４からなるＭＯＳＦＥＴのゲート電極
が出来上がる。
より、シリコン酸化膜１７，２５をエッチングする。こ
の後、レジスト膜は、剥離される。また、シリコン酸化
膜１７，２５をマスクにして、ＲＩＥにより、ポリシリ
コン膜１６，２４をエッチングする。その結果、ポリシ
リコン膜１６，２４からなるＭＯＳＦＥＴのゲート電極
が出来上がる。
【００８１】また、イオン注入法を用いて、ポリシリコ
ン膜（ゲート電極）１６をマスクにして、セルフアライ
ンにより、ｐ型ウェル領域１２内にｎ型不純物をイオン
注入する。その結果、ｐ型ウェル領域１２内には、浅く
かつ低濃度のｎ型不純物領域、即ち、ｎ型エクステンシ
ョン領域２０が形成される。
ン膜（ゲート電極）１６をマスクにして、セルフアライ
ンにより、ｐ型ウェル領域１２内にｎ型不純物をイオン
注入する。その結果、ｐ型ウェル領域１２内には、浅く
かつ低濃度のｎ型不純物領域、即ち、ｎ型エクステンシ
ョン領域２０が形成される。
【００８２】同様に、イオン注入法を用いて、ポリシリ
コン膜（ゲート電極）２４をマスクにして、セルフアラ
インにより、ｎ型ウェル領域１３内にｐ型不純物をイオ
ン注入する。その結果、ｎ型ウェル領域１３内には、浅
くかつ低濃度のｐ型不純物領域、即ち、ｐ型エクステン
ション領域２８が形成される。
コン膜（ゲート電極）２４をマスクにして、セルフアラ
インにより、ｎ型ウェル領域１３内にｐ型不純物をイオ
ン注入する。その結果、ｎ型ウェル領域１３内には、浅
くかつ低濃度のｐ型不純物領域、即ち、ｐ型エクステン
ション領域２８が形成される。
【００８３】この後、熱酸化を行い、ポリシリコン膜
（ゲート電極）１６，２４の表面にシリコン酸化膜を形
成する。
（ゲート電極）１６，２４の表面にシリコン酸化膜を形
成する。
【００８４】また、例えば、ＣＶＤ法により、素子分離
絶縁膜１４上及び素子領域上の全体に、ポリシリコン膜
（ゲート電極）１６，２４を完全に覆うようなシリコン
窒化膜１８，２６を形成する。また、ＲＩＥにより、シ
リコン窒化膜１８，２６をエッチングし、このシリコン
窒化膜１８，２６をポリシリコン膜１６，２４の側壁の
みに残存させる。
絶縁膜１４上及び素子領域上の全体に、ポリシリコン膜
（ゲート電極）１６，２４を完全に覆うようなシリコン
窒化膜１８，２６を形成する。また、ＲＩＥにより、シ
リコン窒化膜１８，２６をエッチングし、このシリコン
窒化膜１８，２６をポリシリコン膜１６，２４の側壁の
みに残存させる。
【００８５】この後、イオン注入法を用いて、ポリシリ
コン膜１６及びシリコン窒化膜１８をマスクにして、セ
ルフアラインにより、ｐ型ウェル領域１２にｎ型不純物
をイオン注入する。また、イオン注入法を用いて、ポリ
シリコン膜２４及びシリコン窒化膜２６をマスクにし
て、セルフアラインにより、ｎ型ウェル領域１３にｐ型
不純物をイオン注入する。
コン膜１６及びシリコン窒化膜１８をマスクにして、セ
ルフアラインにより、ｐ型ウェル領域１２にｎ型不純物
をイオン注入する。また、イオン注入法を用いて、ポリ
シリコン膜２４及びシリコン窒化膜２６をマスクにし
て、セルフアラインにより、ｎ型ウェル領域１３にｐ型
不純物をイオン注入する。
【００８６】その結果、ｐ型ウェル領域１２内には、ｎ
型エクステンション領域２０よりも深くかつ高濃度の不
純物領域、即ち、ｎ型ソース／ドレイン領域１９が形成
され、ｎ型ウェル領域１３内には、ｐ型エクステンショ
ン領域２８よりも深くかつ高濃度の不純物領域、即ち、
ｐ型ソース／ドレイン領域２７が形成される。
型エクステンション領域２０よりも深くかつ高濃度の不
純物領域、即ち、ｎ型ソース／ドレイン領域１９が形成
され、ｎ型ウェル領域１３内には、ｐ型エクステンショ
ン領域２８よりも深くかつ高濃度の不純物領域、即ち、
ｐ型ソース／ドレイン領域２７が形成される。
【００８７】次に、図６８に示すように、例えば、ＣＶ
Ｄ法により、シリコン基板１１上の全体に層間絶縁膜３
１を形成する。また、例えば、ＰＥＰ及びエッチング技
術を用いて、層間絶縁膜３１にポリシリコン膜１６に達
するコンタクトホール及びソース／ドレイン領域１９に
達するコンタクトホールを形成する。
Ｄ法により、シリコン基板１１上の全体に層間絶縁膜３
１を形成する。また、例えば、ＰＥＰ及びエッチング技
術を用いて、層間絶縁膜３１にポリシリコン膜１６に達
するコンタクトホール及びソース／ドレイン領域１９に
達するコンタクトホールを形成する。
【００８８】また、例えば、ＣＶＤ及びＣＭＰ技術を用
いて、これらコンタクトホール内にコンタクトプラグ３
２ａ，３２ｂを形成する。この後、層間絶縁膜３１上に
配線３３ａ，３３ｂを形成する。最後に、例えば、ＣＶ
Ｄ法により、層間絶縁膜３１上に、パッシベーション膜
３４を形成する。
いて、これらコンタクトホール内にコンタクトプラグ３
２ａ，３２ｂを形成する。この後、層間絶縁膜３１上に
配線３３ａ，３３ｂを形成する。最後に、例えば、ＣＶ
Ｄ法により、層間絶縁膜３１上に、パッシベーション膜
３４を形成する。
【００８９】以上の工程により、エピタキシャル層２
１，２９内に形成されたＭＯＳＦＥＴから構成されるＣ
ＭＯＳ集積回路が完成する。
１，２９内に形成されたＭＯＳＦＥＴから構成されるＣ
ＭＯＳ集積回路が完成する。
【００９０】このＣＭＯＳ集積回路の特徴は、図６９に
示すように、エピタキシャル層２１内にＭＯＳＦＥＴが
形成されると共に、ソース／ドレイン領域１９の一部が
素子分離絶縁膜１４上に配置されている点にある。この
ため、ウェル領域１２とソース／ドレイン領域１９の接
合界面の面積を小さくすることが可能であり、寄生容量
の大幅な低減が可能である。
示すように、エピタキシャル層２１内にＭＯＳＦＥＴが
形成されると共に、ソース／ドレイン領域１９の一部が
素子分離絶縁膜１４上に配置されている点にある。この
ため、ウェル領域１２とソース／ドレイン領域１９の接
合界面の面積を小さくすることが可能であり、寄生容量
の大幅な低減が可能である。
【００９１】
【発明が解決しようとする課題】上述の（１）及び
（２）に示す従来例では、それぞれシリコン基板１１上
に選択的にエピタキシャル層２１，２９が形成される。
ここで、選択エピタキシャル成長時において、エピタキ
シャル層２１，２９は、シリコン基板１１の表面から縦
方向及び横方向に等しく成長が進行する。このため、エ
ピタキシャル層２１，２９は、素子分離絶縁膜１４上に
も形成されることになる。
（２）に示す従来例では、それぞれシリコン基板１１上
に選択的にエピタキシャル層２１，２９が形成される。
ここで、選択エピタキシャル成長時において、エピタキ
シャル層２１，２９は、シリコン基板１１の表面から縦
方向及び横方向に等しく成長が進行する。このため、エ
ピタキシャル層２１，２９は、素子分離絶縁膜１４上に
も形成されることになる。
【００９２】この場合、図７０に示すように、素子分離
幅は、エピタキシャル層２１，２９を形成する前では、
Ａ（素子分離絶縁膜１４の幅）であるのに対し、エピタ
キシャル層２１，２９を形成した後では、Ｂ（＝Ａ−２
ｔ）となる。但し、ｔは、エピタキシャル層２１，２９
の厚さである。つまり、素子分離幅は、最終的に、素子
分離絶縁膜１４の幅よりも狭くなる。
幅は、エピタキシャル層２１，２９を形成する前では、
Ａ（素子分離絶縁膜１４の幅）であるのに対し、エピタ
キシャル層２１，２９を形成した後では、Ｂ（＝Ａ−２
ｔ）となる。但し、ｔは、エピタキシャル層２１，２９
の厚さである。つまり、素子分離幅は、最終的に、素子
分離絶縁膜１４の幅よりも狭くなる。
【００９３】従って、図７１に示すように、例えば、特
性上要求される最小の素子分離幅、即ち、最終的な素子
分離幅をａと仮定し、エピタキシャル層２１，２９の厚
さ、即ち、エピタキシャル層２１，２９が素子分離絶縁
膜１４上に入り込む幅をｔと仮定した場合、素子分離絶
縁膜１４の幅ｂは、（ａ＋２ｔ）に設定しておかなけれ
ばならない。
性上要求される最小の素子分離幅、即ち、最終的な素子
分離幅をａと仮定し、エピタキシャル層２１，２９の厚
さ、即ち、エピタキシャル層２１，２９が素子分離絶縁
膜１４上に入り込む幅をｔと仮定した場合、素子分離絶
縁膜１４の幅ｂは、（ａ＋２ｔ）に設定しておかなけれ
ばならない。
【００９４】また、最終的な素子領域の幅（エピタキシ
ャル層の幅）をｃと仮定した場合、エピタキシャル層を
形成する前の素子領域の幅ｄは、（ｃ−２ｔ）に設定し
ておかなければならない。
ャル層の幅）をｃと仮定した場合、エピタキシャル層を
形成する前の素子領域の幅ｄは、（ｃ−２ｔ）に設定し
ておかなければならない。
【００９５】しかし、エピタキシャル層を形成する前の
素子領域の幅ｄは、フォトリソグラフィにおける最小加
工寸法ｈに影響を受ける。つまり、幅ｄは、この最小加
工寸法ｈよりも狭くすることはできない。よって、計算
上、幅ｄが最小加工寸法ｈよりも狭くなるような場合で
も、実際は、幅ｄは、最小加工寸法ｈまでしか狭められ
ないため、結果として、素子領域が大きくなり、素子の
集積度の低下の原因となる。
素子領域の幅ｄは、フォトリソグラフィにおける最小加
工寸法ｈに影響を受ける。つまり、幅ｄは、この最小加
工寸法ｈよりも狭くすることはできない。よって、計算
上、幅ｄが最小加工寸法ｈよりも狭くなるような場合で
も、実際は、幅ｄは、最小加工寸法ｈまでしか狭められ
ないため、結果として、素子領域が大きくなり、素子の
集積度の低下の原因となる。
【００９６】また、エピタキシャル層の成長速度は、下
地の種類や大きさによって変わる。例えば、ｐ型ウェル
領域上に形成するエピタキシャル層の成長速度とｎ型ウ
ェル領域上に形成するエピタキシャル層の成長速度は、
互いに異なる。また、素子領域（シリコン基板の露出面
積）が小さくなると、素子領域上に形成するエピタキシ
ャル層の成長速度は遅くなり、素子領域が大きくなる
と、素子領域上に形成するエピタキシャル層の成長速度
は速くなる。
地の種類や大きさによって変わる。例えば、ｐ型ウェル
領域上に形成するエピタキシャル層の成長速度とｎ型ウ
ェル領域上に形成するエピタキシャル層の成長速度は、
互いに異なる。また、素子領域（シリコン基板の露出面
積）が小さくなると、素子領域上に形成するエピタキシ
ャル層の成長速度は遅くなり、素子領域が大きくなる
と、素子領域上に形成するエピタキシャル層の成長速度
は速くなる。
【００９７】このように、エピタキシャル層の成長速度
が下地の種類や大きさによって異なるため、実際は、最
も成長速度が遅い箇所に合わせてエピタキシャル層の成
長時間を決定している。この場合、最も成長速度の速い
箇所では、素子分離幅が理想の値ａよりも狭くなった
り、最悪の場合には、隣接する２つの素子領域でエピタ
キシャル層同士が結合し、両素子領域が短絡してしまう
事態が生じる。
が下地の種類や大きさによって異なるため、実際は、最
も成長速度が遅い箇所に合わせてエピタキシャル層の成
長時間を決定している。この場合、最も成長速度の速い
箇所では、素子分離幅が理想の値ａよりも狭くなった
り、最悪の場合には、隣接する２つの素子領域でエピタ
キシャル層同士が結合し、両素子領域が短絡してしまう
事態が生じる。
【００９８】このような事態を回避するためには、エピ
タキシャル層の成長速度のばらつきを考慮して、素子分
離絶縁膜１４の幅ｂに、さらにΔｂのマージンを設定し
ておかなければならない。しかし、素子分離絶縁膜１４
の幅をさらに広くすることは、素子の集積度の低下やチ
ップサイズの増大をもたらす。
タキシャル層の成長速度のばらつきを考慮して、素子分
離絶縁膜１４の幅ｂに、さらにΔｂのマージンを設定し
ておかなければならない。しかし、素子分離絶縁膜１４
の幅をさらに広くすることは、素子の集積度の低下やチ
ップサイズの増大をもたらす。
【００９９】このように、従来のエレベーテッド・ソー
ス／ドレイン構造を有するＭＩＳＦＥＴやエピタキシャ
ル層内に形成されるＭＩＳＦＥＴから構成されるＣＭＯ
Ｓ集積回路では、エピタキシャル層が縦方向及び横方向
に等方的に成長するため、エピタキシャル層は素子分離
絶縁膜上にも形成される。
ス／ドレイン構造を有するＭＩＳＦＥＴやエピタキシャ
ル層内に形成されるＭＩＳＦＥＴから構成されるＣＭＯ
Ｓ集積回路では、エピタキシャル層が縦方向及び横方向
に等方的に成長するため、エピタキシャル層は素子分離
絶縁膜上にも形成される。
【０１００】このため、素子分離絶縁膜の幅を広めに設
定し、エピタキシャル成長前の素子領域の幅を狭めに設
定しておく必要があり、また、素子分離絶縁膜について
は、エピタキシャル層の成長速度のばらつきを考慮し
て、所定のマージン幅Δｂだけさらに広めに設定してお
く必要がある。
定し、エピタキシャル成長前の素子領域の幅を狭めに設
定しておく必要があり、また、素子分離絶縁膜について
は、エピタキシャル層の成長速度のばらつきを考慮し
て、所定のマージン幅Δｂだけさらに広めに設定してお
く必要がある。
【０１０１】よって、従来のエレベーテッド・ソース／
ドレイン構造を有するＭＩＳＦＥＴやエピタキシャル層
内に形成されるＭＩＳＦＥＴから構成されるＣＭＯＳ集
積回路では、素子の集積度が低下したり、また、チップ
サイズが増大するなどの問題があった。
ドレイン構造を有するＭＩＳＦＥＴやエピタキシャル層
内に形成されるＭＩＳＦＥＴから構成されるＣＭＯＳ集
積回路では、素子の集積度が低下したり、また、チップ
サイズが増大するなどの問題があった。
【０１０２】本発明は、上記問題点を解決すべくなされ
たもので、その目的は、エレベーテッド・ソース／ドレ
イン構造のＭＩＳＦＥＴやエピタキシャル層内に形成さ
れるＭＩＳＦＥＴなどから構成される半導体装置におい
て、素子の集積度の向上及びチップサイズの縮小を図る
ことができる新規な構造を提案することである。
たもので、その目的は、エレベーテッド・ソース／ドレ
イン構造のＭＩＳＦＥＴやエピタキシャル層内に形成さ
れるＭＩＳＦＥＴなどから構成される半導体装置におい
て、素子の集積度の向上及びチップサイズの縮小を図る
ことができる新規な構造を提案することである。
【０１０３】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、半導体基板上に形成される
第１及び第２ＭＩＳＦＥＴと、前記第１及び第２ＭＩＳ
ＦＥＴを電気的に分離する素子分離絶縁膜とを備え、前
記第１及び第２ＭＩＳＦＥＴは、ソース／ドレイン領域
の表面が前記半導体基板の表面に形成されるチャネルよ
りも高い位置に配置されるエレベーテッド・ソース／ド
レイン構造を有し、前記素子分離絶縁膜上には、前記素
子分離絶縁膜の幅以下の幅を有するストッパ絶縁膜が配
置されている。
め、本発明の半導体装置は、半導体基板上に形成される
第１及び第２ＭＩＳＦＥＴと、前記第１及び第２ＭＩＳ
ＦＥＴを電気的に分離する素子分離絶縁膜とを備え、前
記第１及び第２ＭＩＳＦＥＴは、ソース／ドレイン領域
の表面が前記半導体基板の表面に形成されるチャネルよ
りも高い位置に配置されるエレベーテッド・ソース／ド
レイン構造を有し、前記素子分離絶縁膜上には、前記素
子分離絶縁膜の幅以下の幅を有するストッパ絶縁膜が配
置されている。
【０１０４】前記ストッパ絶縁膜の幅が前記素子分離絶
縁膜の幅と実質的に同じで、前記半導体基板の表面から
前記ストッパ絶縁膜の上面までの高さが、前記半導体基
板の表面から前記ソース／ドレイン領域の表面までの高
さ以上である。
縁膜の幅と実質的に同じで、前記半導体基板の表面から
前記ストッパ絶縁膜の上面までの高さが、前記半導体基
板の表面から前記ソース／ドレイン領域の表面までの高
さ以上である。
【０１０５】前記ストッパ絶縁膜の幅が前記素子分離絶
縁膜の幅よりも狭く、前記半導体基板の表面から前記ス
トッパ絶縁膜の上面までの高さＨと前記半導体基板の表
面から前記ソース／ドレイン領域の表面までの高さＴ’
は、Ｈ＋Ｘ≧Ｔ’（但し、Ｘは、前記素子分離絶縁膜の
エッジ部から前記ストッパ絶縁膜のエッジ部までの距離
とする。）なる関係を有している。
縁膜の幅よりも狭く、前記半導体基板の表面から前記ス
トッパ絶縁膜の上面までの高さＨと前記半導体基板の表
面から前記ソース／ドレイン領域の表面までの高さＴ’
は、Ｈ＋Ｘ≧Ｔ’（但し、Ｘは、前記素子分離絶縁膜の
エッジ部から前記ストッパ絶縁膜のエッジ部までの距離
とする。）なる関係を有している。
【０１０６】本発明の半導体装置は、半導体基板上に形
成されるＭＩＳＦＥＴと、前記ＭＩＳＦＥＴを取り囲む
素子分離絶縁膜とを備え、前記素子分離絶縁膜上には、
前記素子分離絶縁膜が前記ＭＩＳＦＥＴを取り囲む範囲
よりも広い範囲で前記ＭＩＳＦＥＴを取り囲むストッパ
絶縁膜が配置され、前記ストッパ絶縁膜が前記ＭＩＳＦ
ＥＴを取り囲む範囲内には、前記ＭＩＳＦＥＴのソース
／ドレイン領域となる半導体層が満たされ、前記素子分
離絶縁膜上の前記半導体層が前記ソース／ドレイン領域
に対するコンタクト領域を構成している。
成されるＭＩＳＦＥＴと、前記ＭＩＳＦＥＴを取り囲む
素子分離絶縁膜とを備え、前記素子分離絶縁膜上には、
前記素子分離絶縁膜が前記ＭＩＳＦＥＴを取り囲む範囲
よりも広い範囲で前記ＭＩＳＦＥＴを取り囲むストッパ
絶縁膜が配置され、前記ストッパ絶縁膜が前記ＭＩＳＦ
ＥＴを取り囲む範囲内には、前記ＭＩＳＦＥＴのソース
／ドレイン領域となる半導体層が満たされ、前記素子分
離絶縁膜上の前記半導体層が前記ソース／ドレイン領域
に対するコンタクト領域を構成している。
【０１０７】前記ＭＩＳＦＥＴのゲート電極が延びる方
向では、前記ストッパ絶縁膜が前記ＭＩＳＦＥＴを取り
囲む範囲の幅は、前記素子分離絶縁膜が前記ＭＩＳＦＥ
Ｔを取り囲む範囲の幅に実質的に等しく、前記ＭＩＳＦ
ＥＴのゲート電極が延びる方向に交差する方向では、前
記ストッパ絶縁膜が前記ＭＩＳＦＥＴを取り囲む範囲の
幅は、前記素子分離絶縁膜が前記ＭＩＳＦＥＴを取り囲
む範囲の幅よりも広くなっている。
向では、前記ストッパ絶縁膜が前記ＭＩＳＦＥＴを取り
囲む範囲の幅は、前記素子分離絶縁膜が前記ＭＩＳＦＥ
Ｔを取り囲む範囲の幅に実質的に等しく、前記ＭＩＳＦ
ＥＴのゲート電極が延びる方向に交差する方向では、前
記ストッパ絶縁膜が前記ＭＩＳＦＥＴを取り囲む範囲の
幅は、前記素子分離絶縁膜が前記ＭＩＳＦＥＴを取り囲
む範囲の幅よりも広くなっている。
【０１０８】本発明の半導体装置は、半導体基板内に配
置される第１及び第２素子領域と、前記第１及び第２素
子領域の間に形成される素子分離絶縁膜と、前記素子分
離絶縁膜の幅よりも狭い幅を有し、前記素子分離絶縁膜
上に配置されるストッパ絶縁膜と、前記第１及び第２素
子領域上並びに前記ストッパ絶縁膜上を除く前記素子分
離絶縁膜上に形成される半導体層と、前記第１素子領域
上の前記半導体層に形成され、ソース／ドレイン領域の
底面の一部が前記素子分離絶縁膜に接触する第１ＭＩＳ
ＦＥＴと、前記第２素子領域上の前記半導体層に形成さ
れ、ソース／ドレイン領域の底面の一部が前記素子分離
絶縁膜に接触する第２ＭＩＳＦＥＴとを備える。
置される第１及び第２素子領域と、前記第１及び第２素
子領域の間に形成される素子分離絶縁膜と、前記素子分
離絶縁膜の幅よりも狭い幅を有し、前記素子分離絶縁膜
上に配置されるストッパ絶縁膜と、前記第１及び第２素
子領域上並びに前記ストッパ絶縁膜上を除く前記素子分
離絶縁膜上に形成される半導体層と、前記第１素子領域
上の前記半導体層に形成され、ソース／ドレイン領域の
底面の一部が前記素子分離絶縁膜に接触する第１ＭＩＳ
ＦＥＴと、前記第２素子領域上の前記半導体層に形成さ
れ、ソース／ドレイン領域の底面の一部が前記素子分離
絶縁膜に接触する第２ＭＩＳＦＥＴとを備える。
【０１０９】前記半導体基板の表面から前記ストッパ絶
縁膜の上面までの高さＨと前記半導体基板の表面から前
記半導体層の表面までの高さＴ’は、Ｈ＋Ｘ≧Ｔ’（但
し、Ｘは、前記素子分離絶縁膜のエッジ部から前記スト
ッパ絶縁膜のエッジ部までの距離とする。）なる関係を
有している。
縁膜の上面までの高さＨと前記半導体基板の表面から前
記半導体層の表面までの高さＴ’は、Ｈ＋Ｘ≧Ｔ’（但
し、Ｘは、前記素子分離絶縁膜のエッジ部から前記スト
ッパ絶縁膜のエッジ部までの距離とする。）なる関係を
有している。
【０１１０】本発明の半導体装置は、半導体基板上に形
成される第１及び第２ＭＩＳＦＥＴと、前記第１及び第
２ＭＩＳＦＥＴを電気的に分離する素子分離絶縁膜とを
備え、前記第１及び第２ＭＩＳＦＥＴは、ソース／ドレ
イン領域の表面が前記半導体基板の表面に形成されるチ
ャネルよりも高い位置に配置されるエレベーテッド・ソ
ース／ドレイン構造を有し、前記素子分離絶縁膜上に
は、前記第１及び第２ＭＩＳＦＥＴのソース／ドレイン
領域となると共に、前記第１及び第２ＭＩＳＦＥＴを電
気的に接続する半導体層が形成される。
成される第１及び第２ＭＩＳＦＥＴと、前記第１及び第
２ＭＩＳＦＥＴを電気的に分離する素子分離絶縁膜とを
備え、前記第１及び第２ＭＩＳＦＥＴは、ソース／ドレ
イン領域の表面が前記半導体基板の表面に形成されるチ
ャネルよりも高い位置に配置されるエレベーテッド・ソ
ース／ドレイン構造を有し、前記素子分離絶縁膜上に
は、前記第１及び第２ＭＩＳＦＥＴのソース／ドレイン
領域となると共に、前記第１及び第２ＭＩＳＦＥＴを電
気的に接続する半導体層が形成される。
【０１１１】本発明の半導体装置は、半導体基板内に配
置される第１及び第２素子領域と、前記第１及び第２素
子領域の間に形成される素子分離絶縁膜と、前記第１及
び第２素子領域上及び前記素子分離絶縁膜上に形成され
る半導体層と、前記第１素子領域上の前記半導体層に形
成される第１ＭＩＳＦＥＴと、前記第２素子領域上の前
記半導体層に形成される第２ＭＩＳＦＥＴとを備え、前
記第１及び第２ＭＩＳＦＥＴのソース／ドレイン領域
は、前記素子分離絶縁膜上の前記半導体層で互いに結合
されている。
置される第１及び第２素子領域と、前記第１及び第２素
子領域の間に形成される素子分離絶縁膜と、前記第１及
び第２素子領域上及び前記素子分離絶縁膜上に形成され
る半導体層と、前記第１素子領域上の前記半導体層に形
成される第１ＭＩＳＦＥＴと、前記第２素子領域上の前
記半導体層に形成される第２ＭＩＳＦＥＴとを備え、前
記第１及び第２ＭＩＳＦＥＴのソース／ドレイン領域
は、前記素子分離絶縁膜上の前記半導体層で互いに結合
されている。
【０１１２】上述の各半導体装置において、前記ストッ
パ絶縁膜は、前記素子分離絶縁膜に対してエッチング選
択比を有する材料から構成される。また、前記半導体基
板の表面と前記素子分離絶縁膜の表面は、実質的に一致
している。
パ絶縁膜は、前記素子分離絶縁膜に対してエッチング選
択比を有する材料から構成される。また、前記半導体基
板の表面と前記素子分離絶縁膜の表面は、実質的に一致
している。
【０１１３】本発明の半導体装置は、半導体基板上に形
成される第１及び第２ＭＩＳＦＥＴと、前記第１及び第
２ＭＩＳＦＥＴを電気的に分離するＳＴＩ構造の素子分
離絶縁膜とを備え、前記第１及び第２ＭＩＳＦＥＴは、
ソース／ドレイン領域の表面が前記半導体基板の表面に
形成されるチャネルよりも高い位置に配置されるエレベ
ーテッド・ソース／ドレイン構造を有し、前記素子分離
絶縁膜のエッジ部には窪みが設けられ、前記窪み内に
は、前記第１及び第２ＭＩＳＦＥＴのソース／ドレイン
領域となる半導体層が満たされる。
成される第１及び第２ＭＩＳＦＥＴと、前記第１及び第
２ＭＩＳＦＥＴを電気的に分離するＳＴＩ構造の素子分
離絶縁膜とを備え、前記第１及び第２ＭＩＳＦＥＴは、
ソース／ドレイン領域の表面が前記半導体基板の表面に
形成されるチャネルよりも高い位置に配置されるエレベ
ーテッド・ソース／ドレイン構造を有し、前記素子分離
絶縁膜のエッジ部には窪みが設けられ、前記窪み内に
は、前記第１及び第２ＭＩＳＦＥＴのソース／ドレイン
領域となる半導体層が満たされる。
【０１１４】本発明の半導体装置は、半導体基板内に配
置される第１及び第２素子領域と、前記第１及び第２素
子領域の間に形成され、エッジ部に窪みを有するＳＴＩ
構造の素子分離絶縁膜と、前記第１及び第２素子領域上
及び前記素子分離絶縁膜の窪み内に形成される半導体層
と、前記第１素子領域上の前記半導体層に形成され、ソ
ース／ドレイン領域の底面の一部が前記素子分離絶縁膜
に接触する第１ＭＩＳＦＥＴと、前記第２素子領域上の
前記半導体層に形成され、ソース／ドレイン領域の底面
の一部が前記素子分離絶縁膜に接触する第２ＭＩＳＦＥ
Ｔとを備えている。
置される第１及び第２素子領域と、前記第１及び第２素
子領域の間に形成され、エッジ部に窪みを有するＳＴＩ
構造の素子分離絶縁膜と、前記第１及び第２素子領域上
及び前記素子分離絶縁膜の窪み内に形成される半導体層
と、前記第１素子領域上の前記半導体層に形成され、ソ
ース／ドレイン領域の底面の一部が前記素子分離絶縁膜
に接触する第１ＭＩＳＦＥＴと、前記第２素子領域上の
前記半導体層に形成され、ソース／ドレイン領域の底面
の一部が前記素子分離絶縁膜に接触する第２ＭＩＳＦＥ
Ｔとを備えている。
【０１１５】
【発明の実施の形態】以下、図面を参照しながら、本発
明の半導体装置について詳細に説明する。
明の半導体装置について詳細に説明する。
【０１１６】図１は、本発明の第１実施の形態に関わる
半導体装置を示している。
半導体装置を示している。
【０１１７】この半導体装置は、ＣＭＯＳ集積回路を構
成するエレベーテッド・ソース／ドレイン構造を有する
ＭＯＳＦＥＴに関する。
成するエレベーテッド・ソース／ドレイン構造を有する
ＭＯＳＦＥＴに関する。
【０１１８】単結晶シリコン基板１１内には、ｐ型ウェ
ル領域１２及びｎ型ウェル領域１３が形成される。シリ
コン基板１１は、ｎ型であっても、又はｐ型であっても
よい。ｐ型ウェル領域１２とｎ型ウェル領域１３の間に
は、ＳＴＩ構造の素子分離絶縁膜１４が形成される。素
子分離絶縁膜１４の表面は、シリコン基板１１の表面に
概ね一致している。
ル領域１２及びｎ型ウェル領域１３が形成される。シリ
コン基板１１は、ｎ型であっても、又はｐ型であっても
よい。ｐ型ウェル領域１２とｎ型ウェル領域１３の間に
は、ＳＴＩ構造の素子分離絶縁膜１４が形成される。素
子分離絶縁膜１４の表面は、シリコン基板１１の表面に
概ね一致している。
【０１１９】ｐ型ウェル領域１２上には、ｎチャネル型
ＭＯＳＦＥＴが形成される。
ＭＯＳＦＥＴが形成される。
【０１２０】即ち、ｐ型ウェル領域１２上には、シリコ
ン酸化膜（ゲート絶縁膜）１５及び不純物を含むポリシ
リコン膜（ゲート電極）１６が形成される。ポリシリコ
ン膜１６上には、例えば、ポリシリコン膜１６を加工す
る際のマスクとなるシリコン酸化膜（キャップ酸化膜）
１７が形成される。また、ポリシリコン膜１６の側壁に
は、例えば、シリコン窒化膜（側壁絶縁膜）１８が形成
される。
ン酸化膜（ゲート絶縁膜）１５及び不純物を含むポリシ
リコン膜（ゲート電極）１６が形成される。ポリシリコ
ン膜１６上には、例えば、ポリシリコン膜１６を加工す
る際のマスクとなるシリコン酸化膜（キャップ酸化膜）
１７が形成される。また、ポリシリコン膜１６の側壁に
は、例えば、シリコン窒化膜（側壁絶縁膜）１８が形成
される。
【０１２１】ｐ型ウェル領域１２内には、ｎ型ソース／
ドレイン領域１９及びこのソース／ドレイン領域１９よ
りも低濃度のｎ型エクステンション領域２０が形成され
る。即ち、ソース／ドレイン領域１９は、ポリシリコン
膜１６の両側のｐ型ウェル領域１２内に形成され、ｎ型
エクステンション領域２０は、シリコン窒化膜１８の直
下のｐ型ウェル領域１２内に形成される。
ドレイン領域１９及びこのソース／ドレイン領域１９よ
りも低濃度のｎ型エクステンション領域２０が形成され
る。即ち、ソース／ドレイン領域１９は、ポリシリコン
膜１６の両側のｐ型ウェル領域１２内に形成され、ｎ型
エクステンション領域２０は、シリコン窒化膜１８の直
下のｐ型ウェル領域１２内に形成される。
【０１２２】シリコン基板１１（ソース／ドレイン領域
１９）上には、エピタキシャル層２１が選択的に形成さ
れる。エピタキシャル層２１は、シリコン基板１１（ソ
ース／ドレイン領域１９）と同様に、単結晶シリコンか
ら構成され、かつ、ｎ型の不純物を含んでいるため、ソ
ース／ドレイン領域１９の一部となっている。
１９）上には、エピタキシャル層２１が選択的に形成さ
れる。エピタキシャル層２１は、シリコン基板１１（ソ
ース／ドレイン領域１９）と同様に、単結晶シリコンか
ら構成され、かつ、ｎ型の不純物を含んでいるため、ソ
ース／ドレイン領域１９の一部となっている。
【０１２３】エピタキシャル層（ソース／ドレイン領
域）２１上には、高融点金属シリサイド層（タングステ
ンシリサイド層、チタンシリサイド層など）２２が形成
される。本例では、高融点金属シリサイド層２２は、ポ
リシリコン膜（ゲート電極）１６上に形成されていない
が、シリコン酸化膜（キャップ酸化膜）１７を除去し、
ポリシリコン膜１６上に形成してもよい。
域）２１上には、高融点金属シリサイド層（タングステ
ンシリサイド層、チタンシリサイド層など）２２が形成
される。本例では、高融点金属シリサイド層２２は、ポ
リシリコン膜（ゲート電極）１６上に形成されていない
が、シリコン酸化膜（キャップ酸化膜）１７を除去し、
ポリシリコン膜１６上に形成してもよい。
【０１２４】ｎ型ウェル領域１３上には、ｐチャネル型
ＭＯＳＦＥＴが形成される。
ＭＯＳＦＥＴが形成される。
【０１２５】即ち、ｎ型ウェル領域１３上には、シリコ
ン酸化膜（ゲート絶縁膜）２３及び不純物を含むポリシ
リコン膜（ゲート電極）２４が形成される。ポリシリコ
ン膜２４上には、例えば、ポリシリコン膜２４を加工す
る際のマスクとなるシリコン酸化膜（キャップ酸化膜）
２５が形成される。また、ポリシリコン膜２４の側壁に
は、例えば、シリコン窒化膜（側壁絶縁膜）２６が形成
される。
ン酸化膜（ゲート絶縁膜）２３及び不純物を含むポリシ
リコン膜（ゲート電極）２４が形成される。ポリシリコ
ン膜２４上には、例えば、ポリシリコン膜２４を加工す
る際のマスクとなるシリコン酸化膜（キャップ酸化膜）
２５が形成される。また、ポリシリコン膜２４の側壁に
は、例えば、シリコン窒化膜（側壁絶縁膜）２６が形成
される。
【０１２６】ｎ型ウェル領域１３内には、ｐ型ソース／
ドレイン領域２７及びこのソース／ドレイン領域２７よ
りも低濃度のｐ型エクステンション領域２８が形成され
る。即ち、ソース／ドレイン領域２７は、ポリシリコン
膜２４の両側のｎ型ウェル領域１３内に形成され、ｐ型
エクステンション領域２８は、シリコン窒化膜２６の直
下のｎ型ウェル領域１３内に形成される。
ドレイン領域２７及びこのソース／ドレイン領域２７よ
りも低濃度のｐ型エクステンション領域２８が形成され
る。即ち、ソース／ドレイン領域２７は、ポリシリコン
膜２４の両側のｎ型ウェル領域１３内に形成され、ｐ型
エクステンション領域２８は、シリコン窒化膜２６の直
下のｎ型ウェル領域１３内に形成される。
【０１２７】シリコン基板１１（ソース／ドレイン領域
２７）上には、エピタキシャル層２９が選択的に形成さ
れる。エピタキシャル層２９は、シリコン基板１１（ソ
ース／ドレイン領域２７）と同様に、単結晶シリコンか
ら構成され、かつ、ｐ型の不純物を含んでいるため、ソ
ース／ドレイン領域２７の一部となっている。
２７）上には、エピタキシャル層２９が選択的に形成さ
れる。エピタキシャル層２９は、シリコン基板１１（ソ
ース／ドレイン領域２７）と同様に、単結晶シリコンか
ら構成され、かつ、ｐ型の不純物を含んでいるため、ソ
ース／ドレイン領域２７の一部となっている。
【０１２８】エピタキシャル層（ソース／ドレイン領
域）２９上には、高融点金属シリサイド層（タングステ
ンシリサイド層、チタンシリサイド層など）３０が形成
される。本例では、高融点金属シリサイド層３０は、ポ
リシリコン膜（ゲート電極）２４上に形成されていない
が、シリコン酸化膜（キャップ酸化膜）２５を除去し、
ポリシリコン膜２４上に形成してもよい。
域）２９上には、高融点金属シリサイド層（タングステ
ンシリサイド層、チタンシリサイド層など）３０が形成
される。本例では、高融点金属シリサイド層３０は、ポ
リシリコン膜（ゲート電極）２４上に形成されていない
が、シリコン酸化膜（キャップ酸化膜）２５を除去し、
ポリシリコン膜２４上に形成してもよい。
【０１２９】素子分離絶縁膜１４上には、ストッパ絶縁
膜３５が形成される。ストッパ絶縁膜３５は、シリコン
基板１１上から見た場合に、例えば、素子分離絶縁膜１
４と同じサイズ及び同じパターンを有している。
膜３５が形成される。ストッパ絶縁膜３５は、シリコン
基板１１上から見た場合に、例えば、素子分離絶縁膜１
４と同じサイズ及び同じパターンを有している。
【０１３０】また、ストッパ絶縁膜３５は、選択エピタ
キシャル成長時におけるエピタキシャル層２１，２９の
横方向の成長をストップさせるものである。よって、シ
リコン基板１１の表面からストッパ絶縁膜３５の上面ま
での高さは、シリコン基板１１の表面から高融点金属シ
リサイド層２２，３０の上面までの高さと同じか又はそ
れよりも高くなっている。
キシャル成長時におけるエピタキシャル層２１，２９の
横方向の成長をストップさせるものである。よって、シ
リコン基板１１の表面からストッパ絶縁膜３５の上面ま
での高さは、シリコン基板１１の表面から高融点金属シ
リサイド層２２，３０の上面までの高さと同じか又はそ
れよりも高くなっている。
【０１３１】上記構成の半導体装置によれば、素子分離
絶縁膜１４上にストッパ絶縁膜３５が配置されているた
め、エピタキシャル層２１とエピタキシャル層２９が素
子分離領域１４上において互いに接触することがない。
また、エピタキシャル層２１とエピタキシャル層２９
は、ストッパ絶縁膜３５の幅だけ互いに離れることにな
るため、ストッパ絶縁膜３５の幅を特性上要求される最
小の素子分離幅ａに設定しておけば、素子分離特性が悪
化することもない。
絶縁膜１４上にストッパ絶縁膜３５が配置されているた
め、エピタキシャル層２１とエピタキシャル層２９が素
子分離領域１４上において互いに接触することがない。
また、エピタキシャル層２１とエピタキシャル層２９
は、ストッパ絶縁膜３５の幅だけ互いに離れることにな
るため、ストッパ絶縁膜３５の幅を特性上要求される最
小の素子分離幅ａに設定しておけば、素子分離特性が悪
化することもない。
【０１３２】次に、上述の第１実施の形態の半導体装置
の製造方法を説明する。
の製造方法を説明する。
【０１３３】まず、図２に示すように、単結晶シリコン
基板１１内にＳＴＩ構造の素子分離絶縁膜１４を形成す
る。また、シリコン基板１１内にｐ型ウェル領域１２及
びｎ型ウェル領域１３を形成し、素子分離絶縁膜１４に
取り囲まれた素子領域上にシリコン酸化膜（ゲート酸化
膜）１５，２３を形成する。
基板１１内にＳＴＩ構造の素子分離絶縁膜１４を形成す
る。また、シリコン基板１１内にｐ型ウェル領域１２及
びｎ型ウェル領域１３を形成し、素子分離絶縁膜１４に
取り囲まれた素子領域上にシリコン酸化膜（ゲート酸化
膜）１５，２３を形成する。
【０１３４】また、従来と同様にして、ｐ型ウェル領域
１２上には、ポリシリコン膜（ゲート電極）１６、シリ
コン酸化膜（キャップ酸化膜）１７及びシリコン窒化膜
（側壁絶縁膜）１８を形成し、ｐ型ウェル領域１２内に
は、浅くかつ低濃度のｎ型不純物領域、即ち、ｎ型エク
ステンション領域２０を形成する。
１２上には、ポリシリコン膜（ゲート電極）１６、シリ
コン酸化膜（キャップ酸化膜）１７及びシリコン窒化膜
（側壁絶縁膜）１８を形成し、ｐ型ウェル領域１２内に
は、浅くかつ低濃度のｎ型不純物領域、即ち、ｎ型エク
ステンション領域２０を形成する。
【０１３５】また、ｎ型ウェル領域１３上には、ポリシ
リコン膜（ゲート電極）２４、シリコン酸化膜（キャッ
プ酸化膜）２５及びシリコン窒化膜（側壁絶縁膜）２６
を形成し、ｎ型ウェル領域１３内には、浅くかつ低濃度
のｐ型不純物領域、即ち、ｐ型エクステンション領域２
８を形成する。
リコン膜（ゲート電極）２４、シリコン酸化膜（キャッ
プ酸化膜）２５及びシリコン窒化膜（側壁絶縁膜）２６
を形成し、ｎ型ウェル領域１３内には、浅くかつ低濃度
のｐ型不純物領域、即ち、ｐ型エクステンション領域２
８を形成する。
【０１３６】この後、例えば、ＣＶＤ法により、シリコ
ン基板１１上の全体にストッパ絶縁膜３５を形成する。
ストッパ絶縁膜３５は、絶縁性を有する材料であればど
のようなものから構成してもよいが、例えば、シリコン
窒化膜、シリコン酸化膜などが現実的である。
ン基板１１上の全体にストッパ絶縁膜３５を形成する。
ストッパ絶縁膜３５は、絶縁性を有する材料であればど
のようなものから構成してもよいが、例えば、シリコン
窒化膜、シリコン酸化膜などが現実的である。
【０１３７】また、ＰＥＰ（写真蝕刻工程）を行い、素
子分離絶縁膜１４上のストッパ絶縁膜３５上に、素子分
離絶縁膜１４と同じパターン及び同じサイズのレジスト
膜３６を形成する。レジスト膜３６を形成するに当たっ
ては、例えば、シリコン基板１１にＳＴＩのためのトレ
ンチを形成するために用いたマスク（レチクル）のパタ
ーンを利用することができる。
子分離絶縁膜１４上のストッパ絶縁膜３５上に、素子分
離絶縁膜１４と同じパターン及び同じサイズのレジスト
膜３６を形成する。レジスト膜３６を形成するに当たっ
ては、例えば、シリコン基板１１にＳＴＩのためのトレ
ンチを形成するために用いたマスク（レチクル）のパタ
ーンを利用することができる。
【０１３８】このレジスト膜３６をマスクにして、ＲＩ
Ｅにより、ストッパ絶縁膜３５をエッチングし、素子分
離絶縁膜１４上に、素子分離絶縁膜１４と同じパターン
及び同じサイズのストッパ絶縁膜３５を形成する。この
後、レジスト膜３６は、剥離される。
Ｅにより、ストッパ絶縁膜３５をエッチングし、素子分
離絶縁膜１４上に、素子分離絶縁膜１４と同じパターン
及び同じサイズのストッパ絶縁膜３５を形成する。この
後、レジスト膜３６は、剥離される。
【０１３９】なお、本例では、素子分離絶縁膜１４の幅
及びストッパ絶縁膜３５の幅が、それぞれ特性上要求さ
れる最小の素子分離幅ａとなっている。
及びストッパ絶縁膜３５の幅が、それぞれ特性上要求さ
れる最小の素子分離幅ａとなっている。
【０１４０】次に、図３に示すように、ポリシリコン膜
１６，２４の両側に存在するシリコン酸化膜１５，２３
を除去し、シリコン基板１１、即ち、ｎ型エクステンシ
ョン領域２０及びｐ型エクステンション領域２８を露出
させる。
１６，２４の両側に存在するシリコン酸化膜１５，２３
を除去し、シリコン基板１１、即ち、ｎ型エクステンシ
ョン領域２０及びｐ型エクステンション領域２８を露出
させる。
【０１４１】次に、図４に示すように、選択エピタキシ
ャル成長により、剥き出しになったｎ型エクステンショ
ン領域２０（シリコン基板１１）上にエピタキシャル層
（単結晶シリコン層）２１を選択的に形成すると共に、
剥き出しになったｐ型エクステンション領域２８（シリ
コン基板１１）上にエピタキシャル層（単結晶シリコン
層）２９を選択的に形成する。
ャル成長により、剥き出しになったｎ型エクステンショ
ン領域２０（シリコン基板１１）上にエピタキシャル層
（単結晶シリコン層）２１を選択的に形成すると共に、
剥き出しになったｐ型エクステンション領域２８（シリ
コン基板１１）上にエピタキシャル層（単結晶シリコン
層）２９を選択的に形成する。
【０１４２】本例では、ポリシリコン膜１６，２４上に
はシリコン酸化膜１７，２５が存在するため、ポリシリ
コン膜１６，２４上にエピタキシャル層は成長しない。
しかし、シリコン酸化膜１７，２５を予め除去しておく
場合には、選択エピタキシャル成長時、ポリシリコン膜
１６，２４上にはポリシリコンエピタキシャル層が成長
する。
はシリコン酸化膜１７，２５が存在するため、ポリシリ
コン膜１６，２４上にエピタキシャル層は成長しない。
しかし、シリコン酸化膜１７，２５を予め除去しておく
場合には、選択エピタキシャル成長時、ポリシリコン膜
１６，２４上にはポリシリコンエピタキシャル層が成長
する。
【０１４３】また、エピタキシャル層２１，２９の高さ
（厚さ）ｔ２は、シリコン基板１１の表面からストッパ
絶縁膜３５の上面までの高さｔ１、即ち、素子分離絶縁
膜１４の表面とシリコン基板１１の表面が実質的に等し
い場合にはストッパ絶縁膜３５の高さと同じか又はそれ
よりも低くなるように調整される。
（厚さ）ｔ２は、シリコン基板１１の表面からストッパ
絶縁膜３５の上面までの高さｔ１、即ち、素子分離絶縁
膜１４の表面とシリコン基板１１の表面が実質的に等し
い場合にはストッパ絶縁膜３５の高さと同じか又はそれ
よりも低くなるように調整される。
【０１４４】これにより、互いに隣接する２つの素子
（ＭＯＳＦＥＴ）において、特性上要求される最小の素
子分離幅ａが確保される。
（ＭＯＳＦＥＴ）において、特性上要求される最小の素
子分離幅ａが確保される。
【０１４５】次に、図５に示すように、イオン注入法を
用いて、ポリシリコン膜１６及びシリコン窒化膜１８を
マスクにして、セルフアラインにより、ｐ型ウェル領域
１２内及びエピタキシャル層２１内にｎ型不純物をイオ
ン注入する。また、イオン注入法を用いて、ポリシリコ
ン膜２４及びシリコン窒化膜２６をマスクにして、セル
フアラインにより、ｎ型ウェル領域１３内及びエピタキ
シャル層２９内にｐ型不純物をイオン注入する。
用いて、ポリシリコン膜１６及びシリコン窒化膜１８を
マスクにして、セルフアラインにより、ｐ型ウェル領域
１２内及びエピタキシャル層２１内にｎ型不純物をイオ
ン注入する。また、イオン注入法を用いて、ポリシリコ
ン膜２４及びシリコン窒化膜２６をマスクにして、セル
フアラインにより、ｎ型ウェル領域１３内及びエピタキ
シャル層２９内にｐ型不純物をイオン注入する。
【０１４６】その結果、ｐ型ウェル領域１２内及びエピ
タキシャル層２１内には、ｎ型エクステンション領域２
０よりも深くかつ高濃度の不純物領域、即ち、ｎ型ソー
ス／ドレイン領域１９が形成され、ｎ型ウェル領域１３
内及びエピタキシャル層２９内には、ｐ型エクステンシ
ョン領域２８よりも深くかつ高濃度の不純物領域、即
ち、ｐ型ソース／ドレイン領域２７が形成される。
タキシャル層２１内には、ｎ型エクステンション領域２
０よりも深くかつ高濃度の不純物領域、即ち、ｎ型ソー
ス／ドレイン領域１９が形成され、ｎ型ウェル領域１３
内及びエピタキシャル層２９内には、ｐ型エクステンシ
ョン領域２８よりも深くかつ高濃度の不純物領域、即
ち、ｐ型ソース／ドレイン領域２７が形成される。
【０１４７】また、例えば、ＣＶＤ法により、エピタキ
シャル層２１，２９上を含むシリコン基板１１の全面上
に高融点金属膜（タングステン、チタンなど）を形成す
る。この後、アニール（熱工程）を行うと、エピタキシ
ャル層２１，２９内のシリコンと高融点金属膜が化学反
応し、エピタキシャル層２１，２９の上部に高融点金属
シリサイド層２２，３０が形成される。
シャル層２１，２９上を含むシリコン基板１１の全面上
に高融点金属膜（タングステン、チタンなど）を形成す
る。この後、アニール（熱工程）を行うと、エピタキシ
ャル層２１，２９内のシリコンと高融点金属膜が化学反
応し、エピタキシャル層２１，２９の上部に高融点金属
シリサイド層２２，３０が形成される。
【０１４８】この後、未反応の高融点金属膜が除去され
る。
る。
【０１４９】ここで、ポリシリコン膜（ゲート電極）１
６，２４上のシリコン酸化膜１７，２５を予め除去して
おく場合には、アニール時に、ポリシリコン膜１６，２
４と高融点金属膜が化学反応し、ポリシリコン膜１６，
２４の上部にも高融点金属シリサイド層が形成される。
６，２４上のシリコン酸化膜１７，２５を予め除去して
おく場合には、アニール時に、ポリシリコン膜１６，２
４と高融点金属膜が化学反応し、ポリシリコン膜１６，
２４の上部にも高融点金属シリサイド層が形成される。
【０１５０】以上の工程により、ＣＭＯＳ集積回路を構
成するエレベーテッド・ソース／ドレイン構造を有する
ＭＯＳＦＥＴが完成する。
成するエレベーテッド・ソース／ドレイン構造を有する
ＭＯＳＦＥＴが完成する。
【０１５１】図６は、本発明の第２実施の形態に関わる
半導体装置を示している。
半導体装置を示している。
【０１５２】この半導体装置は、ＣＭＯＳ集積回路を構
成するエレベーテッド・ソース／ドレイン構造を有する
ＭＯＳＦＥＴに関する。
成するエレベーテッド・ソース／ドレイン構造を有する
ＭＯＳＦＥＴに関する。
【０１５３】本実施の形態に関わる半導体装置は、上述
の第１実施の形態に関わる半導体装置と比較すると、素
子分離絶縁膜１４上のストッパ絶縁膜３５及びエピタキ
シャル層２１，２９の構成が異なっている。即ち、この
他の点については、上述の第１実施の形態の半導体装置
と同じになっている。
の第１実施の形態に関わる半導体装置と比較すると、素
子分離絶縁膜１４上のストッパ絶縁膜３５及びエピタキ
シャル層２１，２９の構成が異なっている。即ち、この
他の点については、上述の第１実施の形態の半導体装置
と同じになっている。
【０１５４】以下、本実施の形態の半導体装置につい
て、上述の第１実施の形態に関わる半導体装置と異なる
部分及びこれに関連する部分を説明する。
て、上述の第１実施の形態に関わる半導体装置と異なる
部分及びこれに関連する部分を説明する。
【０１５５】素子分離絶縁膜１４上には、ストッパ絶縁
膜３５が形成される。ストッパ絶縁膜３５の幅は、シリ
コン基板１１上から見た場合に、例えば、素子分離絶縁
膜１４の幅よりも狭くなっている。即ち、ストッパ絶縁
膜３５の幅は、特性上要求される最小の素子分離幅ａと
なっており、素子分離絶縁膜１４の幅は、特性上要求さ
れる最小の素子分離幅ａよりも広くなっている。
膜３５が形成される。ストッパ絶縁膜３５の幅は、シリ
コン基板１１上から見た場合に、例えば、素子分離絶縁
膜１４の幅よりも狭くなっている。即ち、ストッパ絶縁
膜３５の幅は、特性上要求される最小の素子分離幅ａと
なっており、素子分離絶縁膜１４の幅は、特性上要求さ
れる最小の素子分離幅ａよりも広くなっている。
【０１５６】また、シリコン基板１１の表面からストッ
パ絶縁膜３５の上面までの高さは、シリコン基板１１の
表面から高融点金属シリサイド層２２，３０の上面まで
の高さと同じか又はそれよりも高くなっている。よっ
て、ストッパ絶縁膜３５は、選択エピタキシャル成長時
におけるエピタキシャル層２１，２９の横方向の成長を
ストップさせる。
パ絶縁膜３５の上面までの高さは、シリコン基板１１の
表面から高融点金属シリサイド層２２，３０の上面まで
の高さと同じか又はそれよりも高くなっている。よっ
て、ストッパ絶縁膜３５は、選択エピタキシャル成長時
におけるエピタキシャル層２１，２９の横方向の成長を
ストップさせる。
【０１５７】エピタキシャル層（ソース／ドレイン領
域）２１，２９は、素子分離絶縁膜１４上にも形成され
る。即ち、ソース／ドレイン領域に対するコンタクト領
域は、エピタキシャル層２１，２９上に設けられるた
め、コンタクト領域とは無関係に、ソース／ドレイン領
域１９，２７とウェル領域１２，１３の接合面積を小さ
くすることができる。
域）２１，２９は、素子分離絶縁膜１４上にも形成され
る。即ち、ソース／ドレイン領域に対するコンタクト領
域は、エピタキシャル層２１，２９上に設けられるた
め、コンタクト領域とは無関係に、ソース／ドレイン領
域１９，２７とウェル領域１２，１３の接合面積を小さ
くすることができる。
【０１５８】上記構成の半導体装置においても、素子分
離絶縁膜１４上にストッパ絶縁膜３５が配置されている
ため、エピタキシャル層２１とエピタキシャル層２９が
素子分離領域１４上において互いに接触することがな
い。また、エピタキシャル層２１とエピタキシャル層２
９は、ストッパ絶縁膜３５の幅だけ互いに離れることに
なるため、ストッパ絶縁膜３５の幅を特性上要求される
最小の素子分離幅ａに設定しておけば、素子分離特性が
悪化することもない。
離絶縁膜１４上にストッパ絶縁膜３５が配置されている
ため、エピタキシャル層２１とエピタキシャル層２９が
素子分離領域１４上において互いに接触することがな
い。また、エピタキシャル層２１とエピタキシャル層２
９は、ストッパ絶縁膜３５の幅だけ互いに離れることに
なるため、ストッパ絶縁膜３５の幅を特性上要求される
最小の素子分離幅ａに設定しておけば、素子分離特性が
悪化することもない。
【０１５９】次に、上述の第２実施の形態の半導体装置
の製造方法を説明する。
の製造方法を説明する。
【０１６０】まず、図７に示すように、単結晶シリコン
基板１１内にＳＴＩ構造の素子分離絶縁膜１４を形成す
る。また、シリコン基板１１内にｐ型ウェル領域１２及
びｎ型ウェル領域１３を形成し、素子分離絶縁膜１４に
取り囲まれた素子領域上にシリコン酸化膜（ゲート酸化
膜）１５，２３を形成する。
基板１１内にＳＴＩ構造の素子分離絶縁膜１４を形成す
る。また、シリコン基板１１内にｐ型ウェル領域１２及
びｎ型ウェル領域１３を形成し、素子分離絶縁膜１４に
取り囲まれた素子領域上にシリコン酸化膜（ゲート酸化
膜）１５，２３を形成する。
【０１６１】また、従来と同様にして、ｐ型ウェル領域
１２上には、ポリシリコン膜（ゲート電極）１６、シリ
コン酸化膜（キャップ酸化膜）１７及びシリコン窒化膜
（側壁絶縁膜）１８を形成し、ｐ型ウェル領域１２内に
は、浅くかつ低濃度のｎ型不純物領域、即ち、ｎ型エク
ステンション領域２０を形成する。
１２上には、ポリシリコン膜（ゲート電極）１６、シリ
コン酸化膜（キャップ酸化膜）１７及びシリコン窒化膜
（側壁絶縁膜）１８を形成し、ｐ型ウェル領域１２内に
は、浅くかつ低濃度のｎ型不純物領域、即ち、ｎ型エク
ステンション領域２０を形成する。
【０１６２】また、ｎ型ウェル領域１３上には、ポリシ
リコン膜（ゲート電極）２４、シリコン酸化膜（キャッ
プ酸化膜）２５及びシリコン窒化膜（側壁絶縁膜）２６
を形成し、ｎ型ウェル領域１３内には、浅くかつ低濃度
のｐ型不純物領域、即ち、ｐ型エクステンション領域２
８を形成する。
リコン膜（ゲート電極）２４、シリコン酸化膜（キャッ
プ酸化膜）２５及びシリコン窒化膜（側壁絶縁膜）２６
を形成し、ｎ型ウェル領域１３内には、浅くかつ低濃度
のｐ型不純物領域、即ち、ｐ型エクステンション領域２
８を形成する。
【０１６３】この後、例えば、ＣＶＤ法により、シリコ
ン基板１１上の全体にストッパ絶縁膜３５を形成する。
ストッパ絶縁膜３５は、絶縁性を有する材料であればど
のようなものから構成してもよいが、例えば、シリコン
窒化膜、シリコン酸化膜などが現実的である。
ン基板１１上の全体にストッパ絶縁膜３５を形成する。
ストッパ絶縁膜３５は、絶縁性を有する材料であればど
のようなものから構成してもよいが、例えば、シリコン
窒化膜、シリコン酸化膜などが現実的である。
【０１６４】また、ＰＥＰ（写真蝕刻工程）を行い、素
子分離絶縁膜１４上のストッパ絶縁膜３５上に、素子分
離絶縁膜１４の幅Ｗよりも狭い幅ａを有するレジスト膜
３６を形成する。このレジスト膜３６をマスクにして、
ＲＩＥにより、ストッパ絶縁膜３５をエッチングし、素
子分離絶縁膜１４上に、素子分離絶縁膜１４の幅Ｗより
も狭い幅を有するストッパ絶縁膜３５を形成する。この
後、レジスト膜３６は、剥離される。
子分離絶縁膜１４上のストッパ絶縁膜３５上に、素子分
離絶縁膜１４の幅Ｗよりも狭い幅ａを有するレジスト膜
３６を形成する。このレジスト膜３６をマスクにして、
ＲＩＥにより、ストッパ絶縁膜３５をエッチングし、素
子分離絶縁膜１４上に、素子分離絶縁膜１４の幅Ｗより
も狭い幅を有するストッパ絶縁膜３５を形成する。この
後、レジスト膜３６は、剥離される。
【０１６５】なお、本例では、ストッパ絶縁膜３５の幅
が特性上要求される最小の素子分離幅ａとなっている。
が特性上要求される最小の素子分離幅ａとなっている。
【０１６６】次に、図８に示すように、ポリシリコン膜
１６，２４の両側に存在するシリコン酸化膜１５，２３
を除去し、シリコン基板１１、即ち、ｎ型エクステンシ
ョン領域２０及びｐ型エクステンション領域２８を露出
させる。
１６，２４の両側に存在するシリコン酸化膜１５，２３
を除去し、シリコン基板１１、即ち、ｎ型エクステンシ
ョン領域２０及びｐ型エクステンション領域２８を露出
させる。
【０１６７】次に、図９に示すように、選択エピタキシ
ャル成長により、剥き出しになったｎ型エクステンショ
ン領域２０（シリコン基板１１）上にエピタキシャル層
（単結晶シリコン層）２１を選択的に形成すると共に、
剥き出しになったｐ型エクステンション領域２８（シリ
コン基板１１）上にエピタキシャル層（単結晶シリコン
層）２９を選択的に形成する。
ャル成長により、剥き出しになったｎ型エクステンショ
ン領域２０（シリコン基板１１）上にエピタキシャル層
（単結晶シリコン層）２１を選択的に形成すると共に、
剥き出しになったｐ型エクステンション領域２８（シリ
コン基板１１）上にエピタキシャル層（単結晶シリコン
層）２９を選択的に形成する。
【０１６８】選択エピタキシャル成長時、エピタキシャ
ル層２１，２９は、等方的、即ち、縦方向及び横方向に
成長するため、エピタキシャル層２１，２９は、素子分
離絶縁膜１４上にも形成されることになる。
ル層２１，２９は、等方的、即ち、縦方向及び横方向に
成長するため、エピタキシャル層２１，２９は、素子分
離絶縁膜１４上にも形成されることになる。
【０１６９】しかし、エピタキシャル層２１，２９の間
にはストッパ絶縁膜３５が存在する。よって、互いに隣
接する２つの素子（ＭＯＳＦＥＴ）に関しては、特性上
要求される最小の素子分離幅ａが確保される。
にはストッパ絶縁膜３５が存在する。よって、互いに隣
接する２つの素子（ＭＯＳＦＥＴ）に関しては、特性上
要求される最小の素子分離幅ａが確保される。
【０１７０】次に、図１０に示すように、イオン注入法
を用いて、ポリシリコン膜１６及びシリコン窒化膜１８
をマスクにして、セルフアラインにより、ｐ型ウェル領
域１２内及びエピタキシャル層２１内にｎ型不純物をイ
オン注入する。また、イオン注入法を用いて、ポリシリ
コン膜２４及びシリコン窒化膜２６をマスクにして、セ
ルフアラインにより、ｎ型ウェル領域１３内及びエピタ
キシャル層２９内にｐ型不純物をイオン注入する。
を用いて、ポリシリコン膜１６及びシリコン窒化膜１８
をマスクにして、セルフアラインにより、ｐ型ウェル領
域１２内及びエピタキシャル層２１内にｎ型不純物をイ
オン注入する。また、イオン注入法を用いて、ポリシリ
コン膜２４及びシリコン窒化膜２６をマスクにして、セ
ルフアラインにより、ｎ型ウェル領域１３内及びエピタ
キシャル層２９内にｐ型不純物をイオン注入する。
【０１７１】その結果、ｐ型ウェル領域１２内及びエピ
タキシャル層２１内には、ｎ型エクステンション領域２
０よりも深くかつ高濃度の不純物領域、即ち、ｎ型ソー
ス／ドレイン領域１９が形成され、ｎ型ウェル領域１３
内及びエピタキシャル層２９内には、ｐ型エクステンシ
ョン領域２８よりも深くかつ高濃度の不純物領域、即
ち、ｐ型ソース／ドレイン領域２７が形成される。
タキシャル層２１内には、ｎ型エクステンション領域２
０よりも深くかつ高濃度の不純物領域、即ち、ｎ型ソー
ス／ドレイン領域１９が形成され、ｎ型ウェル領域１３
内及びエピタキシャル層２９内には、ｐ型エクステンシ
ョン領域２８よりも深くかつ高濃度の不純物領域、即
ち、ｐ型ソース／ドレイン領域２７が形成される。
【０１７２】また、例えば、ＣＶＤ法により、エピタキ
シャル層２１，２９上を含むシリコン基板１１の全面上
に高融点金属膜（タングステン、チタンなど）を形成す
る。この後、アニール（熱工程）を行うと、エピタキシ
ャル層２１，２９内のシリコンと高融点金属膜が化学反
応し、エピタキシャル層２１，２９の上部に高融点金属
シリサイド層２２，３０が形成される。
シャル層２１，２９上を含むシリコン基板１１の全面上
に高融点金属膜（タングステン、チタンなど）を形成す
る。この後、アニール（熱工程）を行うと、エピタキシ
ャル層２１，２９内のシリコンと高融点金属膜が化学反
応し、エピタキシャル層２１，２９の上部に高融点金属
シリサイド層２２，３０が形成される。
【０１７３】この後、未反応の高融点金属膜が除去され
る。
る。
【０１７４】なお、ポリシリコン膜（ゲート電極）１
６，２４上のシリコン酸化膜１７，２５を予め除去して
おき、アニール時に、ポリシリコン膜１６，２４の上部
に高融点金属シリサイド層を形成してもよい。
６，２４上のシリコン酸化膜１７，２５を予め除去して
おき、アニール時に、ポリシリコン膜１６，２４の上部
に高融点金属シリサイド層を形成してもよい。
【０１７５】以上の工程により、ＣＭＯＳ集積回路を構
成するエレベーテッド・ソース／ドレイン構造を有する
ＭＯＳＦＥＴが完成する。
成するエレベーテッド・ソース／ドレイン構造を有する
ＭＯＳＦＥＴが完成する。
【０１７６】次に、上述の第２実施の形態における半導
体装置において、エピタキシャル層の厚さとエピタキシ
ャル層の横方向の成長をストップさせるストッパ絶縁膜
の高さの関係について検討する。
体装置において、エピタキシャル層の厚さとエピタキシ
ャル層の横方向の成長をストップさせるストッパ絶縁膜
の高さの関係について検討する。
【０１７７】まず、ストッパ絶縁膜３５の幅が素子分離
絶縁膜１４の幅よりも狭く、素子分離絶縁膜１４のエッ
ジ部（シリコン基板１１と素子分離絶縁膜１４の境界）
からストッパ絶縁膜３５のエッジ部までの幅は、Ｘとす
る。
絶縁膜１４の幅よりも狭く、素子分離絶縁膜１４のエッ
ジ部（シリコン基板１１と素子分離絶縁膜１４の境界）
からストッパ絶縁膜３５のエッジ部までの幅は、Ｘとす
る。
【０１７８】また、シリコン基板１１の表面からストッ
パ絶縁膜３５の上面までの高さをＨとする。本例では、
シリコン基板１１の表面と素子分離絶縁膜１４の上面
は、互いに一致しているものと仮定する。よって、シリ
コン基板１１の表面からストッパ絶縁膜３５の上面まで
の高さＨは、ストッパ絶縁膜３５の高さとなる。
パ絶縁膜３５の上面までの高さをＨとする。本例では、
シリコン基板１１の表面と素子分離絶縁膜１４の上面
は、互いに一致しているものと仮定する。よって、シリ
コン基板１１の表面からストッパ絶縁膜３５の上面まで
の高さＨは、ストッパ絶縁膜３５の高さとなる。
【０１７９】このような条件の下で、エピタキシャル層
２１の厚さＴは、最大、どの位に設定できるかについて
検討する。
２１の厚さＴは、最大、どの位に設定できるかについて
検討する。
【０１８０】エピタキシャル層２１の横方向における先
端部に注目する。
端部に注目する。
【０１８１】まず、図１１及び図１２に示すように、エ
ピタキシャル成長が等方的に進行するものとすると、エ
ピタキシャル層２１の横方向における先端部は、エピタ
キシャル層２１の厚さが増えるに従ってストッパ絶縁膜
３５に近づいていき、エピタキシャル層２１の膜厚がＸ
になった時点で、ストッパ絶縁膜３５の根元（下面のエ
ッジ）に到達する。
ピタキシャル成長が等方的に進行するものとすると、エ
ピタキシャル層２１の横方向における先端部は、エピタ
キシャル層２１の厚さが増えるに従ってストッパ絶縁膜
３５に近づいていき、エピタキシャル層２１の膜厚がＸ
になった時点で、ストッパ絶縁膜３５の根元（下面のエ
ッジ）に到達する。
【０１８２】エピタキシャル層２１の先端部がストッパ
絶縁膜３５の根元に到達すると、ここからは、エピタキ
シャル層２１は、横方向に成長することができない。よ
って、エピタキシャル層２１の先端部は、ストッパ絶縁
膜３５の側壁に沿って縦方向に成長する。
絶縁膜３５の根元に到達すると、ここからは、エピタキ
シャル層２１は、横方向に成長することができない。よ
って、エピタキシャル層２１の先端部は、ストッパ絶縁
膜３５の側壁に沿って縦方向に成長する。
【０１８３】エピタキシャル層２１の成長は等方的であ
るため、図１３に示すように、エピタキシャル層２１の
厚さＴが、Ｔ’（＞Ｘ）になった時点では、エピタキシ
ャル層２１の先端は、ストッパ絶縁膜３５の根元から
（Ｔ’−Ｘ）だけ這い上がっている。
るため、図１３に示すように、エピタキシャル層２１の
厚さＴが、Ｔ’（＞Ｘ）になった時点では、エピタキシ
ャル層２１の先端は、ストッパ絶縁膜３５の根元から
（Ｔ’−Ｘ）だけ這い上がっている。
【０１８４】従って、エピタキシャル層２１がストッパ
絶縁膜３５を乗り越えないためには、（Ｔ’−Ｘ）≦
Ｈ、即ち、エピタキシャル層２１の厚さＴは、 Ｔ ＝ Ｔ’≦（Ｈ＋Ｘ） …（１） なる条件を満たす必要がある。
絶縁膜３５を乗り越えないためには、（Ｔ’−Ｘ）≦
Ｈ、即ち、エピタキシャル層２１の厚さＴは、 Ｔ ＝ Ｔ’≦（Ｈ＋Ｘ） …（１） なる条件を満たす必要がある。
【０１８５】なお、上述の第１実施の形態では、Ｘ＝０
であるから、上記（１）式より、Ｔ＝ Ｔ’≦ Ｈとな
る。つまり、ストッパ絶縁膜３５の高さは、エピタキシ
ャル層２１の厚さと同じか又はそれよりも高くなってい
る。
であるから、上記（１）式より、Ｔ＝ Ｔ’≦ Ｈとな
る。つまり、ストッパ絶縁膜３５の高さは、エピタキシ
ャル層２１の厚さと同じか又はそれよりも高くなってい
る。
【０１８６】次に、選択エピタキシャル成長におけるエ
ピタキシャル層の成膜速度について検討する。
ピタキシャル層の成膜速度について検討する。
【０１８７】エピタキシャル層の成膜速度は、従来の技
術においても説明したように、下地の種類や大きさなど
により変化する。このような成膜速度のばらつきに対し
ては、一般に、成膜速度の最も遅い箇所において十分な
厚さが得られるような条件でエピタキシャル層を形成す
ることで対処している。
術においても説明したように、下地の種類や大きさなど
により変化する。このような成膜速度のばらつきに対し
ては、一般に、成膜速度の最も遅い箇所において十分な
厚さが得られるような条件でエピタキシャル層を形成す
ることで対処している。
【０１８８】ここで、エピタキシャル層の成長が最も遅
い箇所での成膜速度をＥｒ’とし、エピタキシャル層の
成長が最も速い箇所での成膜速度をＥｒ”とする。ま
た、成膜時間をｔｅ、エピタキシャル層の成長が最も遅
い箇所でのエピタキシャル層の厚さをＴｍ（設定値）と
すると、エピタキシャル層の成長が最も遅い箇所におい
て、 Ｅｒ’×ｔｅ ＝ Ｔｍ …（２） となればよいことになる。
い箇所での成膜速度をＥｒ’とし、エピタキシャル層の
成長が最も速い箇所での成膜速度をＥｒ”とする。ま
た、成膜時間をｔｅ、エピタキシャル層の成長が最も遅
い箇所でのエピタキシャル層の厚さをＴｍ（設定値）と
すると、エピタキシャル層の成長が最も遅い箇所におい
て、 Ｅｒ’×ｔｅ ＝ Ｔｍ …（２） となればよいことになる。
【０１８９】一方、エピタキシャル層の成長が最も速い
箇所においては、エピタキシャル層の厚さは、 Ｔ” ＝ Ｅｒ”×ｔｅ ＝ （Ｅｒ”／Ｅｒ’）×Ｔｍ …（３） となる。
箇所においては、エピタキシャル層の厚さは、 Ｔ” ＝ Ｅｒ”×ｔｅ ＝ （Ｅｒ”／Ｅｒ’）×Ｔｍ …（３） となる。
【０１９０】つまり、上記（１）式より、エピタキシャ
ル層の成長が最も速い箇所でのエピタキシャル層の厚さ
Ｔ”が Ｔ ＝ Ｔ”≦（Ｈ＋Ｘ） …（４） を満たしていればよいことになる。
ル層の成長が最も速い箇所でのエピタキシャル層の厚さ
Ｔ”が Ｔ ＝ Ｔ”≦（Ｈ＋Ｘ） …（４） を満たしていればよいことになる。
【０１９１】従って、上記（３）及び（４）式より、 （Ｅｒ”／Ｅｒ’）×Ｔｍ ≦ （Ｈ＋Ｘ） …（５） なる条件が導かれる。
【０１９２】なお、下地の種類や大きさなどによらず、
エピタキシャル成長の成膜速度がウェハ上で常に一定で
あると仮定した場合、Ｅｒ”＝Ｅｒ’＝Ｅｒ 、 Ｔｍ
＝Ｅｒ×ｔｅとなるため、上記（５）式は、 Ｔｍ ＝ Ｅｒ×ｔｅ ≦ （Ｈ＋Ｘ） …（６） となる。
エピタキシャル成長の成膜速度がウェハ上で常に一定で
あると仮定した場合、Ｅｒ”＝Ｅｒ’＝Ｅｒ 、 Ｔｍ
＝Ｅｒ×ｔｅとなるため、上記（５）式は、 Ｔｍ ＝ Ｅｒ×ｔｅ ≦ （Ｈ＋Ｘ） …（６） となる。
【０１９３】図１４及び図１５は、本発明の第３実施の
形態に関わる半導体装置を示している。図１５は、図１
４のＸＶ−ＸＶ線に沿う断面図である。
形態に関わる半導体装置を示している。図１５は、図１
４のＸＶ−ＸＶ線に沿う断面図である。
【０１９４】この半導体装置は、エレベーテッド・ソー
ス／ドレイン構造を有するＭＯＳＦＥＴに関する。以下
の説明は、ｎチャネル型ＭＯＳＦＥＴについて行うが、
ｐチャネル型ＭＯＳＦＥＴについても当然適用できる。
ス／ドレイン構造を有するＭＯＳＦＥＴに関する。以下
の説明は、ｎチャネル型ＭＯＳＦＥＴについて行うが、
ｐチャネル型ＭＯＳＦＥＴについても当然適用できる。
【０１９５】単結晶シリコン基板１１内には、ＳＴＩ構
造の素子分離絶縁膜１４が形成される。素子分離絶縁膜
１４に取り囲まれた素子領域（シリコン基板１１の表面
部）には、ｐ型ウェル領域１２が形成される。シリコン
基板１１は、ｎ型であっても、又はｐ型であってもよ
い。
造の素子分離絶縁膜１４が形成される。素子分離絶縁膜
１４に取り囲まれた素子領域（シリコン基板１１の表面
部）には、ｐ型ウェル領域１２が形成される。シリコン
基板１１は、ｎ型であっても、又はｐ型であってもよ
い。
【０１９６】シリコン基板１１の表面と素子分離絶縁膜
１４の表面は、概ね一致している。素子分離絶縁膜１４
の表面をシリコン基板１１の表面に概ね一致させれば、
例えば、シリコン基板１１及び素子分離絶縁膜１４に跨
って形成されるゲート電極の加工が容易に行えるためで
ある。
１４の表面は、概ね一致している。素子分離絶縁膜１４
の表面をシリコン基板１１の表面に概ね一致させれば、
例えば、シリコン基板１１及び素子分離絶縁膜１４に跨
って形成されるゲート電極の加工が容易に行えるためで
ある。
【０１９７】ｐ型ウェル領域１２上には、ｎチャネル型
ＭＯＳＦＥＴが形成される。
ＭＯＳＦＥＴが形成される。
【０１９８】即ち、ｐ型ウェル領域１２上には、シリコ
ン酸化膜（ゲート絶縁膜）１５及び不純物を含むポリシ
リコン膜（ゲート電極）１６が形成される。ポリシリコ
ン膜１６上には、例えば、ポリシリコン膜１６を加工す
る際のマスクとなるシリコン酸化膜（キャップ酸化膜）
１７が形成される。また、ポリシリコン膜１６の側壁に
は、例えば、シリコン窒化膜（側壁絶縁膜）１８が形成
される。
ン酸化膜（ゲート絶縁膜）１５及び不純物を含むポリシ
リコン膜（ゲート電極）１６が形成される。ポリシリコ
ン膜１６上には、例えば、ポリシリコン膜１６を加工す
る際のマスクとなるシリコン酸化膜（キャップ酸化膜）
１７が形成される。また、ポリシリコン膜１６の側壁に
は、例えば、シリコン窒化膜（側壁絶縁膜）１８が形成
される。
【０１９９】ポリシリコン膜（ゲート電極）１６は、ラ
インパターンを有し、例えば、素子領域（ｐ型ウェル領
域）上から素子分離絶縁膜１４上まで延びている。ま
た、ポリシリコン膜１６は、素子分離絶縁膜１４上にお
いてコンタクト領域３７を有している。
インパターンを有し、例えば、素子領域（ｐ型ウェル領
域）上から素子分離絶縁膜１４上まで延びている。ま
た、ポリシリコン膜１６は、素子分離絶縁膜１４上にお
いてコンタクト領域３７を有している。
【０２００】ｐ型ウェル領域１２内には、ｎ型ソース／
ドレイン領域１９及びこのソース／ドレイン領域１９よ
りも低濃度のｎ型エクステンション領域２０が形成され
る。即ち、ソース／ドレイン領域１９は、ポリシリコン
膜１６の両側のｐ型ウェル領域１２内に形成され、ｎ型
エクステンション領域２０は、シリコン窒化膜１８の直
下のｐ型ウェル領域１２内に形成される。
ドレイン領域１９及びこのソース／ドレイン領域１９よ
りも低濃度のｎ型エクステンション領域２０が形成され
る。即ち、ソース／ドレイン領域１９は、ポリシリコン
膜１６の両側のｐ型ウェル領域１２内に形成され、ｎ型
エクステンション領域２０は、シリコン窒化膜１８の直
下のｐ型ウェル領域１２内に形成される。
【０２０１】シリコン基板１１（ソース／ドレイン領域
１９）上には、エピタキシャル層２１が選択的に形成さ
れる。エピタキシャル層２１は、ソース／ドレイン領域
１９上に形成されると共に素子分離絶縁膜１４上にも形
成される。エピタキシャル層２１は、シリコン基板１１
（ソース／ドレイン領域１９）と同様に、単結晶シリコ
ンから構成され、かつ、ｎ型の不純物を含んでいるた
め、ソース／ドレイン領域１９の一部となっている。
１９）上には、エピタキシャル層２１が選択的に形成さ
れる。エピタキシャル層２１は、ソース／ドレイン領域
１９上に形成されると共に素子分離絶縁膜１４上にも形
成される。エピタキシャル層２１は、シリコン基板１１
（ソース／ドレイン領域１９）と同様に、単結晶シリコ
ンから構成され、かつ、ｎ型の不純物を含んでいるた
め、ソース／ドレイン領域１９の一部となっている。
【０２０２】素子分離絶縁膜１４上には、ストッパ絶縁
膜３５が形成される。ストッパ絶縁膜３５は、素子領域
を取り囲むように配置される。但し、ストッパ絶縁膜３
５が取り囲む領域の大きさは、素子領域よりも一回り大
きくなっている。例えば、ポリシリコン膜（ゲート電
極）１６が延びる方向においては、ストッパ絶縁膜３５
が取り囲む領域の幅と素子領域の幅は等しくなってい
る。また、ポリシリコン膜１６が延びる方向に垂直な方
向においては、ストッパ絶縁膜３５が取り囲む領域の幅
は素子領域の幅よりも大きくなっている。
膜３５が形成される。ストッパ絶縁膜３５は、素子領域
を取り囲むように配置される。但し、ストッパ絶縁膜３
５が取り囲む領域の大きさは、素子領域よりも一回り大
きくなっている。例えば、ポリシリコン膜（ゲート電
極）１６が延びる方向においては、ストッパ絶縁膜３５
が取り囲む領域の幅と素子領域の幅は等しくなってい
る。また、ポリシリコン膜１６が延びる方向に垂直な方
向においては、ストッパ絶縁膜３５が取り囲む領域の幅
は素子領域の幅よりも大きくなっている。
【０２０３】エピタキシャル層２１は、ストッパ絶縁膜
３５が取り囲む領域内に満たされた状態になっている。
つまり、エピタキシャル層２１は、ストッパ絶縁膜３５
が取り囲む領域の外部に形成されることはない。
３５が取り囲む領域内に満たされた状態になっている。
つまり、エピタキシャル層２１は、ストッパ絶縁膜３５
が取り囲む領域の外部に形成されることはない。
【０２０４】エピタキシャル層（ソース／ドレイン領
域）２１上には、高融点金属シリサイド層（タングステ
ンシリサイド層、チタンシリサイド層など）２２が形成
される。本例では、高融点金属シリサイド層２２は、ポ
リシリコン膜（ゲート電極）１６上に形成されていない
が、シリコン酸化膜（キャップ酸化膜）１７を除去し、
ポリシリコン膜１６上に形成してもよい。
域）２１上には、高融点金属シリサイド層（タングステ
ンシリサイド層、チタンシリサイド層など）２２が形成
される。本例では、高融点金属シリサイド層２２は、ポ
リシリコン膜（ゲート電極）１６上に形成されていない
が、シリコン酸化膜（キャップ酸化膜）１７を除去し、
ポリシリコン膜１６上に形成してもよい。
【０２０５】エピタキシャル層（ソース／ドレイン領
域）２１に対するコンタクト領域３８は、素子分離絶縁
膜１４上のエピタキシャル層２１に設けられている。こ
れにより、コンタクト領域３８の大きさとは無関係に、
ｐ型ウェル領域１２とｎ型ソース／ドレイン領域１９の
接合面積を減らすことができる。
域）２１に対するコンタクト領域３８は、素子分離絶縁
膜１４上のエピタキシャル層２１に設けられている。こ
れにより、コンタクト領域３８の大きさとは無関係に、
ｐ型ウェル領域１２とｎ型ソース／ドレイン領域１９の
接合面積を減らすことができる。
【０２０６】次に、上述の第３実施の形態の半導体装置
の製造方法を説明する。
の製造方法を説明する。
【０２０７】まず、図１６及び図１７に示すように、例
えば、単結晶シリコン基板１１内にＳＴＩ構造の素子分
離絶縁膜１４を形成する。
えば、単結晶シリコン基板１１内にＳＴＩ構造の素子分
離絶縁膜１４を形成する。
【０２０８】次に、図１８及び図１９に示すように、イ
オン注入法により、シリコン基板１１内にｐ型不純物を
イオン注入してｐ型ウェル領域１２を形成する。この
後、例えば、熱酸化法により、素子分離絶縁膜１４に取
り囲まれた素子領域上にシリコン酸化膜（ゲート酸化
膜）１５を形成する。
オン注入法により、シリコン基板１１内にｐ型不純物を
イオン注入してｐ型ウェル領域１２を形成する。この
後、例えば、熱酸化法により、素子分離絶縁膜１４に取
り囲まれた素子領域上にシリコン酸化膜（ゲート酸化
膜）１５を形成する。
【０２０９】また、例えば、ＣＶＤ法を用いて、素子分
離絶縁膜１４上及びシリコン酸化膜１５上に不純物を含
んだポリシリコン膜１６を形成する。続けて、例えば、
ＣＶＤ法により、ポリシリコン膜１６上にシリコン酸化
膜（キャップ酸化膜）１７を形成する。この後、シリコ
ン酸化膜１７をパターニングし、さらに、このシリコン
酸化膜１７をマスクにして、ＲＩＥにより、ポリシリコ
ン膜１６をエッチングし、ＭＯＳＦＥＴのゲート電極を
形成する。
離絶縁膜１４上及びシリコン酸化膜１５上に不純物を含
んだポリシリコン膜１６を形成する。続けて、例えば、
ＣＶＤ法により、ポリシリコン膜１６上にシリコン酸化
膜（キャップ酸化膜）１７を形成する。この後、シリコ
ン酸化膜１７をパターニングし、さらに、このシリコン
酸化膜１７をマスクにして、ＲＩＥにより、ポリシリコ
ン膜１６をエッチングし、ＭＯＳＦＥＴのゲート電極を
形成する。
【０２１０】また、イオン注入法を用いて、ポリシリコ
ン膜（ゲート電極）１６をマスクにして、セルフアライ
ンにより、ｐ型ウェル領域１２内にｎ型不純物をイオン
注入する。その結果、ｐ型ウェル領域１２内には、浅く
かつ低濃度のｎ型不純物領域、即ち、ｎ型エクステンシ
ョン領域２０が形成される。
ン膜（ゲート電極）１６をマスクにして、セルフアライ
ンにより、ｐ型ウェル領域１２内にｎ型不純物をイオン
注入する。その結果、ｐ型ウェル領域１２内には、浅く
かつ低濃度のｎ型不純物領域、即ち、ｎ型エクステンシ
ョン領域２０が形成される。
【０２１１】この後、熱酸化を行い、ポリシリコン膜
（ゲート電極）１６の表面にシリコン酸化膜を形成す
る。
（ゲート電極）１６の表面にシリコン酸化膜を形成す
る。
【０２１２】また、例えば、ＣＶＤ法により、素子分離
絶縁膜１４上及び素子領域上の全体に、ポリシリコン膜
（ゲート電極）１６を完全に覆うようなシリコン窒化膜
１８を形成する。また、ＲＩＥにより、シリコン窒化膜
１８をエッチングし、このシリコン窒化膜１８をポリシ
リコン膜１６の側壁のみに残存させる。
絶縁膜１４上及び素子領域上の全体に、ポリシリコン膜
（ゲート電極）１６を完全に覆うようなシリコン窒化膜
１８を形成する。また、ＲＩＥにより、シリコン窒化膜
１８をエッチングし、このシリコン窒化膜１８をポリシ
リコン膜１６の側壁のみに残存させる。
【０２１３】この後、例えば、ＣＶＤ法により、シリコ
ン基板１１上の全体にストッパ絶縁膜３５を形成する。
ストッパ絶縁膜３５は、絶縁性を有する材料であればど
のようなものから構成してもよいが、例えば、シリコン
窒化膜、シリコン酸化膜などが現実的である。
ン基板１１上の全体にストッパ絶縁膜３５を形成する。
ストッパ絶縁膜３５は、絶縁性を有する材料であればど
のようなものから構成してもよいが、例えば、シリコン
窒化膜、シリコン酸化膜などが現実的である。
【０２１４】また、ＰＥＰ（写真蝕刻工程）を行い、素
子分離絶縁膜１４上のストッパ絶縁膜３５上に、素子領
域を取り囲むパターンを有するレジスト膜を形成する。
このレジスト膜をマスクにして、ＲＩＥにより、ストッ
パ絶縁膜３５をエッチングし、素子分離絶縁膜１４上
に、素子領域を取り囲むストッパ絶縁膜３５を形成す
る。この後、レジスト膜は、剥離される。
子分離絶縁膜１４上のストッパ絶縁膜３５上に、素子領
域を取り囲むパターンを有するレジスト膜を形成する。
このレジスト膜をマスクにして、ＲＩＥにより、ストッ
パ絶縁膜３５をエッチングし、素子分離絶縁膜１４上
に、素子領域を取り囲むストッパ絶縁膜３５を形成す
る。この後、レジスト膜は、剥離される。
【０２１５】なお、ストッパ絶縁膜３５が取り囲む領域
は、素子領域よりも一回り大きくなっており、ポリシリ
コン膜１６が延びる方向に垂直な方向においては、素子
領域のエッジ（素子領域と素子分離絶縁膜１４の境界）
からストッパ絶縁膜３５のエッジまでの幅は、Ｘとなっ
ている。
は、素子領域よりも一回り大きくなっており、ポリシリ
コン膜１６が延びる方向に垂直な方向においては、素子
領域のエッジ（素子領域と素子分離絶縁膜１４の境界）
からストッパ絶縁膜３５のエッジまでの幅は、Ｘとなっ
ている。
【０２１６】また、ポリシリコン膜１６の両側に存在す
るシリコン酸化膜１５を除去し、シリコン基板１１、即
ち、ｎ型エクステンション領域２０を露出させる。
るシリコン酸化膜１５を除去し、シリコン基板１１、即
ち、ｎ型エクステンション領域２０を露出させる。
【０２１７】次に、図２０及び図２１に示すように、選
択エピタキシャル成長により、剥き出しになったｎ型エ
クステンション領域２０（シリコン基板１１）上にエピ
タキシャル層（単結晶シリコン層）２１を選択的に形成
する。
択エピタキシャル成長により、剥き出しになったｎ型エ
クステンション領域２０（シリコン基板１１）上にエピ
タキシャル層（単結晶シリコン層）２１を選択的に形成
する。
【０２１８】この時、ポリシリコン膜１６上にエピタキ
シャル層は成長しない。しかし、シリコン酸化膜１７を
予め除去しておき、選択エピタキシャル成長時、ポリシ
リコン膜１６上にポリシリコンエピタキシャル層を成長
させてもよい。
シャル層は成長しない。しかし、シリコン酸化膜１７を
予め除去しておき、選択エピタキシャル成長時、ポリシ
リコン膜１６上にポリシリコンエピタキシャル層を成長
させてもよい。
【０２１９】また、選択エピタキシャル成長では、エピ
タキシャル層２１は、等方的、即ち、横方向にも成長す
る。このため、エピタキシャル層２１は、素子分離絶縁
膜１４上にも形成される。しかし、素子領域は、ストッ
パ絶縁膜３５により取り囲まれている。よって、エピタ
キシャル層２１は、ストッパ絶縁膜３５に取り囲まれた
領域内に満たされるが、ストッパ絶縁膜３５に取り囲ま
れた領域の外部に形成されることはない。
タキシャル層２１は、等方的、即ち、横方向にも成長す
る。このため、エピタキシャル層２１は、素子分離絶縁
膜１４上にも形成される。しかし、素子領域は、ストッ
パ絶縁膜３５により取り囲まれている。よって、エピタ
キシャル層２１は、ストッパ絶縁膜３５に取り囲まれた
領域内に満たされるが、ストッパ絶縁膜３５に取り囲ま
れた領域の外部に形成されることはない。
【０２２０】この後、イオン注入法を用いて、ポリシリ
コン膜１６及びシリコン窒化膜１８をマスクにして、セ
ルフアラインにより、ｐ型ウェル領域１２内及びエピタ
キシャル層２１内にｎ型不純物をイオン注入する。その
結果、ｐ型ウェル領域１２内及びエピタキシャル層２１
内には、エクステンション領域２０よりも深くかつ高濃
度の不純物領域、即ち、ｎ型ソース／ドレイン領域１９
が形成される。
コン膜１６及びシリコン窒化膜１８をマスクにして、セ
ルフアラインにより、ｐ型ウェル領域１２内及びエピタ
キシャル層２１内にｎ型不純物をイオン注入する。その
結果、ｐ型ウェル領域１２内及びエピタキシャル層２１
内には、エクステンション領域２０よりも深くかつ高濃
度の不純物領域、即ち、ｎ型ソース／ドレイン領域１９
が形成される。
【０２２１】また、例えば、ＣＶＤ法により、エピタキ
シャル層２１上を含むシリコン基板１１の全面上に高融
点金属膜（タングステン、チタンなど）を形成する。こ
の後、アニール（熱工程）を行うと、エピタキシャル層
２１内のシリコンと高融点金属膜が化学反応し、エピタ
キシャル層２１の上部に高融点金属シリサイド層２２が
形成される。
シャル層２１上を含むシリコン基板１１の全面上に高融
点金属膜（タングステン、チタンなど）を形成する。こ
の後、アニール（熱工程）を行うと、エピタキシャル層
２１内のシリコンと高融点金属膜が化学反応し、エピタ
キシャル層２１の上部に高融点金属シリサイド層２２が
形成される。
【０２２２】この後、未反応の高融点金属膜が除去され
る。
る。
【０２２３】以上の工程により、エレベーテッド・ソー
ス／ドレイン構造を有するＭＯＳＦＥＴが完成する。
ス／ドレイン構造を有するＭＯＳＦＥＴが完成する。
【０２２４】図２２乃至図２４は、本発明の第４実施の
形態に関わる半導体装置を示している。図２３は、図２
２のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図、図２４
は、図２２のＸＸＩＶ−ＸＸＩＶ線に沿う断面図であ
る。
形態に関わる半導体装置を示している。図２３は、図２
２のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図、図２４
は、図２２のＸＸＩＶ−ＸＸＩＶ線に沿う断面図であ
る。
【０２２５】この半導体装置は、エレベーテッド・ソー
ス／ドレイン構造を有するＭＯＳＦＥＴに関する。
ス／ドレイン構造を有するＭＯＳＦＥＴに関する。
【０２２６】単結晶シリコン基板１１内には、ＳＴＩ構
造の素子分離絶縁膜１４が形成される。素子分離絶縁膜
１４に取り囲まれた素子領域（シリコン基板１１の表面
部）には、ｐ型ウェル領域１２及びｎ型ウェル領域１３
が形成される。シリコン基板１１は、ｎ型であっても、
又はｐ型であってもよい。素子分離絶縁膜１４の表面
は、シリコン基板１１の表面に概ね一致している。
造の素子分離絶縁膜１４が形成される。素子分離絶縁膜
１４に取り囲まれた素子領域（シリコン基板１１の表面
部）には、ｐ型ウェル領域１２及びｎ型ウェル領域１３
が形成される。シリコン基板１１は、ｎ型であっても、
又はｐ型であってもよい。素子分離絶縁膜１４の表面
は、シリコン基板１１の表面に概ね一致している。
【０２２７】ｐ型ウェル領域１２上には、ｎチャネル型
ＭＯＳＦＥＴが形成される。
ＭＯＳＦＥＴが形成される。
【０２２８】即ち、ｐ型ウェル領域１２上には、シリコ
ン酸化膜（ゲート絶縁膜）１５及び不純物を含むポリシ
リコン膜（ゲート電極）１６が形成される。ポリシリコ
ン膜１６上には、例えば、ポリシリコン膜１６を加工す
る際のマスクとなるシリコン酸化膜（キャップ酸化膜）
１７が形成される。また、ポリシリコン膜１６の側壁に
は、例えば、シリコン窒化膜（側壁絶縁膜）１８が形成
される。
ン酸化膜（ゲート絶縁膜）１５及び不純物を含むポリシ
リコン膜（ゲート電極）１６が形成される。ポリシリコ
ン膜１６上には、例えば、ポリシリコン膜１６を加工す
る際のマスクとなるシリコン酸化膜（キャップ酸化膜）
１７が形成される。また、ポリシリコン膜１６の側壁に
は、例えば、シリコン窒化膜（側壁絶縁膜）１８が形成
される。
【０２２９】ポリシリコン膜（ゲート電極）１６は、ラ
インパターンを有し、例えば、素子領域（ｐ型ウェル領
域）上から素子分離絶縁膜１４上まで延びている。ま
た、ポリシリコン膜１６は、素子分離絶縁膜１４上にお
いてコンタクト領域３７を有している。
インパターンを有し、例えば、素子領域（ｐ型ウェル領
域）上から素子分離絶縁膜１４上まで延びている。ま
た、ポリシリコン膜１６は、素子分離絶縁膜１４上にお
いてコンタクト領域３７を有している。
【０２３０】ｐ型ウェル領域１２内には、ｎ型ソース／
ドレイン領域１９及びこのソース／ドレイン領域１９よ
りも低濃度のｎ型エクステンション領域２０が形成され
る。即ち、ソース／ドレイン領域１９は、ポリシリコン
膜１６の両側のｐ型ウェル領域１２内に形成され、ｎ型
エクステンション領域２０は、シリコン窒化膜１８の直
下のｐ型ウェル領域１２内に形成される。
ドレイン領域１９及びこのソース／ドレイン領域１９よ
りも低濃度のｎ型エクステンション領域２０が形成され
る。即ち、ソース／ドレイン領域１９は、ポリシリコン
膜１６の両側のｐ型ウェル領域１２内に形成され、ｎ型
エクステンション領域２０は、シリコン窒化膜１８の直
下のｐ型ウェル領域１２内に形成される。
【０２３１】シリコン基板１１（ソース／ドレイン領域
１９）上には、エピタキシャル層２１が選択的に形成さ
れる。エピタキシャル層２１は、ソース／ドレイン領域
１９上に形成されると共に素子分離絶縁膜１４上にも形
成される。素子分離絶縁膜１４上のエピタキシャル層２
１は、ソース／ドレイン領域に対するコンタクト領域３
８を構成している。
１９）上には、エピタキシャル層２１が選択的に形成さ
れる。エピタキシャル層２１は、ソース／ドレイン領域
１９上に形成されると共に素子分離絶縁膜１４上にも形
成される。素子分離絶縁膜１４上のエピタキシャル層２
１は、ソース／ドレイン領域に対するコンタクト領域３
８を構成している。
【０２３２】エピタキシャル層２１は、シリコン基板１
１（ソース／ドレイン領域１９）と同様に、単結晶シリ
コンから構成され、かつ、ｎ型の不純物を含んでいるた
め、ソース／ドレイン領域１９の一部となっている。
１（ソース／ドレイン領域１９）と同様に、単結晶シリ
コンから構成され、かつ、ｎ型の不純物を含んでいるた
め、ソース／ドレイン領域１９の一部となっている。
【０２３３】ｎ型ウェル領域１３上には、ｐチャネル型
ＭＯＳＦＥＴが形成される。
ＭＯＳＦＥＴが形成される。
【０２３４】即ち、ｎ型ウェル領域１３上には、シリコ
ン酸化膜（ゲート絶縁膜）２３及び不純物を含むポリシ
リコン膜（ゲート電極）２４が形成される。ポリシリコ
ン膜２４上には、例えば、ポリシリコン膜２４を加工す
る際のマスクとなるシリコン酸化膜（キャップ酸化膜）
２５が形成される。また、ポリシリコン膜２４の側壁に
は、例えば、シリコン窒化膜（側壁絶縁膜）２６が形成
される。
ン酸化膜（ゲート絶縁膜）２３及び不純物を含むポリシ
リコン膜（ゲート電極）２４が形成される。ポリシリコ
ン膜２４上には、例えば、ポリシリコン膜２４を加工す
る際のマスクとなるシリコン酸化膜（キャップ酸化膜）
２５が形成される。また、ポリシリコン膜２４の側壁に
は、例えば、シリコン窒化膜（側壁絶縁膜）２６が形成
される。
【０２３５】ポリシリコン膜（ゲート電極）２４は、ラ
インパターンを有し、例えば、素子領域（ｎ型ウェル領
域）上から素子分離絶縁膜１４上まで延びている。ま
た、ポリシリコン膜２４は、素子分離絶縁膜１４上にお
いてコンタクト領域３７を有している。
インパターンを有し、例えば、素子領域（ｎ型ウェル領
域）上から素子分離絶縁膜１４上まで延びている。ま
た、ポリシリコン膜２４は、素子分離絶縁膜１４上にお
いてコンタクト領域３７を有している。
【０２３６】ｎ型ウェル領域１３内には、ｐ型ソース／
ドレイン領域２７及びこのソース／ドレイン領域２７よ
りも低濃度のｐ型エクステンション領域２８が形成され
る。即ち、ソース／ドレイン領域２７は、ポリシリコン
膜２４の両側のｎ型ウェル領域１３内に形成され、ｐ型
エクステンション領域２８は、シリコン窒化膜２６の直
下のｎ型ウェル領域１３内に形成される。
ドレイン領域２７及びこのソース／ドレイン領域２７よ
りも低濃度のｐ型エクステンション領域２８が形成され
る。即ち、ソース／ドレイン領域２７は、ポリシリコン
膜２４の両側のｎ型ウェル領域１３内に形成され、ｐ型
エクステンション領域２８は、シリコン窒化膜２６の直
下のｎ型ウェル領域１３内に形成される。
【０２３７】シリコン基板１１（ソース／ドレイン領域
２７）上には、エピタキシャル層２９が選択的に形成さ
れる。エピタキシャル層２９は、ソース／ドレイン領域
２７上に形成されると共に素子分離絶縁膜１４上にも形
成される。素子分離絶縁膜１４上のエピタキシャル層２
９は、ソース／ドレイン領域に対するコンタクト領域３
８を構成している。
２７）上には、エピタキシャル層２９が選択的に形成さ
れる。エピタキシャル層２９は、ソース／ドレイン領域
２７上に形成されると共に素子分離絶縁膜１４上にも形
成される。素子分離絶縁膜１４上のエピタキシャル層２
９は、ソース／ドレイン領域に対するコンタクト領域３
８を構成している。
【０２３８】エピタキシャル層２９は、シリコン基板１
１（ソース／ドレイン領域２７）と同様に、単結晶シリ
コンから構成され、かつ、ｐ型の不純物を含んでいるた
め、ソース／ドレイン領域２７の一部となっている。
１（ソース／ドレイン領域２７）と同様に、単結晶シリ
コンから構成され、かつ、ｐ型の不純物を含んでいるた
め、ソース／ドレイン領域２７の一部となっている。
【０２３９】素子分離絶縁膜１４上には、ストッパ絶縁
膜３５が形成される。ストッパ絶縁膜３５は、素子領域
を取り囲むように配置される。また、ストッパ絶縁膜３
５が取り囲む領域には、ソース／ドレイン領域に対する
コンタクト領域３８も含まれる。例えば、ポリシリコン
膜１６が延びる方向に垂直な方向において、素子分離絶
縁膜１４上には、ソース／ドレイン領域に対するコンタ
クト領域３８が設けられる。
膜３５が形成される。ストッパ絶縁膜３５は、素子領域
を取り囲むように配置される。また、ストッパ絶縁膜３
５が取り囲む領域には、ソース／ドレイン領域に対する
コンタクト領域３８も含まれる。例えば、ポリシリコン
膜１６が延びる方向に垂直な方向において、素子分離絶
縁膜１４上には、ソース／ドレイン領域に対するコンタ
クト領域３８が設けられる。
【０２４０】エピタキシャル層２１，２９は、ストッパ
絶縁膜３５が取り囲む領域内に満たされた状態になって
いる。つまり、エピタキシャル層２１，２９は、ストッ
パ絶縁膜３５が取り囲む領域の外部に形成されることは
ない。
絶縁膜３５が取り囲む領域内に満たされた状態になって
いる。つまり、エピタキシャル層２１，２９は、ストッ
パ絶縁膜３５が取り囲む領域の外部に形成されることは
ない。
【０２４１】本例では、互いに隣接するＭＯＳＦＥＴの
コンタクト領域３８が重ならないように、コンタクト領
域３８を交互にずらして配置している。また、互いに隣
接するＭＯＳＦＥＴに関して、特性上要求される最小の
素子分離幅ａは、完全に確保されている。
コンタクト領域３８が重ならないように、コンタクト領
域３８を交互にずらして配置している。また、互いに隣
接するＭＯＳＦＥＴに関して、特性上要求される最小の
素子分離幅ａは、完全に確保されている。
【０２４２】エピタキシャル層（ソース／ドレイン領
域）２１，２９上には、高融点金属シリサイド層（タン
グステンシリサイド層、チタンシリサイド層など）２
２，３０が形成される。本例では、高融点金属シリサイ
ド層２２，３０は、ポリシリコン膜（ゲート電極）１
６，２４上に形成されていないが、シリコン酸化膜（キ
ャップ酸化膜）１７，２５を予め除去しておけば、ポリ
シリコン膜１６，２４上にもシリサイド層が形成され
る。
域）２１，２９上には、高融点金属シリサイド層（タン
グステンシリサイド層、チタンシリサイド層など）２
２，３０が形成される。本例では、高融点金属シリサイ
ド層２２，３０は、ポリシリコン膜（ゲート電極）１
６，２４上に形成されていないが、シリコン酸化膜（キ
ャップ酸化膜）１７，２５を予め除去しておけば、ポリ
シリコン膜１６，２４上にもシリサイド層が形成され
る。
【０２４３】エピタキシャル層（ソース／ドレイン領
域）２１，２９に対するコンタクト領域３８は、素子分
離絶縁膜１４上のエピタキシャル層２１，２９に設けら
れている。これにより、コンタクト領域３８の大きさと
は無関係に、ウェル領域１２，１３とソース／ドレイン
領域１９，２７の接合面積を減らすことができる。
域）２１，２９に対するコンタクト領域３８は、素子分
離絶縁膜１４上のエピタキシャル層２１，２９に設けら
れている。これにより、コンタクト領域３８の大きさと
は無関係に、ウェル領域１２，１３とソース／ドレイン
領域１９，２７の接合面積を減らすことができる。
【０２４４】次に、上述の第４実施の形態の半導体装置
の製造方法を説明する。
の製造方法を説明する。
【０２４５】まず、図２５及び図２６に示すように、例
えば、単結晶シリコン基板１１内にＳＴＩ構造の素子分
離絶縁膜１４を形成する。
えば、単結晶シリコン基板１１内にＳＴＩ構造の素子分
離絶縁膜１４を形成する。
【０２４６】次に、図２７乃至図２９に示すように、イ
オン注入法により、シリコン基板１１内にｐ型不純物を
イオン注入してｐ型ウェル領域１２を形成し、かつ、シ
リコン基板１１内にｎ型不純物をイオン注入してｎ型ウ
ェル領域１３を形成する。この後、例えば、熱酸化法に
より、素子分離絶縁膜１４に取り囲まれた素子領域上に
シリコン酸化膜（ゲート酸化膜）１５，２３を形成す
る。
オン注入法により、シリコン基板１１内にｐ型不純物を
イオン注入してｐ型ウェル領域１２を形成し、かつ、シ
リコン基板１１内にｎ型不純物をイオン注入してｎ型ウ
ェル領域１３を形成する。この後、例えば、熱酸化法に
より、素子分離絶縁膜１４に取り囲まれた素子領域上に
シリコン酸化膜（ゲート酸化膜）１５，２３を形成す
る。
【０２４７】また、例えば、ＣＶＤ法を用いて、素子分
離絶縁膜１４上及びシリコン酸化膜１５，２３上に不純
物を含んだポリシリコン膜１６，２４を形成する。続け
て、例えば、ＣＶＤ法により、ポリシリコン膜１６，２
４上にシリコン酸化膜（キャップ酸化膜）１７，２５を
形成する。この後、シリコン酸化膜１７，２５をパター
ニングし、さらに、このシリコン酸化膜１７，２５をマ
スクにして、ＲＩＥにより、ポリシリコン膜１６，２４
をエッチングし、ＭＯＳＦＥＴのゲート電極を形成す
る。
離絶縁膜１４上及びシリコン酸化膜１５，２３上に不純
物を含んだポリシリコン膜１６，２４を形成する。続け
て、例えば、ＣＶＤ法により、ポリシリコン膜１６，２
４上にシリコン酸化膜（キャップ酸化膜）１７，２５を
形成する。この後、シリコン酸化膜１７，２５をパター
ニングし、さらに、このシリコン酸化膜１７，２５をマ
スクにして、ＲＩＥにより、ポリシリコン膜１６，２４
をエッチングし、ＭＯＳＦＥＴのゲート電極を形成す
る。
【０２４８】また、イオン注入法を用いて、ポリシリコ
ン膜（ゲート電極）１６をマスクにして、セルフアライ
ンにより、ｐ型ウェル領域１２内にｎ型不純物をイオン
注入する。同様に、イオン注入法を用いて、ポリシリコ
ン膜（ゲート電極）２４をマスクにして、セルフアライ
ンにより、ｎ型ウェル領域１３内にｐ型不純物をイオン
注入する。
ン膜（ゲート電極）１６をマスクにして、セルフアライ
ンにより、ｐ型ウェル領域１２内にｎ型不純物をイオン
注入する。同様に、イオン注入法を用いて、ポリシリコ
ン膜（ゲート電極）２４をマスクにして、セルフアライ
ンにより、ｎ型ウェル領域１３内にｐ型不純物をイオン
注入する。
【０２４９】その結果、ｐ型ウェル領域１２内には、浅
くかつ低濃度のｎ型不純物領域、即ち、ｎ型エクステン
ション領域２０が形成され、ｎ型ウェル領域１３内に
は、浅くかつ低濃度のｐ型不純物領域、即ち、ｐ型エク
ステンション領域２８が形成される。
くかつ低濃度のｎ型不純物領域、即ち、ｎ型エクステン
ション領域２０が形成され、ｎ型ウェル領域１３内に
は、浅くかつ低濃度のｐ型不純物領域、即ち、ｐ型エク
ステンション領域２８が形成される。
【０２５０】この後、熱酸化を行い、ポリシリコン膜
（ゲート電極）１６，２４の表面にシリコン酸化膜を形
成する。
（ゲート電極）１６，２４の表面にシリコン酸化膜を形
成する。
【０２５１】また、例えば、ＣＶＤ法により、素子分離
絶縁膜１４上及び素子領域上の全体に、ポリシリコン膜
（ゲート電極）１６，２４を完全に覆うようなシリコン
窒化膜１８，２６を形成する。また、ＲＩＥにより、シ
リコン窒化膜１８，２６をエッチングし、このシリコン
窒化膜１８，２６をポリシリコン膜１６，２４の側壁の
みに残存させる。
絶縁膜１４上及び素子領域上の全体に、ポリシリコン膜
（ゲート電極）１６，２４を完全に覆うようなシリコン
窒化膜１８，２６を形成する。また、ＲＩＥにより、シ
リコン窒化膜１８，２６をエッチングし、このシリコン
窒化膜１８，２６をポリシリコン膜１６，２４の側壁の
みに残存させる。
【０２５２】この後、例えば、ＣＶＤ法により、シリコ
ン基板１１上の全体にストッパ絶縁膜３５を形成する。
ストッパ絶縁膜３５は、絶縁性を有する材料であればど
のようなものから構成してもよいが、例えば、シリコン
窒化膜、シリコン酸化膜などが現実的である。
ン基板１１上の全体にストッパ絶縁膜３５を形成する。
ストッパ絶縁膜３５は、絶縁性を有する材料であればど
のようなものから構成してもよいが、例えば、シリコン
窒化膜、シリコン酸化膜などが現実的である。
【０２５３】また、ＰＥＰ（写真蝕刻工程）を行い、素
子分離絶縁膜１４上のストッパ絶縁膜３５上に、素子領
域を取り囲むパターンを有するレジスト膜を形成する。
このレジスト膜をマスクにして、ＲＩＥにより、ストッ
パ絶縁膜３５をエッチングし、素子分離絶縁膜１４上
に、素子領域を取り囲むストッパ絶縁膜３５を形成す
る。この後、レジスト膜は、剥離される。
子分離絶縁膜１４上のストッパ絶縁膜３５上に、素子領
域を取り囲むパターンを有するレジスト膜を形成する。
このレジスト膜をマスクにして、ＲＩＥにより、ストッ
パ絶縁膜３５をエッチングし、素子分離絶縁膜１４上
に、素子領域を取り囲むストッパ絶縁膜３５を形成す
る。この後、レジスト膜は、剥離される。
【０２５４】なお、ストッパ絶縁膜３５が取り囲む領域
には、素子分離絶縁膜１４上のコンタクト領域も含まれ
る。
には、素子分離絶縁膜１４上のコンタクト領域も含まれ
る。
【０２５５】また、ポリシリコン膜１６，２４の両側に
存在するシリコン酸化膜１５，２３を除去し、シリコン
基板１１、即ち、ｎ型エクステンション領域２０及びｐ
型エクステンション領域２８を露出させる。
存在するシリコン酸化膜１５，２３を除去し、シリコン
基板１１、即ち、ｎ型エクステンション領域２０及びｐ
型エクステンション領域２８を露出させる。
【０２５６】次に、図３０乃至図３２に示すように、選
択エピタキシャル成長により、剥き出しになったｎ型エ
クステンション領域２０（シリコン基板１１）上にエピ
タキシャル層（単結晶シリコン層）２１を選択的に形成
し、剥き出しになったｐ型エクステンション領域２８
（シリコン基板１１）上にエピタキシャル層（単結晶シ
リコン層）２９を選択的に形成する。
択エピタキシャル成長により、剥き出しになったｎ型エ
クステンション領域２０（シリコン基板１１）上にエピ
タキシャル層（単結晶シリコン層）２１を選択的に形成
し、剥き出しになったｐ型エクステンション領域２８
（シリコン基板１１）上にエピタキシャル層（単結晶シ
リコン層）２９を選択的に形成する。
【０２５７】選択エピタキシャル成長では、エピタキシ
ャル層２１，２９は、等方的、即ち、横方向にも成長す
る。このため、エピタキシャル層２１，２９は、素子分
離絶縁膜１４上にも形成される。しかし、素子領域は、
ストッパ絶縁膜３５により取り囲まれている。よって、
エピタキシャル層２１，２９は、ストッパ絶縁膜３５に
取り囲まれた領域内に満たされるが、ストッパ絶縁膜３
５に取り囲まれた領域の外部に形成されることはない。
ャル層２１，２９は、等方的、即ち、横方向にも成長す
る。このため、エピタキシャル層２１，２９は、素子分
離絶縁膜１４上にも形成される。しかし、素子領域は、
ストッパ絶縁膜３５により取り囲まれている。よって、
エピタキシャル層２１，２９は、ストッパ絶縁膜３５に
取り囲まれた領域内に満たされるが、ストッパ絶縁膜３
５に取り囲まれた領域の外部に形成されることはない。
【０２５８】この後、イオン注入法を用いて、ポリシリ
コン膜１６及びシリコン窒化膜１８をマスクにして、セ
ルフアラインにより、ｐ型ウェル領域１２内及びエピタ
キシャル層２１内にｎ型不純物をイオン注入する。同様
に、イオン注入法を用いて、ポリシリコン膜２４及びシ
リコン窒化膜２６をマスクにして、セルフアラインによ
り、ｎ型ウェル領域１３内及びエピタキシャル層２９内
にｐ型不純物をイオン注入する。
コン膜１６及びシリコン窒化膜１８をマスクにして、セ
ルフアラインにより、ｐ型ウェル領域１２内及びエピタ
キシャル層２１内にｎ型不純物をイオン注入する。同様
に、イオン注入法を用いて、ポリシリコン膜２４及びシ
リコン窒化膜２６をマスクにして、セルフアラインによ
り、ｎ型ウェル領域１３内及びエピタキシャル層２９内
にｐ型不純物をイオン注入する。
【０２５９】その結果、ｐ型ウェル領域１２内及びエピ
タキシャル層２１内には、エクステンション領域２０よ
りも深くかつ高濃度の不純物領域、即ち、ｎ型ソース／
ドレイン領域１９が形成され、ｎ型ウェル領域１３内及
びエピタキシャル層２９内には、エクステンション領域
２８よりも深くかつ高濃度の不純物領域、即ち、ｐ型ソ
ース／ドレイン領域２７が形成される。
タキシャル層２１内には、エクステンション領域２０よ
りも深くかつ高濃度の不純物領域、即ち、ｎ型ソース／
ドレイン領域１９が形成され、ｎ型ウェル領域１３内及
びエピタキシャル層２９内には、エクステンション領域
２８よりも深くかつ高濃度の不純物領域、即ち、ｐ型ソ
ース／ドレイン領域２７が形成される。
【０２６０】また、例えば、ＣＶＤ法により、エピタキ
シャル層２１，２９上を含むシリコン基板１１の全面上
に高融点金属膜（タングステン、チタンなど）を形成す
る。この後、アニール（熱工程）を行うと、エピタキシ
ャル層２１，２９内のシリコンと高融点金属膜が化学反
応し、エピタキシャル層２１，２９の上部に高融点金属
シリサイド層２２，３０が形成される。
シャル層２１，２９上を含むシリコン基板１１の全面上
に高融点金属膜（タングステン、チタンなど）を形成す
る。この後、アニール（熱工程）を行うと、エピタキシ
ャル層２１，２９内のシリコンと高融点金属膜が化学反
応し、エピタキシャル層２１，２９の上部に高融点金属
シリサイド層２２，３０が形成される。
【０２６１】この後、未反応の高融点金属膜が除去され
る。
る。
【０２６２】以上の工程により、エレベーテッド・ソー
ス／ドレイン構造を有するＭＯＳＦＥＴが完成する。
ス／ドレイン構造を有するＭＯＳＦＥＴが完成する。
【０２６３】図３３は、本発明の第５実施の形態に関わ
る半導体装置を示している。
る半導体装置を示している。
【０２６４】この半導体装置は、エピタキシャル層内に
形成されるＭＯＳＦＥＴに関する。
形成されるＭＯＳＦＥＴに関する。
【０２６５】単結晶シリコン基板１１内には、ＳＴＩ構
造の素子分離絶縁膜１４が形成される。素子分離絶縁膜
１４上には、素子分離絶縁膜１４の幅よりも狭い幅を有
するストッパ絶縁膜３５が形成される。ストッパ絶縁膜
３５の幅は、特性上要求される最小の素子分離幅ａに設
定されている。
造の素子分離絶縁膜１４が形成される。素子分離絶縁膜
１４上には、素子分離絶縁膜１４の幅よりも狭い幅を有
するストッパ絶縁膜３５が形成される。ストッパ絶縁膜
３５の幅は、特性上要求される最小の素子分離幅ａに設
定されている。
【０２６６】シリコン基板１１上には、エピタキシャル
層２１，２９が形成される。エピタキシャル層２１，２
９は、素子分離絶縁膜１４上にも形成されている。しか
し、エピタキシャル層２１，２９は、ストッパ絶縁膜３
５により互いに分離されている。エピタキシャル層２
１，２９の高さ（厚さ）は、ストッパ絶縁膜３５の高さ
と同じか又はそれよりも低く設定されているため、エピ
タキシャル層２１，２９は、特性上要求される最小の素
子分離幅ａだけ離れている。
層２１，２９が形成される。エピタキシャル層２１，２
９は、素子分離絶縁膜１４上にも形成されている。しか
し、エピタキシャル層２１，２９は、ストッパ絶縁膜３
５により互いに分離されている。エピタキシャル層２
１，２９の高さ（厚さ）は、ストッパ絶縁膜３５の高さ
と同じか又はそれよりも低く設定されているため、エピ
タキシャル層２１，２９は、特性上要求される最小の素
子分離幅ａだけ離れている。
【０２６７】エピタキシャル層２１内及びシリコン基板
１１内には、ｐ型ウェル領域１２が形成され、エピタキ
シャル層２９内及びシリコン基板１１内には、ｎ型ウェ
ル領域１３が形成される。
１１内には、ｐ型ウェル領域１２が形成され、エピタキ
シャル層２９内及びシリコン基板１１内には、ｎ型ウェ
ル領域１３が形成される。
【０２６８】ｐ型ウェル領域１２上（エピタキシャル層
２１上）には、ｎチャネル型ＭＯＳＦＥＴが形成され
る。
２１上）には、ｎチャネル型ＭＯＳＦＥＴが形成され
る。
【０２６９】即ち、ｐ型ウェル領域１２上には、シリコ
ン酸化膜（ゲート絶縁膜）１５及び不純物を含むポリシ
リコン膜（ゲート電極）１６が形成される。ポリシリコ
ン膜１６上には、例えば、ポリシリコン膜１６を加工す
る際のマスクとなるシリコン酸化膜（キャップ酸化膜）
１７が形成される。また、ポリシリコン膜１６の側壁に
は、例えば、シリコン窒化膜（側壁絶縁膜）１８が形成
される。
ン酸化膜（ゲート絶縁膜）１５及び不純物を含むポリシ
リコン膜（ゲート電極）１６が形成される。ポリシリコ
ン膜１６上には、例えば、ポリシリコン膜１６を加工す
る際のマスクとなるシリコン酸化膜（キャップ酸化膜）
１７が形成される。また、ポリシリコン膜１６の側壁に
は、例えば、シリコン窒化膜（側壁絶縁膜）１８が形成
される。
【０２７０】ｐ型ウェル領域１２内には、ｎ型ソース／
ドレイン領域１９及びこのソース／ドレイン領域１９よ
りも低濃度のｎ型エクステンション領域２０が形成され
る。即ち、ソース／ドレイン領域１９は、ポリシリコン
膜１６の両側のｐ型ウェル領域１２内に形成され、ｎ型
エクステンション領域２０は、シリコン窒化膜１８の直
下のｐ型ウェル領域１２内に形成される。
ドレイン領域１９及びこのソース／ドレイン領域１９よ
りも低濃度のｎ型エクステンション領域２０が形成され
る。即ち、ソース／ドレイン領域１９は、ポリシリコン
膜１６の両側のｐ型ウェル領域１２内に形成され、ｎ型
エクステンション領域２０は、シリコン窒化膜１８の直
下のｐ型ウェル領域１２内に形成される。
【０２７１】ソース／ドレイン領域１９の底面の一部
は、素子分離絶縁膜１４に接触している。よって、ｐ型
ウェル領域１２とｎ型ソース／ドレイン領域１９の接合
面積を小さくすることができ、ソース／ドレイン領域１
９の寄生容量を低減できる。
は、素子分離絶縁膜１４に接触している。よって、ｐ型
ウェル領域１２とｎ型ソース／ドレイン領域１９の接合
面積を小さくすることができ、ソース／ドレイン領域１
９の寄生容量を低減できる。
【０２７２】同様に、ｎ型ウェル領域１３上（エピタキ
シャル層２９上）には、ｐチャネル型ＭＯＳＦＥＴが形
成される。
シャル層２９上）には、ｐチャネル型ＭＯＳＦＥＴが形
成される。
【０２７３】即ち、ｎ型ウェル領域１３上には、シリコ
ン酸化膜（ゲート絶縁膜）２３及び不純物を含むポリシ
リコン膜（ゲート電極）２４が形成される。ポリシリコ
ン膜２４上には、例えば、ポリシリコン膜２４を加工す
る際のマスクとなるシリコン酸化膜（キャップ酸化膜）
２５が形成される。また、ポリシリコン膜２４の側壁に
は、例えば、シリコン窒化膜（側壁絶縁膜）２６が形成
される。
ン酸化膜（ゲート絶縁膜）２３及び不純物を含むポリシ
リコン膜（ゲート電極）２４が形成される。ポリシリコ
ン膜２４上には、例えば、ポリシリコン膜２４を加工す
る際のマスクとなるシリコン酸化膜（キャップ酸化膜）
２５が形成される。また、ポリシリコン膜２４の側壁に
は、例えば、シリコン窒化膜（側壁絶縁膜）２６が形成
される。
【０２７４】ｎ型ウェル領域１３内には、ｐ型ソース／
ドレイン領域２７及びこのソース／ドレイン領域２７よ
りも低濃度のｐ型エクステンション領域２８が形成され
る。即ち、ソース／ドレイン領域２７は、ポリシリコン
膜２４の両側のｎ型ウェル領域１３内に形成され、ｐ型
エクステンション領域２８は、シリコン窒化膜２６の直
下のｎ型ウェル領域１３内に形成される。
ドレイン領域２７及びこのソース／ドレイン領域２７よ
りも低濃度のｐ型エクステンション領域２８が形成され
る。即ち、ソース／ドレイン領域２７は、ポリシリコン
膜２４の両側のｎ型ウェル領域１３内に形成され、ｐ型
エクステンション領域２８は、シリコン窒化膜２６の直
下のｎ型ウェル領域１３内に形成される。
【０２７５】ソース／ドレイン領域２７の底面の一部
は、素子分離絶縁膜１４に接触している。よって、ｎ型
ウェル領域１３とｐ型ソース／ドレイン領域２７の接合
面積を小さくすることができ、ソース／ドレイン領域２
７の寄生容量を低減できる。
は、素子分離絶縁膜１４に接触している。よって、ｎ型
ウェル領域１３とｐ型ソース／ドレイン領域２７の接合
面積を小さくすることができ、ソース／ドレイン領域２
７の寄生容量を低減できる。
【０２７６】次に、上述の第５実施の形態の半導体装置
の製造方法を説明する。
の製造方法を説明する。
【０２７７】まず、図３４に示すように、例えば、単結
晶シリコン基板１１内にＳＴＩ構造の素子分離絶縁膜１
４を形成する。また、例えば、ＣＶＤ法により、シリコ
ン基板１１上の全体にストッパ絶縁膜３５を形成する。
ストッパ絶縁膜３５は、絶縁性を有する材料であればど
のようなものから構成してもよいが、例えば、シリコン
窒化膜、シリコン酸化膜などが現実的である。
晶シリコン基板１１内にＳＴＩ構造の素子分離絶縁膜１
４を形成する。また、例えば、ＣＶＤ法により、シリコ
ン基板１１上の全体にストッパ絶縁膜３５を形成する。
ストッパ絶縁膜３５は、絶縁性を有する材料であればど
のようなものから構成してもよいが、例えば、シリコン
窒化膜、シリコン酸化膜などが現実的である。
【０２７８】また、ＰＥＰ（写真蝕刻工程）を行い、素
子分離絶縁膜１４上のストッパ絶縁膜３５上に、素子分
離絶縁膜１４の幅よりも狭い幅を有するレジスト膜を形
成する。このレジスト膜をマスクにして、ＲＩＥによ
り、ストッパ絶縁膜３５をエッチングし、素子分離絶縁
膜１４上にストッパ絶縁膜３５を形成する。この後、レ
ジスト膜は、剥離される。
子分離絶縁膜１４上のストッパ絶縁膜３５上に、素子分
離絶縁膜１４の幅よりも狭い幅を有するレジスト膜を形
成する。このレジスト膜をマスクにして、ＲＩＥによ
り、ストッパ絶縁膜３５をエッチングし、素子分離絶縁
膜１４上にストッパ絶縁膜３５を形成する。この後、レ
ジスト膜は、剥離される。
【０２７９】本例では、ストッパ絶縁膜３５の幅が特性
上要求される最小の素子分離幅ａとなっている。
上要求される最小の素子分離幅ａとなっている。
【０２８０】次に、図３５に示すように、選択エピタキ
シャル成長により、剥き出しになったシリコン基板１１
上にエピタキシャル層（単結晶シリコン層）２１，２９
を選択的に形成する。選択エピタキシャル成長では、原
料ガスや成膜温度などを調節し、シリコン基板１１上の
みにシリコンエピタキシャル層を形成する。
シャル成長により、剥き出しになったシリコン基板１１
上にエピタキシャル層（単結晶シリコン層）２１，２９
を選択的に形成する。選択エピタキシャル成長では、原
料ガスや成膜温度などを調節し、シリコン基板１１上の
みにシリコンエピタキシャル層を形成する。
【０２８１】なお、エピタキシャル層２１，２９は、等
方的、即ち、縦方向及び横方向に成長するため、エピタ
キシャル層２１，２９は、素子分離絶縁膜１４上にも形
成される。
方的、即ち、縦方向及び横方向に成長するため、エピタ
キシャル層２１，２９は、素子分離絶縁膜１４上にも形
成される。
【０２８２】エピタキシャル層２１，２９の高さは、シ
リコン基板１１の表面からストッパ絶縁膜３５の上面ま
での高さ、即ち、素子分離絶縁膜１４の表面とシリコン
基板１１の表面が実質的に等しい場合にはストッパ絶縁
膜３５の高さと同じか又はそれよりも低くなるように調
整される。
リコン基板１１の表面からストッパ絶縁膜３５の上面ま
での高さ、即ち、素子分離絶縁膜１４の表面とシリコン
基板１１の表面が実質的に等しい場合にはストッパ絶縁
膜３５の高さと同じか又はそれよりも低くなるように調
整される。
【０２８３】次に、図３６に示すように、イオン注入法
により、エピタキシャル層２１内及びシリコン基板１１
内にｐ型不純物をイオン注入してｐ型ウェル領域１２を
形成し、かつ、エピタキシャル層２９内及びシリコン基
板１１内にｎ型不純物をイオン注入してｎ型ウェル領域
１３を形成する。
により、エピタキシャル層２１内及びシリコン基板１１
内にｐ型不純物をイオン注入してｐ型ウェル領域１２を
形成し、かつ、エピタキシャル層２９内及びシリコン基
板１１内にｎ型不純物をイオン注入してｎ型ウェル領域
１３を形成する。
【０２８４】この後、例えば、熱酸化法により、ｐ型ウ
ェル領域１２上にシリコン酸化膜（ゲート酸化膜）１５
を形成し、ｎ型ウェル領域１３上にシリコン酸化膜（ゲ
ート酸化膜）２３を形成する。
ェル領域１２上にシリコン酸化膜（ゲート酸化膜）１５
を形成し、ｎ型ウェル領域１３上にシリコン酸化膜（ゲ
ート酸化膜）２３を形成する。
【０２８５】また、例えば、ＣＶＤ法を用いて、シリコ
ン酸化膜１５，２３上に不純物を含んだポリシリコン膜
１６，２４を形成する。続けて、例えば、ＣＶＤ法によ
り、ポリシリコン膜１６，２４上にシリコン酸化膜（キ
ャップ酸化膜）１７，２５を形成する。この後、シリコ
ン酸化膜１７，２５をパターニングし、さらに、このシ
リコン酸化膜１７，２５をマスクにして、ＲＩＥによ
り、ポリシリコン膜１６，２４をエッチングし、ＭＯＳ
ＦＥＴのゲート電極を形成する。
ン酸化膜１５，２３上に不純物を含んだポリシリコン膜
１６，２４を形成する。続けて、例えば、ＣＶＤ法によ
り、ポリシリコン膜１６，２４上にシリコン酸化膜（キ
ャップ酸化膜）１７，２５を形成する。この後、シリコ
ン酸化膜１７，２５をパターニングし、さらに、このシ
リコン酸化膜１７，２５をマスクにして、ＲＩＥによ
り、ポリシリコン膜１６，２４をエッチングし、ＭＯＳ
ＦＥＴのゲート電極を形成する。
【０２８６】また、イオン注入法を用いて、ポリシリコ
ン膜（ゲート電極）１６をマスクにして、セルフアライ
ンにより、ｐ型ウェル領域１２内にｎ型不純物をイオン
注入する。その結果、ｐ型ウェル領域１２内には、浅く
かつ低濃度のｎ型不純物領域、即ち、ｎ型エクステンシ
ョン領域２０が形成される。
ン膜（ゲート電極）１６をマスクにして、セルフアライ
ンにより、ｐ型ウェル領域１２内にｎ型不純物をイオン
注入する。その結果、ｐ型ウェル領域１２内には、浅く
かつ低濃度のｎ型不純物領域、即ち、ｎ型エクステンシ
ョン領域２０が形成される。
【０２８７】同様に、イオン注入法を用いて、ポリシリ
コン膜（ゲート電極）２４をマスクにして、セルフアラ
インにより、ｎ型ウェル領域１３内にｐ型不純物をイオ
ン注入する。その結果、ｎ型ウェル領域１３内には、浅
くかつ低濃度のｐ型不純物領域、即ち、ｐ型エクステン
ション領域２８が形成される。
コン膜（ゲート電極）２４をマスクにして、セルフアラ
インにより、ｎ型ウェル領域１３内にｐ型不純物をイオ
ン注入する。その結果、ｎ型ウェル領域１３内には、浅
くかつ低濃度のｐ型不純物領域、即ち、ｐ型エクステン
ション領域２８が形成される。
【０２８８】この後、熱酸化を行い、ポリシリコン膜
（ゲート電極）１６，２４の表面にシリコン酸化膜を形
成する。
（ゲート電極）１６，２４の表面にシリコン酸化膜を形
成する。
【０２８９】また、例えば、ＣＶＤ法により、素子分離
絶縁膜１４上及び素子領域上の全体に、ポリシリコン膜
（ゲート電極）１６，２４を完全に覆うようなシリコン
窒化膜１８，２６を形成する。また、ＲＩＥにより、シ
リコン窒化膜１８，２６をエッチングし、このシリコン
窒化膜１８，２６をポリシリコン膜１６，２４の側壁の
みに残存させる。
絶縁膜１４上及び素子領域上の全体に、ポリシリコン膜
（ゲート電極）１６，２４を完全に覆うようなシリコン
窒化膜１８，２６を形成する。また、ＲＩＥにより、シ
リコン窒化膜１８，２６をエッチングし、このシリコン
窒化膜１８，２６をポリシリコン膜１６，２４の側壁の
みに残存させる。
【０２９０】次に、イオン注入法を用いて、ポリシリコ
ン膜１６及びシリコン窒化膜１８をマスクにして、セル
フアラインにより、ｐ型ウェル領域１２内にｎ型不純物
をイオン注入する。また、イオン注入法を用いて、ポリ
シリコン膜２４及びシリコン窒化膜２６をマスクにし
て、セルフアラインにより、ｎ型ウェル領域１３内にｐ
型不純物をイオン注入する。
ン膜１６及びシリコン窒化膜１８をマスクにして、セル
フアラインにより、ｐ型ウェル領域１２内にｎ型不純物
をイオン注入する。また、イオン注入法を用いて、ポリ
シリコン膜２４及びシリコン窒化膜２６をマスクにし
て、セルフアラインにより、ｎ型ウェル領域１３内にｐ
型不純物をイオン注入する。
【０２９１】その結果、ｐ型ウェル領域１２内には、ｎ
型エクステンション領域２０よりも深くかつ高濃度の不
純物領域、即ち、ｎ型ソース／ドレイン領域１９が形成
され、ｎ型ウェル領域１３内には、ｐ型エクステンショ
ン領域２８よりも深くかつ高濃度の不純物領域、即ち、
ｐ型ソース／ドレイン領域２７が形成される。
型エクステンション領域２０よりも深くかつ高濃度の不
純物領域、即ち、ｎ型ソース／ドレイン領域１９が形成
され、ｎ型ウェル領域１３内には、ｐ型エクステンショ
ン領域２８よりも深くかつ高濃度の不純物領域、即ち、
ｐ型ソース／ドレイン領域２７が形成される。
【０２９２】以上の工程により、エピタキシャル層２
１，２９内に形成され、ソース／ドレイン領域１９，２
７の底面の一部が素子分離絶縁膜１４に接触するような
ＭＯＳＦＥＴが完成する。
１，２９内に形成され、ソース／ドレイン領域１９，２
７の底面の一部が素子分離絶縁膜１４に接触するような
ＭＯＳＦＥＴが完成する。
【０２９３】図３７は、本発明の第６実施の形態に関わ
る半導体装置を示している。
る半導体装置を示している。
【０２９４】本実施の形態の半導体装置は、図１の第１
実施の形態に関わる半導体装置の変形例であり、その特
徴は、素子分離領域Ａにおける素子分離絶縁膜１４上に
は、ストッパ絶縁膜３５を配置し、素子分離領域Ｂにお
ける素子分離絶縁膜１４上には、ストッパ絶縁膜３５を
配置しない点にある。
実施の形態に関わる半導体装置の変形例であり、その特
徴は、素子分離領域Ａにおける素子分離絶縁膜１４上に
は、ストッパ絶縁膜３５を配置し、素子分離領域Ｂにお
ける素子分離絶縁膜１４上には、ストッパ絶縁膜３５を
配置しない点にある。
【０２９５】この場合、素子分離領域Ｂにおいては、素
子分離絶縁膜１４を跨るようにエピタキシャル層２９が
形成される。即ち、ＭＯＳＦＥＴ Ｔ１のソース／ドレ
イン領域２７ａとＭＯＳＦＥＴ Ｔ２のソース／ドレイ
ン領域２７ｂが電気的に接続されることになる。
子分離絶縁膜１４を跨るようにエピタキシャル層２９が
形成される。即ち、ＭＯＳＦＥＴ Ｔ１のソース／ドレ
イン領域２７ａとＭＯＳＦＥＴ Ｔ２のソース／ドレイ
ン領域２７ｂが電気的に接続されることになる。
【０２９６】本実施の形態の半導体装置は、ＭＯＳＦＥ
Ｔ Ｔ１とＭＯＳＦＥＴ Ｔ２を電気的に接続するに際
して、ＭＯＳＦＥＴの上層に形成される配線層を用いる
場合に比べ、素子の集積度向上に貢献できる。即ち、本
実施の形態の半導体装置では、ＭＯＳＦＥＴ Ｔ１，Ｔ
２の電気的接続に関し、ソース／ドレイン領域に対する
コンタクト領域が不要となる。
Ｔ Ｔ１とＭＯＳＦＥＴ Ｔ２を電気的に接続するに際
して、ＭＯＳＦＥＴの上層に形成される配線層を用いる
場合に比べ、素子の集積度向上に貢献できる。即ち、本
実施の形態の半導体装置では、ＭＯＳＦＥＴ Ｔ１，Ｔ
２の電気的接続に関し、ソース／ドレイン領域に対する
コンタクト領域が不要となる。
【０２９７】図３８は、本発明の第７実施の形態に関わ
る半導体装置を示している。
る半導体装置を示している。
【０２９８】本実施の形態の半導体装置は、図３３の第
５実施の形態に関わる半導体装置の変形例であり、その
特徴は、素子分離領域Ｂにおける素子分離絶縁膜１４上
にストッパ絶縁膜３５が配置されていない点にある。
５実施の形態に関わる半導体装置の変形例であり、その
特徴は、素子分離領域Ｂにおける素子分離絶縁膜１４上
にストッパ絶縁膜３５が配置されていない点にある。
【０２９９】この場合、素子分離領域Ｂの素子分離絶縁
膜１４上において、エピタキシャル層２９ａとエピタキ
シャル層２９ｂが互いに結合される。即ち、ＭＯＳＦＥ
ＴＴ１のソース／ドレイン領域２７ａとＭＯＳＦＥＴ
Ｔ２のソース／ドレイン領域２７ｂが電気的に接続され
ることになる。
膜１４上において、エピタキシャル層２９ａとエピタキ
シャル層２９ｂが互いに結合される。即ち、ＭＯＳＦＥ
ＴＴ１のソース／ドレイン領域２７ａとＭＯＳＦＥＴ
Ｔ２のソース／ドレイン領域２７ｂが電気的に接続され
ることになる。
【０３００】本実施の形態の半導体装置は、ＭＯＳＦＥ
Ｔ Ｔ１とＭＯＳＦＥＴ Ｔ２を電気的に接続するに際
して、ＭＯＳＦＥＴの上層に形成される配線層を用いる
場合に比べ、素子の集積度向上に貢献できる。即ち、本
実施の形態の半導体装置では、ＭＯＳＦＥＴ Ｔ１，Ｔ
２の電気的接続に関し、ソース／ドレイン領域に対する
コンタクト領域が不要となる。
Ｔ Ｔ１とＭＯＳＦＥＴ Ｔ２を電気的に接続するに際
して、ＭＯＳＦＥＴの上層に形成される配線層を用いる
場合に比べ、素子の集積度向上に貢献できる。即ち、本
実施の形態の半導体装置では、ＭＯＳＦＥＴ Ｔ１，Ｔ
２の電気的接続に関し、ソース／ドレイン領域に対する
コンタクト領域が不要となる。
【０３０１】図３９及び図４０は、図３７及び図３８の
半導体装置を製造する際に適用される手法を示してい
る。
半導体装置を製造する際に適用される手法を示してい
る。
【０３０２】この手法は、選択エピタキシャル成長によ
り、シリコン基板１１からエピタキシャル層２９ａ，２
９ｂを成長させ、このエピタキシャル層２９ａ，２９ｂ
を素子分離絶縁膜１４上において互いに結合させるもの
である。
り、シリコン基板１１からエピタキシャル層２９ａ，２
９ｂを成長させ、このエピタキシャル層２９ａ，２９ｂ
を素子分離絶縁膜１４上において互いに結合させるもの
である。
【０３０３】この手法では、エピタキシャル層２９ａ，
２９ｂの成長が等方的に行われるとすると、素子分離絶
縁膜１４の幅をＨとしたとき、エピタキシャル層２９
ａ，２９ｂは、Ｈ／２以上の厚さで形成する必要があ
る。
２９ｂの成長が等方的に行われるとすると、素子分離絶
縁膜１４の幅をＨとしたとき、エピタキシャル層２９
ａ，２９ｂは、Ｈ／２以上の厚さで形成する必要があ
る。
【０３０４】図４１は、素子分離絶縁膜上のエピタキシ
ャル層のコンタクト領域に対してコンタクトホールを形
成するときの様子を示している。
ャル層のコンタクト領域に対してコンタクトホールを形
成するときの様子を示している。
【０３０５】コンタクトホール３９の形成は、ＰＥＰ
（写真蝕刻工程）とエッチング工程により行われる。し
かし、ＰＥＰでは、通常、マスク（レチクル）とウェハ
（シリコン基板）の間で合せずれが生じ、コンタクトホ
ール３９の位置がエピタキシャル層２１のコンタクト領
域からずれる場合がある。
（写真蝕刻工程）とエッチング工程により行われる。し
かし、ＰＥＰでは、通常、マスク（レチクル）とウェハ
（シリコン基板）の間で合せずれが生じ、コンタクトホ
ール３９の位置がエピタキシャル層２１のコンタクト領
域からずれる場合がある。
【０３０６】この場合、エッチング工程により、層間絶
縁膜３１にコンタクトホール３９を形成すると、素子分
離絶縁膜１４に深い溝３９ａが形成される。これは、通
常、素子分離絶縁膜１４と層間絶縁膜３１が同じ材料
（例えば、シリコン酸化膜）から構成され、素子分離絶
縁膜１４は、層間絶縁膜３１に対してエッチング選択比
を有しないためである。
縁膜３１にコンタクトホール３９を形成すると、素子分
離絶縁膜１４に深い溝３９ａが形成される。これは、通
常、素子分離絶縁膜１４と層間絶縁膜３１が同じ材料
（例えば、シリコン酸化膜）から構成され、素子分離絶
縁膜１４は、層間絶縁膜３１に対してエッチング選択比
を有しないためである。
【０３０７】素子分離絶縁膜１４に形成された深い溝３
９ａは、例えば、シリコン基板１１まで達すると、ソー
ス／ドレイン領域からウェル領域１２へのリーク電流を
発生させる。また、この深い溝３９ａは、例えば、スパ
ッタ法により、コンタクトホール３９内にバリアメタル
を形成する際に、バリアメタルの成膜不良を生じさせ
る。
９ａは、例えば、シリコン基板１１まで達すると、ソー
ス／ドレイン領域からウェル領域１２へのリーク電流を
発生させる。また、この深い溝３９ａは、例えば、スパ
ッタ法により、コンタクトホール３９内にバリアメタル
を形成する際に、バリアメタルの成膜不良を生じさせ
る。
【０３０８】このような事態を回避するためには、マス
クとウェハの間で合せずれが生じても、コンタクトホー
ルがエピタキシャル層のコンタクト領域から外れないよ
うに、エピタキシャル層のコンタクト領域に十分なマー
ジン幅を持たせたレイアウトが必要となる。しかし、こ
のマージン幅は、素子の集積度の向上には悪影響を与え
る。
クとウェハの間で合せずれが生じても、コンタクトホー
ルがエピタキシャル層のコンタクト領域から外れないよ
うに、エピタキシャル層のコンタクト領域に十分なマー
ジン幅を持たせたレイアウトが必要となる。しかし、こ
のマージン幅は、素子の集積度の向上には悪影響を与え
る。
【０３０９】そこで、従来は、図４２に示すように、シ
リサイド層２２（エピタキシャル層２１）上及び素子分
離絶縁膜１４上に予めエッチングストッパ層４０を形成
し、コンタクトホール３９の形成時に、エッチングの進
行をエッチングストッパ層４０で止めるようにしてい
る。
リサイド層２２（エピタキシャル層２１）上及び素子分
離絶縁膜１４上に予めエッチングストッパ層４０を形成
し、コンタクトホール３９の形成時に、エッチングの進
行をエッチングストッパ層４０で止めるようにしてい
る。
【０３１０】エッチングストッパ層４０は、エッチング
の進行を止めるものであるから、素子分離絶縁膜１４及
び層間絶縁膜３１に対してエッチング選択比を有する材
料（例えば、シリコン窒化膜）から構成される。
の進行を止めるものであるから、素子分離絶縁膜１４及
び層間絶縁膜３１に対してエッチング選択比を有する材
料（例えば、シリコン窒化膜）から構成される。
【０３１１】よって、コンタクトホール３９を形成した
後、コンタクトホール３９の底部のエッチングストッパ
層４０のみをエッチングにより除去すれば、素子分離絶
縁膜１４に深い溝を形成することなく、コンタクトホー
ル３９を形成することができる（フィールドセルフアラ
インコンタクト）。
後、コンタクトホール３９の底部のエッチングストッパ
層４０のみをエッチングにより除去すれば、素子分離絶
縁膜１４に深い溝を形成することなく、コンタクトホー
ル３９を形成することができる（フィールドセルフアラ
インコンタクト）。
【０３１２】ところで、図４３に示すように、本発明の
場合、素子分離絶縁膜１４上には、選択エピタキシャル
成長時のエピタキシャル層２１の横方向の成長をストッ
プさせるストッパ絶縁膜３５が形成される。
場合、素子分離絶縁膜１４上には、選択エピタキシャル
成長時のエピタキシャル層２１の横方向の成長をストッ
プさせるストッパ絶縁膜３５が形成される。
【０３１３】そこで、このストッパ絶縁膜３５を、素子
分離絶縁膜１４及び層間絶縁膜３１に対してエッチング
選択比を有する材料（例えば、シリコン窒化膜）から構
成すれば、コンタクトホール３９の形成時に、エッチン
グの進行をストッパ絶縁膜３５で止めることができる。
分離絶縁膜１４及び層間絶縁膜３１に対してエッチング
選択比を有する材料（例えば、シリコン窒化膜）から構
成すれば、コンタクトホール３９の形成時に、エッチン
グの進行をストッパ絶縁膜３５で止めることができる。
【０３１４】つまり、本発明によれば、コンタクトホー
ル３９の形成時に、エッチングストッパ層を設けなくて
も、素子分離絶縁膜１４に深い溝が形成されることがな
いため、エッチングストッパ層なしで、フィールドセル
フアラインコンタクトを実現できる。
ル３９の形成時に、エッチングストッパ層を設けなくて
も、素子分離絶縁膜１４に深い溝が形成されることがな
いため、エッチングストッパ層なしで、フィールドセル
フアラインコンタクトを実現できる。
【０３１５】次に、上述の第１乃至第４実施の形態の半
導体装置（エレベーテッド・ソース／ドレイン構造を有
するＭＯＳＦＥＴに関するもの）に適用できる製造方法
について説明する。
導体装置（エレベーテッド・ソース／ドレイン構造を有
するＭＯＳＦＥＴに関するもの）に適用できる製造方法
について説明する。
【０３１６】上述した各実施の形態における製造方法で
は、ストッパ絶縁膜３５は、独自の工程により製造して
いた。本例では、ストッパ絶縁膜３５の形成工程を、他
の工程（側壁絶縁膜の形成工程）に含め、製造工程数の
削減を図る。
は、ストッパ絶縁膜３５は、独自の工程により製造して
いた。本例では、ストッパ絶縁膜３５の形成工程を、他
の工程（側壁絶縁膜の形成工程）に含め、製造工程数の
削減を図る。
【０３１７】まず、図４４に示すように、単結晶シリコ
ン基板１１内にＳＴＩ構造の素子分離絶縁膜１４を形成
する。また、シリコン基板１１内にｐ型ウェル領域１２
及びｎ型ウェル領域１３を形成し、素子分離絶縁膜１４
に取り囲まれた素子領域上にシリコン酸化膜（ゲート酸
化膜）１５，２３を形成する。
ン基板１１内にＳＴＩ構造の素子分離絶縁膜１４を形成
する。また、シリコン基板１１内にｐ型ウェル領域１２
及びｎ型ウェル領域１３を形成し、素子分離絶縁膜１４
に取り囲まれた素子領域上にシリコン酸化膜（ゲート酸
化膜）１５，２３を形成する。
【０３１８】また、従来と同様にして、ｐ型ウェル領域
１２上には、ポリシリコン膜（ゲート電極）１６及びシ
リコン酸化膜（キャップ酸化膜）１７を形成し、ｎ型ウ
ェル領域１３上には、ポリシリコン膜（ゲート電極）２
４及びシリコン酸化膜（キャップ酸化膜）２５を形成す
る。
１２上には、ポリシリコン膜（ゲート電極）１６及びシ
リコン酸化膜（キャップ酸化膜）１７を形成し、ｎ型ウ
ェル領域１３上には、ポリシリコン膜（ゲート電極）２
４及びシリコン酸化膜（キャップ酸化膜）２５を形成す
る。
【０３１９】次に、図４５に示すように、ｐ型ウェル領
域１２内には、浅くかつ低濃度のｎ型不純物領域、即
ち、ｎ型エクステンション領域２０を形成し、ｎ型ウェ
ル領域１３内には、浅くかつ低濃度のｐ型不純物領域、
即ち、ｐ型エクステンション領域２８を形成する。
域１２内には、浅くかつ低濃度のｎ型不純物領域、即
ち、ｎ型エクステンション領域２０を形成し、ｎ型ウェ
ル領域１３内には、浅くかつ低濃度のｐ型不純物領域、
即ち、ｐ型エクステンション領域２８を形成する。
【０３２０】この後、シリコン基板１１上の全面に、絶
縁膜（例えば、シリコン窒化膜）４１を形成する。ま
た、ＰＥＰ（写真蝕刻工程）を行い、素子分離絶縁膜１
４上の絶縁膜４１上にレジスト膜４２を形成する。レジ
スト膜４２をマスクにして、異方性エッチングにより絶
縁膜４１をエッチングした後、レジスト膜４２を除去す
る。
縁膜（例えば、シリコン窒化膜）４１を形成する。ま
た、ＰＥＰ（写真蝕刻工程）を行い、素子分離絶縁膜１
４上の絶縁膜４１上にレジスト膜４２を形成する。レジ
スト膜４２をマスクにして、異方性エッチングにより絶
縁膜４１をエッチングした後、レジスト膜４２を除去す
る。
【０３２１】その結果、図４６に示すように、絶縁膜４
１は、ポリシリコン膜（ゲート電極）１６，２４の側壁
及び素子分離絶縁膜１４上に残存する。ポリシリコン膜
１６，２４の側壁の絶縁膜４１は、ソース／ドレイン領
域を形成する際のマスクとなる側壁絶縁膜となり、素子
分離絶縁膜１４上の絶縁膜４１（３５）は、ストッパ絶
縁膜となる。
１は、ポリシリコン膜（ゲート電極）１６，２４の側壁
及び素子分離絶縁膜１４上に残存する。ポリシリコン膜
１６，２４の側壁の絶縁膜４１は、ソース／ドレイン領
域を形成する際のマスクとなる側壁絶縁膜となり、素子
分離絶縁膜１４上の絶縁膜４１（３５）は、ストッパ絶
縁膜となる。
【０３２２】この後、ポリシリコン膜１６，２４の両側
に存在するシリコン酸化膜１５，２３を除去し、選択エ
ピタキシャル成長が行われる。また、ソース／ドレイン
領域及びシリサイド層を形成すると、エレベーテッド・
ソース／ドレイン構造を有するＭＯＳＦＥＴが完成す
る。
に存在するシリコン酸化膜１５，２３を除去し、選択エ
ピタキシャル成長が行われる。また、ソース／ドレイン
領域及びシリサイド層を形成すると、エレベーテッド・
ソース／ドレイン構造を有するＭＯＳＦＥＴが完成す
る。
【０３２３】このような製造方法では、ゲート電極の側
壁絶縁膜とストッパ絶縁膜が同時に形成されるため、従
来に比べて製造工程数の増加が抑えられる。
壁絶縁膜とストッパ絶縁膜が同時に形成されるため、従
来に比べて製造工程数の増加が抑えられる。
【０３２４】図４７及び図４８は、本発明の第８実施の
形態に関わる半導体装置を示している。
形態に関わる半導体装置を示している。
【０３２５】図４７は、図６の第２実施の形態に関わる
半導体装置の改良例、図４８は、図３３の第５実施の形
態に関わる半導体装置の改良例であり、ストッパ絶縁膜
を用いることなく、素子分離絶縁膜１４の形状を変える
ことで、第２及び第５実施の形態の半導体装置と同様の
効果を得ることができるようにしたものである。
半導体装置の改良例、図４８は、図３３の第５実施の形
態に関わる半導体装置の改良例であり、ストッパ絶縁膜
を用いることなく、素子分離絶縁膜１４の形状を変える
ことで、第２及び第５実施の形態の半導体装置と同様の
効果を得ることができるようにしたものである。
【０３２６】この半導体装置の特徴は、素子分離絶縁膜
１４の縁部に窪みを設け、素子分離絶縁膜が凸型となる
ようにした点にある。エピタキシャル層２１，２９は、
シリコン基板１１上及び素子分離絶縁膜１４の窪み内に
形成され、素子分離絶縁膜１４の凸部を超えることがな
い。
１４の縁部に窪みを設け、素子分離絶縁膜が凸型となる
ようにした点にある。エピタキシャル層２１，２９は、
シリコン基板１１上及び素子分離絶縁膜１４の窪み内に
形成され、素子分離絶縁膜１４の凸部を超えることがな
い。
【０３２７】即ち、素子分離絶縁膜１４の凸部は、スト
ッパ絶縁膜とほぼ同様の機能を有し、エピタキシャル層
２１，２９の横方向の成長の進行速度を実質的に遅くす
る。よって、エピタキシャル層２１，２９の成長後にお
いて、エピタキシャル層２１，２９が短絡することがな
く、また、特性上要求される素子分離幅ａも確保するこ
とができる。
ッパ絶縁膜とほぼ同様の機能を有し、エピタキシャル層
２１，２９の横方向の成長の進行速度を実質的に遅くす
る。よって、エピタキシャル層２１，２９の成長後にお
いて、エピタキシャル層２１，２９が短絡することがな
く、また、特性上要求される素子分離幅ａも確保するこ
とができる。
【０３２８】また、本実施の形態の半導体装置では、ス
トッパ絶縁膜が不要であるため、製造工程が簡略化され
ると共に、素子分離絶縁膜１４に凸部を形成する際に、
ストッパ絶縁膜のパターニング時に生じるような合せず
れを考慮する必要がない。
トッパ絶縁膜が不要であるため、製造工程が簡略化され
ると共に、素子分離絶縁膜１４に凸部を形成する際に、
ストッパ絶縁膜のパターニング時に生じるような合せず
れを考慮する必要がない。
【０３２９】図４９乃至図５１は、図４７及び図４８の
半導体装置を製造する際に適用される手法を示してい
る。
半導体装置を製造する際に適用される手法を示してい
る。
【０３３０】この手法は、素子分離絶縁膜１４の縁部に
溝を形成し、素子分離絶縁膜１４を凸型にするものであ
る。
溝を形成し、素子分離絶縁膜１４を凸型にするものであ
る。
【０３３１】まず、図４９に示すように、単結晶シリコ
ン基板１１内にＳＴＩ構造の素子分離絶縁膜（例えば、
シリコン酸化膜）１４を形成する。素子分離絶縁膜１４
の表面は、シリコン基板の表面に概ね等しくなっている
ものとする。
ン基板１１内にＳＴＩ構造の素子分離絶縁膜（例えば、
シリコン酸化膜）１４を形成する。素子分離絶縁膜１４
の表面は、シリコン基板の表面に概ね等しくなっている
ものとする。
【０３３２】次に、図５０に示すように、例えば、ＮＨ
4 Ｆを用いて、素子分離絶縁膜１４のウェットエッチン
グを行う。一般に、素子分離絶縁膜１４のエッチングレ
ートは、素子分離絶縁膜１４の中央部に比べて縁部の方
が高くなるため、素子分離絶縁膜１４のウェットエッチ
ングにより、素子分離絶縁膜１４の縁部には窪み（溝）
４３が形成される。
4 Ｆを用いて、素子分離絶縁膜１４のウェットエッチン
グを行う。一般に、素子分離絶縁膜１４のエッチングレ
ートは、素子分離絶縁膜１４の中央部に比べて縁部の方
が高くなるため、素子分離絶縁膜１４のウェットエッチ
ングにより、素子分離絶縁膜１４の縁部には窪み（溝）
４３が形成される。
【０３３３】次に、図５１に示すように、選択エピタキ
シャル成長により、シリコン基板１１上に選択的にエピ
タキシャル層（単結晶シリコン層）２１，２９を形成す
る。この時、例えば、エピタキシャル層２１の横方向の
先端は、矢印に示すような経路で素子分離絶縁膜１４上
を移動する。つまり、エピタキシャル層２１の先端がシ
リコン基板１１から素子分離絶縁膜１４の凸部まで移動
する距離は、溝がある場合の方が溝がない場合よりも長
くなる。
シャル成長により、シリコン基板１１上に選択的にエピ
タキシャル層（単結晶シリコン層）２１，２９を形成す
る。この時、例えば、エピタキシャル層２１の横方向の
先端は、矢印に示すような経路で素子分離絶縁膜１４上
を移動する。つまり、エピタキシャル層２１の先端がシ
リコン基板１１から素子分離絶縁膜１４の凸部まで移動
する距離は、溝がある場合の方が溝がない場合よりも長
くなる。
【０３３４】よって、エピタキシャル層２１，２９の成
長後において、エピタキシャル層２１，２９が短絡する
事態を防止でき、また、特性上要求される素子分離幅ａ
も確保することができる。
長後において、エピタキシャル層２１，２９が短絡する
事態を防止でき、また、特性上要求される素子分離幅ａ
も確保することができる。
【０３３５】また、ストッパ絶縁膜が不要であるため、
製造工程が簡略化されると共に、素子分離絶縁膜１４の
凸部は、自己整合的に形成されるため、ストッパ絶縁膜
のパターニング時に生じるような合せずれを考慮する必
要がない。
製造工程が簡略化されると共に、素子分離絶縁膜１４の
凸部は、自己整合的に形成されるため、ストッパ絶縁膜
のパターニング時に生じるような合せずれを考慮する必
要がない。
【０３３６】図５２及び図５３は、エレベーテッド・ソ
ース／ドレイン構造を有するＭＯＳＦＥＴ（第１乃至第
４実施の形態に対応）に適用できる素子分離絶縁膜の形
成工程を示している。
ース／ドレイン構造を有するＭＯＳＦＥＴ（第１乃至第
４実施の形態に対応）に適用できる素子分離絶縁膜の形
成工程を示している。
【０３３７】まず、例えば、ＣＶＤ法を用いて、単結晶
シリコン基板１１上にシリコン酸化膜４４及びシリコン
窒化膜４５を順次形成する。ＰＥＰ（写真蝕刻工程）に
より、レジストパターンを形成し、このレジストパター
ンをマスクにして、ＲＩＥにより、シリコン窒化膜４５
をエッチングする。
シリコン基板１１上にシリコン酸化膜４４及びシリコン
窒化膜４５を順次形成する。ＰＥＰ（写真蝕刻工程）に
より、レジストパターンを形成し、このレジストパター
ンをマスクにして、ＲＩＥにより、シリコン窒化膜４５
をエッチングする。
【０３３８】また、レジストパターンを除去した後、シ
リコン窒化膜４５をマスクにして、ＲＩＥにより、シリ
コン酸化膜４４及びシリコン基板１１をエッチングし、
シリコン基板１１内にトレンチを形成する。
リコン窒化膜４５をマスクにして、ＲＩＥにより、シリ
コン酸化膜４４及びシリコン基板１１をエッチングし、
シリコン基板１１内にトレンチを形成する。
【０３３９】また、シリコン窒化膜４５上にトレンチを
完全に埋め込むようなシリコン酸化膜を形成する。そし
て、ＣＭＰにより、このシリコン酸化膜を研磨及びエッ
チングし、トレンチ内のみにシリコン酸化膜を残存さ
せ、ＳＴＩ構造の素子分離絶縁膜１４を形成する。
完全に埋め込むようなシリコン酸化膜を形成する。そし
て、ＣＭＰにより、このシリコン酸化膜を研磨及びエッ
チングし、トレンチ内のみにシリコン酸化膜を残存さ
せ、ＳＴＩ構造の素子分離絶縁膜１４を形成する。
【０３４０】この後、シリコン酸化膜４４及びシリコン
窒化膜４５が除去される。
窒化膜４５が除去される。
【０３４１】上述の素子分離絶縁膜１４の形成工程によ
れば、素子分離絶縁膜１４の上面は、シリコン基板１１
の表面よりも高くなっている。このため、この素子分離
絶縁膜１４の凸部に、エピタキシャル層の横方向の成長
をストップさせるストッパ絶縁膜と同様の機能を持たせ
ることができる。
れば、素子分離絶縁膜１４の上面は、シリコン基板１１
の表面よりも高くなっている。このため、この素子分離
絶縁膜１４の凸部に、エピタキシャル層の横方向の成長
をストップさせるストッパ絶縁膜と同様の機能を持たせ
ることができる。
【０３４２】しかし、素子分離絶縁膜１４を形成した後
に、シリコン基板（素子領域）１１上及び素子分離絶縁
膜（素子分離領域）１４上にＭＯＳＦＥＴのゲート電極
が形成される。即ち、素子分離絶縁膜１４がシリコン基
板１１から突出していると、シリコン基板１１と素子分
離絶縁膜１４の境界に段差部が生じ、この段差部におい
て、ＭＯＳＦＥＴのゲート電極の加工が非常に困難とな
る。
に、シリコン基板（素子領域）１１上及び素子分離絶縁
膜（素子分離領域）１４上にＭＯＳＦＥＴのゲート電極
が形成される。即ち、素子分離絶縁膜１４がシリコン基
板１１から突出していると、シリコン基板１１と素子分
離絶縁膜１４の境界に段差部が生じ、この段差部におい
て、ＭＯＳＦＥＴのゲート電極の加工が非常に困難とな
る。
【０３４３】そこで、上述の第１乃至第４実施の形態の
半導体装置では、素子分離絶縁膜１４の上面をシリコン
基板１１の表面に概ね等しくし、この状態でＭＯＳＦＥ
Ｔのゲート電極を形成するようにし、この後、素子分離
絶縁膜１４上にストッパ絶縁膜を設け、選択エピタキシ
ャル成長を行っている。
半導体装置では、素子分離絶縁膜１４の上面をシリコン
基板１１の表面に概ね等しくし、この状態でＭＯＳＦＥ
Ｔのゲート電極を形成するようにし、この後、素子分離
絶縁膜１４上にストッパ絶縁膜を設け、選択エピタキシ
ャル成長を行っている。
【０３４４】
【発明の効果】以上、説明したように、本発明の半導体
装置によれば、素子分離絶縁膜上に配置されたストッパ
絶縁膜により、選択エピタキシャル成長時におけるエピ
タキシャル層の横方向の成長を阻止できるようになる。
つまり、ストッパ絶縁膜は、エピタキシャル層の横方向
の成長を阻止する壁としての機能を有するため、最低
限、ストッパ絶縁膜の幅だけは素子分離幅を確保するこ
とができる。
装置によれば、素子分離絶縁膜上に配置されたストッパ
絶縁膜により、選択エピタキシャル成長時におけるエピ
タキシャル層の横方向の成長を阻止できるようになる。
つまり、ストッパ絶縁膜は、エピタキシャル層の横方向
の成長を阻止する壁としての機能を有するため、最低
限、ストッパ絶縁膜の幅だけは素子分離幅を確保するこ
とができる。
【０３４５】よって、十分な素子分離特性を得ることが
できると共に、互いに隣接する素子同士が短絡すること
もなくなる。また、素子の集積度の向上及びチップサイ
ズの縮小を図ることができる。
できると共に、互いに隣接する素子同士が短絡すること
もなくなる。また、素子の集積度の向上及びチップサイ
ズの縮小を図ることができる。
【０３４６】また、素子分離絶縁膜上にストッパ絶縁膜
を配置しない場合には、素子分離絶縁膜上で互いに隣接
する素子同士をエピタキシャル層により電気的に接続す
ることができる。
を配置しない場合には、素子分離絶縁膜上で互いに隣接
する素子同士をエピタキシャル層により電気的に接続す
ることができる。
【０３４７】また、ストッパ絶縁膜を、素子分離絶縁膜
に対してエッチング選択比を有する材料から構成するこ
とで、コンタクトホール形成時に素子分離絶縁膜に深い
溝が形成されることもない。
に対してエッチング選択比を有する材料から構成するこ
とで、コンタクトホール形成時に素子分離絶縁膜に深い
溝が形成されることもない。
【０３４８】さらに、素子分離絶縁膜上にストッパ絶縁
膜を設けなくても、素子分離絶縁膜のエッジ部に溝を形
成し、素子分離絶縁膜を凸型にすることにより、ストッ
パ絶縁膜を設けた場合と同様の効果を得ることができ
る。
膜を設けなくても、素子分離絶縁膜のエッジ部に溝を形
成し、素子分離絶縁膜を凸型にすることにより、ストッ
パ絶縁膜を設けた場合と同様の効果を得ることができ
る。
【図１】本発明の第１実施の形態に関わる半導体装置を
示す断面図。
示す断面図。
【図２】図１の半導体装置の製造方法の一工程を示す断
面図。
面図。
【図３】図１の半導体装置の製造方法の一工程を示す断
面図。
面図。
【図４】図１の半導体装置の製造方法の一工程を示す断
面図。
面図。
【図５】図１の半導体装置の製造方法の一工程を示す断
面図。
面図。
【図６】本発明の第２実施の形態に関わる半導体装置を
示す断面図。
示す断面図。
【図７】図６の半導体装置の製造方法の一工程を示す断
面図。
面図。
【図８】図６の半導体装置の製造方法の一工程を示す断
面図。
面図。
【図９】図６の半導体装置の製造方法の一工程を示す断
面図。
面図。
【図１０】図６の半導体装置の製造方法の一工程を示す
断面図。
断面図。
【図１１】エピタキシャル層の厚さとストッパ絶縁膜の
高さの関係を示す図。
高さの関係を示す図。
【図１２】エピタキシャル層の厚さとストッパ絶縁膜の
高さの関係を示す図。
高さの関係を示す図。
【図１３】エピタキシャル層の厚さとストッパ絶縁膜の
高さの関係を示す図。
高さの関係を示す図。
【図１４】本発明の第３実施の形態に関わる半導体装置
を示す平面図。
を示す平面図。
【図１５】図１４のＸＶ−ＸＶ線に沿う断面図。
【図１６】図１４の半導体装置の製造方法の一工程を示
す平面図。
す平面図。
【図１７】図１６のＸＶＩＩ−ＸＶＩＩ線に沿う断面
図。
図。
【図１８】図１４の半導体装置の製造方法の一工程を示
す平面図。
す平面図。
【図１９】図１８のＸＩＸ−ＸＩＸ線に沿う断面図。
【図２０】図１４の半導体装置の製造方法の一工程を示
す平面図。
す平面図。
【図２１】図２０のＸＸＩ−ＸＸＩ線に沿う断面図。
【図２２】本発明の第４実施の形態に関わる半導体装置
を示す平面図。
を示す平面図。
【図２３】図２２のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断
面図。
面図。
【図２４】図２２のＸＸＩＶ−ＸＸＩＶ線に沿う断面
図。
図。
【図２５】図２２の半導体装置の製造方法の一工程を示
す平面図。
す平面図。
【図２６】図２５のＸＸＶＩ−ＸＸＶＩ線に沿う断面
図。
図。
【図２７】図２２の半導体装置の製造方法の一工程を示
す平面図。
す平面図。
【図２８】図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿
う断面図。
う断面図。
【図２９】図２７のＸＸＩＸ−ＸＸＩＸ線に沿う断面
図。
図。
【図３０】図２２の半導体装置の製造方法の一工程を示
す平面図。
す平面図。
【図３１】図３０のＸＸＸＩ−ＸＸＸＩ線に沿う断面
図。
図。
【図３２】図３０のＸＸＸＩＩ−ＸＸＸＩＩ線に沿う断
面図。
面図。
【図３３】本発明の第５実施の形態に関わる半導体装置
を示す断面図。
を示す断面図。
【図３４】図３３の半導体装置の製造方法の一工程を示
す断面図。
す断面図。
【図３５】図３３の半導体装置の製造方法の一工程を示
す断面図。
す断面図。
【図３６】図３３の半導体装置の製造方法の一工程を示
す断面図。
す断面図。
【図３７】本発明の第６実施の形態に関わる半導体装置
を示す断面図。
を示す断面図。
【図３８】本発明の第７実施の形態に関わる半導体装置
を示す断面図。
を示す断面図。
【図３９】図３７及び図３８の半導体装置に適用できる
製造方法の一工程を示す図。
製造方法の一工程を示す図。
【図４０】図３７及び図３８の半導体装置に適用できる
製造方法の一工程を示す図。
製造方法の一工程を示す図。
【図４１】コンタクトホール形成時の問題点を示す図。
【図４２】図４１の問題点をエッチングストッパにより
解決した例を示す図。
解決した例を示す図。
【図４３】図４１の問題点をストッパ絶縁膜により解決
した例を示す図。
した例を示す図。
【図４４】第１乃至第４実施の形態の装置に適用できる
製造方法の一工程を示す図。
製造方法の一工程を示す図。
【図４５】第１乃至第４実施の形態の装置に適用できる
製造方法の一工程を示す図。
製造方法の一工程を示す図。
【図４６】第１乃至第４実施の形態の装置に適用できる
製造方法の一工程を示す図。
製造方法の一工程を示す図。
【図４７】本発明の第８実施の形態に関わる半導体装置
を示す断面図。
を示す断面図。
【図４８】本発明の第８実施の形態に関わる半導体装置
を示す断面図。
を示す断面図。
【図４９】図４７及び図４８の半導体装置に適用できる
製造方法の一工程を示す図。
製造方法の一工程を示す図。
【図５０】図４７及び図４８の半導体装置に適用できる
製造方法の一工程を示す図。
製造方法の一工程を示す図。
【図５１】図４７及び図４８の半導体装置に適用できる
製造方法の一工程を示す図。
製造方法の一工程を示す図。
【図５２】ＳＴＩ構造の素子分離絶縁膜の形成工程を示
す断面図。
す断面図。
【図５３】ＳＴＩ構造の素子分離絶縁膜の形成工程を示
す断面図。
す断面図。
【図５４】従来の半導体装置を示す断面図。
【図５５】図５４の半導体装置の製造方法の一工程を示
す断面図。
す断面図。
【図５６】図５４の半導体装置の製造方法の一工程を示
す断面図。
す断面図。
【図５７】図５４の半導体装置の製造方法の一工程を示
す断面図。
す断面図。
【図５８】図５４の半導体装置の製造方法の一工程を示
す断面図。
す断面図。
【図５９】図５４の半導体装置の製造方法の一工程を示
す断面図。
す断面図。
【図６０】従来の半導体装置を示す図。
【図６１】エレベーテッド・ソース／ドレイン構造の半
導体装置を示す図。
導体装置を示す図。
【図６２】従来の半導体装置の欠点を示す図。
【図６３】エレベーテッド・ソース／ドレイン構造の半
導体装置の利点を示す図。
導体装置の利点を示す図。
【図６４】従来の半導体装置を示す断面図。
【図６５】図６４の半導体装置の製造方法の一工程を示
す断面図。
す断面図。
【図６６】図６４の半導体装置の製造方法の一工程を示
す断面図。
す断面図。
【図６７】図６４の半導体装置の製造方法の一工程を示
す断面図。
す断面図。
【図６８】図６４の半導体装置の製造方法の一工程を示
す断面図。
す断面図。
【図６９】従来の半導体装置の利点を示す図。
【図７０】従来の半導体装置の欠点を示す図。
【図７１】従来の半導体装置の欠点を示す図。
１１ ：単結晶シリコン基
板、 １２ ：ｐ型ウェル領域、 １３ ：ｎ型ウェル領域、 １４ ：素子分離絶縁膜、 １５，２３ ：シリコン酸化膜（ゲ
ート絶縁膜）、 １６，２４ ：ポリシリコン膜（ゲ
ート電極）、 １７，２５ ：シリコン酸化膜（キ
ャップ酸化膜）、 １８，２６，４１ ：シリコン窒化膜（側
壁絶縁膜）、 １９ ：ｎ型ソース／ドレイ
ン領域、 ２０ ：ｎ型エクステンショ
ン領域、 ２１ ：エピタキシャル層
（ｎ型ソース／ドレイン領域）、 ２７ ：ｐ型ソース／ドレイ
ン領域、 ２８ ：ｐ型エクステンショ
ン領域、 ２９ ：エピタキシャル層
（ｐ型ソース／ドレイン領域）、 ２２，３０ ：高融点金属シリサイ
ド層、 ３１ ：層間絶縁膜、 ３２ａ，３２ｂ ：コンタクトプラグ、 ３３ａ，３３ｂ ：配線、 ３４ ：パッシベーション
膜、 ３５ ：ストッパ絶縁膜、 ３６，４２ ：レジスト膜、 ３７，３８，３９ ：コンタクトホール、 ４０ ：エッチングストッパ
層。 ４３ ：窪み、 ４４ ：シリコン酸化膜、 ４５ ：シリコン窒化膜。
板、 １２ ：ｐ型ウェル領域、 １３ ：ｎ型ウェル領域、 １４ ：素子分離絶縁膜、 １５，２３ ：シリコン酸化膜（ゲ
ート絶縁膜）、 １６，２４ ：ポリシリコン膜（ゲ
ート電極）、 １７，２５ ：シリコン酸化膜（キ
ャップ酸化膜）、 １８，２６，４１ ：シリコン窒化膜（側
壁絶縁膜）、 １９ ：ｎ型ソース／ドレイ
ン領域、 ２０ ：ｎ型エクステンショ
ン領域、 ２１ ：エピタキシャル層
（ｎ型ソース／ドレイン領域）、 ２７ ：ｐ型ソース／ドレイ
ン領域、 ２８ ：ｐ型エクステンショ
ン領域、 ２９ ：エピタキシャル層
（ｐ型ソース／ドレイン領域）、 ２２，３０ ：高融点金属シリサイ
ド層、 ３１ ：層間絶縁膜、 ３２ａ，３２ｂ ：コンタクトプラグ、 ３３ａ，３３ｂ ：配線、 ３４ ：パッシベーション
膜、 ３５ ：ストッパ絶縁膜、 ３６，４２ ：レジスト膜、 ３７，３８，３９ ：コンタクトホール、 ４０ ：エッチングストッパ
層。 ４３ ：窪み、 ４４ ：シリコン酸化膜、 ４５ ：シリコン窒化膜。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F032 AA35 AA44 AA77 AA82 BA01 BA02 CA03 CA11 CA17 DA02 DA16 DA33 DA53 5F048 AA01 AA07 AC03 BA01 BA20 BB05 BB08 BB09 BC01 BC05 BC06 BC15 BC16 BD09 BE03 BF03 BF06 BF15 BF16 BG00 BG01 BG13 DA27
Claims (13)
- 【請求項１】 半導体基板上に形成される第１及び第２
ＭＩＳＦＥＴと、前記第１及び第２ＭＩＳＦＥＴを電気
的に分離する素子分離絶縁膜とを備え、 前記第１及び第２ＭＩＳＦＥＴは、ソース／ドレイン領
域の表面が前記半導体基板の表面に形成されるチャネル
よりも高い位置に配置されるエレベーテッド・ソース／
ドレイン構造を有し、 前記素子分離絶縁膜上には、前記素子分離絶縁膜の幅以
下の幅を有するストッパ絶縁膜が配置されていることを
特徴とする半導体装置。 - 【請求項２】 前記ストッパ絶縁膜の幅が前記素子分離
絶縁膜の幅と実質的に同じで、前記半導体基板の表面か
ら前記ストッパ絶縁膜の上面までの高さが、前記半導体
基板の表面から前記ソース／ドレイン領域の表面までの
高さ以上であることを特徴とする請求項１記載の半導体
装置。 - 【請求項３】 前記ストッパ絶縁膜の幅が前記素子分離
絶縁膜の幅よりも狭く、前記半導体基板の表面から前記
ストッパ絶縁膜の上面までの高さＨと前記半導体基板の
表面から前記ソース／ドレイン領域の表面までの高さ
Ｔ’は、Ｈ＋Ｘ≧Ｔ’（但し、Ｘは、前記素子分離絶縁
膜のエッジ部から前記ストッパ絶縁膜のエッジ部までの
距離とする。）なる関係を有していることを特徴とする
請求項１記載の半導体装置。 - 【請求項４】 半導体基板上に形成されるＭＩＳＦＥＴ
と、前記ＭＩＳＦＥＴを取り囲む素子分離絶縁膜とを備
え、 前記素子分離絶縁膜上には、前記素子分離絶縁膜が前記
ＭＩＳＦＥＴを取り囲む範囲よりも広い範囲で前記ＭＩ
ＳＦＥＴを取り囲むストッパ絶縁膜が配置され、前記ス
トッパ絶縁膜が前記ＭＩＳＦＥＴを取り囲む範囲内に
は、前記ＭＩＳＦＥＴのソース／ドレイン領域となる半
導体層が満たされ、前記素子分離絶縁膜上の前記半導体
層が前記ソース／ドレイン領域に対するコンタクト領域
を構成していることを特徴とする半導体装置。 - 【請求項５】 前記ＭＩＳＦＥＴのゲート電極が延びる
方向では、前記ストッパ絶縁膜が前記ＭＩＳＦＥＴを取
り囲む範囲の幅は、前記素子分離絶縁膜が前記ＭＩＳＦ
ＥＴを取り囲む範囲の幅に実質的に等しく、前記ＭＩＳ
ＦＥＴのゲート電極が延びる方向に交差する方向では、
前記ストッパ絶縁膜が前記ＭＩＳＦＥＴを取り囲む範囲
の幅は、前記素子分離絶縁膜が前記ＭＩＳＦＥＴを取り
囲む範囲の幅よりも広いことを特徴とする請求項４記載
の半導体装置。 - 【請求項６】 半導体基板内に配置される第１及び第２
素子領域と、 前記第１及び第２素子領域の間に形成される素子分離絶
縁膜と、 前記素子分離絶縁膜の幅よりも狭い幅を有し、前記素子
分離絶縁膜上に配置されるストッパ絶縁膜と、 前記第１及び第２素子領域上並びに前記ストッパ絶縁膜
上を除く前記素子分離絶縁膜上に形成される半導体層
と、 前記第１素子領域上の前記半導体層に形成され、ソース
／ドレイン領域の底面の一部が前記素子分離絶縁膜に接
触する第１ＭＩＳＦＥＴと、 前記第２素子領域上の前記半導体層に形成され、ソース
／ドレイン領域の底面の一部が前記素子分離絶縁膜に接
触する第２ＭＩＳＦＥＴとを具備することを特徴とする
半導体装置。 - 【請求項７】 前記半導体基板の表面から前記ストッパ
絶縁膜の上面までの高さＨと前記半導体基板の表面から
前記半導体層の表面までの高さＴ’は、Ｈ＋Ｘ≧Ｔ’
（但し、Ｘは、前記素子分離絶縁膜のエッジ部から前記
ストッパ絶縁膜のエッジ部までの距離とする。）なる関
係を有していることを特徴とする請求項６記載の半導体
装置。 - 【請求項８】 前記ストッパ絶縁膜は、前記素子分離絶
縁膜に対してエッチング選択比を有する材料から構成さ
れることを特徴とする請求項１、４及び６のいずれか１
項に記載の半導体装置。 - 【請求項９】 半導体基板上に形成される第１及び第２
ＭＩＳＦＥＴと、前記第１及び第２ＭＩＳＦＥＴを電気
的に分離する素子分離絶縁膜とを備え、 前記第１及び第２ＭＩＳＦＥＴは、ソース／ドレイン領
域の表面が前記半導体基板の表面に形成されるチャネル
よりも高い位置に配置されるエレベーテッド・ソース／
ドレイン構造を有し、 前記素子分離絶縁膜上には、前記第１及び第２ＭＩＳＦ
ＥＴのソース／ドレイン領域となると共に、前記第１及
び第２ＭＩＳＦＥＴを電気的に接続する半導体層が形成
されることを特徴とする半導体装置。 - 【請求項１０】 半導体基板内に配置される第１及び第
２素子領域と、 前記第１及び第２素子領域の間に形成される素子分離絶
縁膜と、 前記第１及び第２素子領域上並びに前記素子分離絶縁膜
上に形成される半導体層と、 前記第１素子領域上の前記半導体層に形成される第１Ｍ
ＩＳＦＥＴと、 前記第２素子領域上の前記半導体層に形成される第２Ｍ
ＩＳＦＥＴとを備え、 前記第１及び第２ＭＩＳＦＥＴのソース／ドレイン領域
は、前記素子分離絶縁膜上の前記半導体層で互いに結合
されていることを特徴とする半導体装置。 - 【請求項１１】 前記半導体基板の表面と前記素子分離
絶縁膜の表面は、実質的に一致していることを特徴とす
る請求項１、４、６、９及び１０のいずれか１項に記載
の半導体装置。 - 【請求項１２】 半導体基板上に形成される第１及び第
２ＭＩＳＦＥＴと、前記第１及び第２ＭＩＳＦＥＴを電
気的に分離するＳＴＩ構造の素子分離絶縁膜とを備え、 前記第１及び第２ＭＩＳＦＥＴは、ソース／ドレイン領
域の表面が前記半導体基板の表面に形成されるチャネル
よりも高い位置に配置されるエレベーテッド・ソース／
ドレイン構造を有し、 前記素子分離絶縁膜のエッジ部には窪みが設けられ、前
記窪み内には、前記第１及び第２ＭＩＳＦＥＴのソース
／ドレイン領域となる半導体層が満たされることを特徴
とする半導体装置。 - 【請求項１３】 半導体基板内に配置される第１及び第
２素子領域と、 前記第１及び第２素子領域の間に形成され、エッジ部に
窪みを有するＳＴＩ構造の素子分離絶縁膜と、 前記第１及び第２素子領域上及び前記素子分離絶縁膜の
窪み内に形成される半導体層と、 前記第１素子領域上の前記半導体層に形成され、ソース
／ドレイン領域の底面の一部が前記素子分離絶縁膜に接
触する第１ＭＩＳＦＥＴと、 前記第２素子領域上の前記半導体層に形成され、ソース
／ドレイン領域の底面の一部が前記素子分離絶縁膜に接
触する第２ＭＩＳＦＥＴとを具備することを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11058750A JP2000260952A (ja) | 1999-03-05 | 1999-03-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11058750A JP2000260952A (ja) | 1999-03-05 | 1999-03-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000260952A true JP2000260952A (ja) | 2000-09-22 |
Family
ID=13093229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11058750A Pending JP2000260952A (ja) | 1999-03-05 | 1999-03-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000260952A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003100769A (ja) * | 2001-09-20 | 2003-04-04 | Nec Corp | 半導体装置およびその製造方法 |
| JP2006049835A (ja) * | 2004-07-30 | 2006-02-16 | Hynix Semiconductor Inc | トレンチ構造の素子分離膜を有する半導体素子及びその製造方法 |
| JP2006237509A (ja) * | 2005-02-28 | 2006-09-07 | Toshiba Corp | 半導体装置 |
| US7190035B2 (en) * | 2003-12-12 | 2007-03-13 | Kabushiki Kaisha Toshiba | Semiconductor device having elevated source/drain on source region and drain region |
| JP2008004894A (ja) * | 2006-06-26 | 2008-01-10 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2008187141A (ja) * | 2007-01-31 | 2008-08-14 | Elpida Memory Inc | 半導体装置とその製造方法及び半導体記憶装置 |
| JP2011530168A (ja) * | 2008-07-30 | 2011-12-15 | フリースケール セミコンダクター インコーポレイテッド | 拡幅活性領域を有する半導体素子 |
| JP2013514598A (ja) * | 2009-12-15 | 2013-04-25 | クアルコム，インコーポレイテッド | 対称的な電気挙動を有する物理的に非対称的な半導体装置を採用するシステム及び方法 |
| JP2014160735A (ja) * | 2013-02-19 | 2014-09-04 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
| JP2016105500A (ja) * | 2016-02-01 | 2016-06-09 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置の製造方法、及び、半導体装置 |
| US9780215B2 (en) | 2014-06-16 | 2017-10-03 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing semiconductor device and semiconductor device |
| KR20210135912A (ko) * | 2020-05-05 | 2021-11-16 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 장치 및 제조 방법 |
-
1999
- 1999-03-05 JP JP11058750A patent/JP2000260952A/ja active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003100769A (ja) * | 2001-09-20 | 2003-04-04 | Nec Corp | 半導体装置およびその製造方法 |
| US7190035B2 (en) * | 2003-12-12 | 2007-03-13 | Kabushiki Kaisha Toshiba | Semiconductor device having elevated source/drain on source region and drain region |
| JP2006049835A (ja) * | 2004-07-30 | 2006-02-16 | Hynix Semiconductor Inc | トレンチ構造の素子分離膜を有する半導体素子及びその製造方法 |
| JP2006237509A (ja) * | 2005-02-28 | 2006-09-07 | Toshiba Corp | 半導体装置 |
| JP2008004894A (ja) * | 2006-06-26 | 2008-01-10 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| US7829419B2 (en) | 2006-06-26 | 2010-11-09 | Elpida Memory, Inc. | Semiconductor device and method for manufacturing the same |
| US8093130B2 (en) | 2007-01-31 | 2012-01-10 | Elpida Memory, Inc. | Method of manufacturing a semiconductor device having raised source and drain of differing heights |
| JP2008187141A (ja) * | 2007-01-31 | 2008-08-14 | Elpida Memory Inc | 半導体装置とその製造方法及び半導体記憶装置 |
| JP4658977B2 (ja) * | 2007-01-31 | 2011-03-23 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| JP2011530168A (ja) * | 2008-07-30 | 2011-12-15 | フリースケール セミコンダクター インコーポレイテッド | 拡幅活性領域を有する半導体素子 |
| JP2013514598A (ja) * | 2009-12-15 | 2013-04-25 | クアルコム，インコーポレイテッド | 対称的な電気挙動を有する物理的に非対称的な半導体装置を採用するシステム及び方法 |
| JP2014160735A (ja) * | 2013-02-19 | 2014-09-04 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
| US9780215B2 (en) | 2014-06-16 | 2017-10-03 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing semiconductor device and semiconductor device |
| US10026842B2 (en) | 2014-06-16 | 2018-07-17 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing semiconductor device |
| JP2016105500A (ja) * | 2016-02-01 | 2016-06-09 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置の製造方法、及び、半導体装置 |
| KR20210135912A (ko) * | 2020-05-05 | 2021-11-16 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 장치 및 제조 방법 |
| US11562923B2 (en) | 2020-05-05 | 2023-01-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor arrangement including a first electrical insulator layer and a second electrical insulator layer and method of making |
| KR102542157B1 (ko) * | 2020-05-05 | 2023-06-09 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 장치 및 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7067881B2 (en) | Semiconductor device | |
| JP3607431B2 (ja) | 半導体装置およびその製造方法 | |
| US20100102388A1 (en) | LDMOS Transistor Having Elevated Field Oxide Bumps And Method Of Making Same | |
| US10586730B2 (en) | Trench isolated IC with transistors having LOCOS gate dielectric | |
| JP6037085B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2001035913A (ja) | 半導体装置およびその製造方法 | |
| JP2000260952A (ja) | 半導体装置 | |
| JPH0586673B2 (ja) | ||
| JP5718265B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| US7135742B1 (en) | Insulated gate type semiconductor device and method for fabricating same | |
| JPH09129877A (ja) | 半導体装置の製造方法、絶縁ゲート型半導体装置の製造方法および絶縁ゲート型半導体装置 | |
| KR100737309B1 (ko) | 반도체 장치 및 반도체 장치의 제조 방법 | |
| US6359312B1 (en) | Semiconductor device with SOI structure | |
| US11049956B2 (en) | Method of forming a semiconductor device | |
| JP3150064B2 (ja) | 縦型電界効果トランジスタの製法 | |
| US6268268B1 (en) | Method of manufacturing semiconductor device | |
| JPH10125694A (ja) | 半導体装置及びその製造方法 | |
| US20060008962A1 (en) | Manufacturing method of semiconductor integrated circuit device | |
| JP3340361B2 (ja) | 半導体装置及びその製造方法 | |
| JP2000100928A (ja) | 半導体装置およびその製造方法 | |
| JPH1187490A (ja) | 半導体装置およびその製造方法 | |
| EP2105962A2 (en) | Semiconductor device and production method thereof | |
| JP2012033841A (ja) | 半導体装置及びその製造方法 | |
| US6696743B1 (en) | Semiconductor transistor having gate electrode and/or gate wiring | |
| JP2003060202A (ja) | Ｍｉｓ電界効果トランジスタ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040802 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060912 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070123 |