JP2000100928A

JP2000100928A - 半導体装置およびその製造方法

Info

Publication number: JP2000100928A
Application number: JP10266108A
Authority: JP
Inventors: Hidetaka Horiuchi; 英隆堀内
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1998-09-21
Filing date: 1998-09-21
Publication date: 2000-04-07

Abstract

(57)【要約】【課題】簡単な方法で、コンタクトホールとアクティブ
領域との重ね合わせ誤差の十分な許容量を得ることがで
きる半導体装置およびその製造方法を提供する。【解決手段】アクティブ領域の上を横切って素子分離領
域の上まで延線されたゲート配線を形成した後、素子分
離領域の溝の内部に埋め込まれた絶縁物の表面の高さ
が、アクティブ領域の表面の高さよりも低くなるよう
に、アクティブ領域と素子分離領域との境界の部分に所
定深さの段差を形成し、この段差の部分に、窒化硅素膜
または窒化酸化硅素膜のストッパ層を形成することによ
り、上記課題を解決する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置のコン
タクトホールの形成工程において、コンタクトホールと
アクティブ領域との重ね合わせ誤差の許容量を大きくす
るための技術分野に関するものである。

【０００２】

【従来の技術】半導体の素子分離法の１つに埋め込み素
子分離法（Shallow Trench Isolation：以下、ＳＴＩ法
という）がある。この方法に関しては、例えばアイイー
ディーエム・テクニカル・ダイジェスト（IEDM Technic
al Digest ）１９９３年第５７〜５９頁等に報告があ
る。

【０００３】以下、図１０に示す断面工程図を参照し
て、前述のＳＴＩ法による素子分離領域の形成工程の一
例について説明する。まず、シリコン基板１６の表面を
１５ｎｍ酸化してシリコン酸化膜４６を形成し、その上
に１５０ｎｍの窒化硅素膜４８を堆積した後、フォトリ
ソグラフィー工程により、この窒化硅素膜４８の上に、
素子分離領域となるべき箇所を開口したマスク５０を形
成する（図１０（ａ））。

【０００４】続いて、このマスク５０を用いて、窒化硅
素膜４８、シリコン酸化膜４６の順にエッチングを行
い、さらにシリコン基板１６を４００ｎｍの深さまでエ
ッチングしてトレンチ溝５２を形成した後、マスク５０
を除去する（図１０（ｂ））。その後、トレンチ溝５２
の内部を含む窒化硅素膜４８の表面全面に酸化硅素膜等
の絶縁物２８を堆積し、これをＣＭＰ（chemical mecha
nical polishing ）法等により、窒化硅素膜４８の表面
が露出するまでエッチバックする（図１０（ｃ））。

【０００５】次いで、窒化硅素膜４８、シリコン酸化膜
４６の順に除去し、シリコン基板１６の表面より突出す
る素子分離領域１４を得る（図１０（ｄ））。基本は以
上の通りであるが、シリコン基板１６のエッチング直後
に、この基板１６のトレンチ溝５２の表面を薄く酸化し
たり、ＣＭＰ後に、基板１６および素子分離領域１４で
ある窒化硅素膜２８の角を丸めるための酸化を行ったり
というように、その変化は様々である。

【０００６】このＳＴＩ法には、従来のＬＯＣＯＳ（Lo
cal Oxidation of Silicon）法と比べて、素子分離領域
１４が小さいという特徴がある反面、ＬＯＣＯＳ法のよ
うなソース・ドレイン領域の横方向への広がりがないた
め、図１１に示すように、フォトリソグラフィー工程の
重ね合わせ誤差により、コンタクトホール３４が素子分
離領域１４上に開孔された場合、コンタクトホール３４
内に埋め込まれた金属材料等とウェルまたは基板１６と
がショートし、リーク電流が発生する場合があるという
欠点がある。

【０００７】このような欠点を克服するものとして、例
えば特開平８−２７４１６６号公報や特開平９−１３４
９５４号公報に開示の半導体装置およびその製造方法、
さらには、ＳＴＩ法のために特化されたものではない
が、特開平７−２９９９３号公報に開示の半導体装置等
が提案されている。これらの公知技術ではいずれも、シ
リコン窒化膜等からなるストッパ層が利用される。スト
ッパ層は、コンタクトホールエッチングに使用されるド
ライエッチングの条件を適切に設定することによって、
層間絶縁膜を構成する酸化硅素膜もしくは酸化硅素を主
体とする膜に比較して、エッチング速度を遅くすること
ができる材料の膜によって構成される層である。

【０００８】まず、特開平８−２７４１６６号公報に開
示の半導体装置およびその製造方法は、半導体基板の表
面にトレンチ溝を形成し、その内部に酸化シリコン膜を
堆積した後、この酸化シリコン膜をエッチングして、そ
の表面が基板表面よりも下にくるようにし、続いて、そ
の上にエッチストッパ層を構成する窒化シリコン膜を堆
積し、この窒化シリコン膜を酸化シリコン膜の上にだけ
残す平坦化処理を行って、酸化シリコン膜および窒化シ
リコン膜からなる素子分離領域を形成するものである。

【０００９】同公報に開示の半導体装置およびその製造
方法によれば、窒化シリコン膜がエッチングストッパと
しての役割を果たすため、アラインメントずれによって
素子分離領域上にコンタクト孔の一部が来た場合にも、
素子分離領域端部の酸化シリコン膜のエッチングが防止
され、配線と基板との短絡を回避することができるとし
ている。しかし、同公報に開示の素子分離領域の上面全
面を窒化シリコン膜で覆う方法では、その製造方法が非
常に複雑になるという欠点がある。

【００１０】続いて、特開平９−１３４９５４号公報に
開示の半導体装置およびその製造方法は、トレンチ溝を
形成し、その内部にシリコン酸化膜を堆積して、このシ
リコン酸化膜からなる素子分離領域を形成した後、この
シリコン酸化膜の上面を等方性エッチングしてそのエッ
ジ部を後退させ、その上にストッパ層を構成するシリコ
ン窒化膜を堆積し、このシリコン窒化膜を異方性エッチ
ングして、シリコン酸化膜の上面のエッジ部にシリコン
窒化膜側壁を形成するものである。

【００１１】同公報に開示の半導体装置およびその製造
方法によれば、リソグラフィー法によるコンタクト孔形
成時にマスクの合わせずれが生じ、層間絶縁膜をエッチ
ングする時にエッチングが素子分離領域にかかってしま
っても、素子分離領域のエッジの後退した部分に形成さ
れたシリコン窒化膜がエッチングストッパとして作用す
るので、素子分離領域のエッジ部がエッチングされるの
を防ぎ、コンタクト孔に形成された配線層と基板とが接
触するのを回避するとしている。

【００１２】同公報に開示の方法では、犠牲酸化膜のエ
ッチング時に生じるシリコン窒化膜のサイドウォールの
角が、ゲートのストリンガーによるショートを引き起こ
しやすいという欠点がある。

【００１３】さらに、同公報によれば、シリコン窒化膜
側壁の形成工程は、ＬＤＤ（Lightly Doped Drain ）側
壁形成工程と兼ねることができるとしているが、この場
合、素子分離領域のシリコン酸化膜の表面をアクティブ
領域よりも低くすると、シリコン酸化膜の後退させた部
分に露出されるアクティブ領域の角にゲートが形成され
るため、ゲート酸化膜の耐圧が低下する、逆狭チャネル
効果が発生する、アクティブ領域側壁のしきい値制御を
行っていない部分にまでチャネルが形成される、等の問
題も発生する。

【００１４】次に、特開平７−２９９９３号公報に開示
の半導体装置は、上層にシリコン酸化膜付きのゲート電
極を形成した後、その上全面に、シリコン窒化膜、シリ
コン酸化膜をこの順に堆積し、これを異方性エッチング
してゲート電極側壁にサイドウォールを形成する際に、
シリコン窒化膜をエッチングストッパとしてシリコン酸
化膜をエッチングすることにより、ゲート電極上のシリ
コン酸化膜やＬＯＣＯＳ酸化膜がエッチングされて削ら
れるのを防止できるとしている。

【００１５】しかし、同公報に開示の半導体装置のよう
に、全面をシリコン窒化膜で覆う方法では、ＬＯＣＯＳ
法による素子分離の場合には、不純物の熱拡散によって
フィールド酸化膜の下にもある程度のソース・ドレイン
領域が広がるため、ある程度リークの発生を防止できる
可能性はあるが、ＳＴＩ法では、コンタクト孔底のシリ
コン窒化膜をエッチングする際に、アクティブ領域の側
壁部分が露出するため、リーク発生につながる危険性が
ある。

【００１６】

【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、簡単な方法で、
コンタクトホールとアクティブ領域との重ね合わせ誤差
の十分な許容量を得ることができる半導体装置およびそ
の製造方法を提供することにある。

【００１７】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体基板に開孔された所定深さの溝の
内部に絶縁物を埋め込んで形成された素子分離領域と、
この素子分離領域によって囲まれて分離されたアクティ
ブ領域と、このアクティブ領域の上を横切って前記素子
分離領域の上まで延線されたゲート配線とを有する半導
体装置であって、少なくとも前記アクティブ領域と前記
素子分離領域との境界周辺部の、前記素子分離領域の溝
の内部に埋め込まれた絶縁物の表面の高さが、前記素子
分離領域の上まで延線されたゲート配線の下の部分を除
いて、前記アクティブ領域の表面の高さよりも低くなる
ように、前記境界の部分に所定深さの段差が形成されて
おり、少なくとも前記段差の部分に、窒化硅素膜または
窒化酸化硅素膜のストッパ層が形成されていることを特
徴とする半導体装置を提供するものである。

【００１８】また、本発明は、半導体基板に開孔された
所定深さの溝の内部に絶縁物を埋め込んで形成された素
子分離領域と、この素子分離領域によって囲まれて分離
されたアクティブ領域とを有する半導体装置の製造方法
であって、前記アクティブ領域の上を横切って前記素子
分離領域の上まで延線されたゲート配線を形成した後、
少なくとも前記アクティブ領域と前記素子分離領域との
境界周辺部の、前記素子分離領域の溝の内部に埋め込ま
れた絶縁物の表面の高さが、前記アクティブ領域の表面
の高さよりも低くなるように、前記境界の部分に所定深
さの段差を形成し、少なくとも前記段差の部分に、窒化
硅素膜または窒化酸化硅素膜のストッパ層を形成するこ
とを特徴とする半導体装置の製造方法を提供するもので
ある。

【００１９】ここで、上記半導体装置の製造方法であっ
て、前記段差を形成した後、さらに、高濃度ソース・ド
レイン領域形成のためのイオン注入を、垂直面に対して
所定角度傾斜させて行うのが好ましい。

【００２０】また、前記ストッパ層の形成は、前記アク
ティブ領域および前記素子分離領域の全面に前記窒化硅
素膜または前記窒化酸化硅素膜を堆積し、この窒化硅素
膜または窒化酸化硅素膜をエッチバックすることによ
り、前記段差の部分に前記ストッパ層を形成するのが好
ましい。

【００２１】さらに、前記段差が１００ｎｍ以上である
のが好ましく、前記イオン注入の傾斜角度が１７゜以上
であるのが好ましい。

【００２２】

【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の半導体装置およびその製造方
法を詳細に説明する。図２（ｇ）は、本発明の半導体装
置の一実施例の断面概念図である。同図に示すように、
本発明の半導体装置１０は、各々のアクティブ領域１２
が素子分離領域１４によって分離されており、図示例の
場合、各々のアクティブ領域１２にはトランジスタが形
成されている。

【００２３】すなわち、アクティブ領域１２では、シリ
コン基板等の半導体基板１６の上層にゲート酸化膜１８
が形成され、そのまた上層にゲート電極（ゲート配線）
２０が形成され、このゲート電極２０の両側壁面にサイ
ドウォール２２が形成されている。このサイドウォール
２２の下の半導体基板１６内には、ＬＤＤ構造となる低
濃度ソース・ドレイン領域２４が形成され、その両側に
は、高濃度ソース・ドレイン領域２６が形成されてい
る。

【００２４】一方、素子分離領域１４には、ＳＴＩ法等
により、半導体基板１６をエッチングして形成した所定
深さのトレンチ溝の内部に、例えば酸化硅素膜等の絶縁
物２８が埋め込まれている。本発明の半導体装置１０で
は、同図に示すように、素子分離領域１４のトレンチ溝
の内部に埋め込まれた絶縁物２８の表面の高さが、アク
ティブ領域１２の表面の高さよりも低くなるように、ア
クティブ領域１２と素子分離領域１４との境界には所定
深さの段差が形成されている。

【００２５】ここで、アクティブ領域１２は、その周囲
を素子分離領域１４によって囲まれて分離されており、
ゲート電極２０は、アクティブ領域１２の上を横切って
配線され、その両端のゲート配線は、素子分離領域１４
の上まで延線されている。なお、本発明の半導体装置１
０では、前述の素子分離領域１４の絶縁物２８の表面
は、素子分離領域１４の上まで延線されたゲート配線の
下の部分を除いて、アクティブ領域１２の表面の高さよ
りも低く形成されている。

【００２６】アクティブ領域１２および素子分離領域１
４の上全面には、窒化硅素膜または窒化酸化硅素膜のス
トッパ層３０が堆積され、このストッパ層３０の上に、
層間絶縁膜３２が堆積されている。そして、アクティブ
領域１２の高濃度ソース・ドレイン領域２６の上に堆積
されたストッパ層３０および層間絶縁膜３２がエッチン
グされ、コンタクトホール３４が開孔されて高濃度ソー
ス・ドレイン領域２６の表面が露出されている。層間絶
縁膜３２は、例えば酸化硅素（ＳｉＯ₂)膜、もしくはＢ
ＰＳＧ（borophosphosilicate glass)、ＳＯＧ（spin-o
n-glass)等の酸化硅素を主体とする膜によって構成され
ている。このため、コンタクトホールエッチングのドラ
イエッチ条件を適切に設定することにより、ストッパ層
のエッチング速度を、層間絶縁膜のエッチング速度に比
較して小さくすることができる。

【００２７】本発明の半導体装置１０では、アクティブ
領域１２と素子分離領域１４との境界部分に段差が形成
されている。このため、図３に示すように、アラインメ
ントずれが生じ、コンタクトホール３４が境界上に開孔
された場合であっても、この境界のアクティブ領域１２
のエッジ部分にストッパ層３０からなるサイドウォール
３６が自己整合的に形成される。これにより、コンタク
トホール３４内に埋め込まれる金属材料等がウェルまた
は基板１６と接触してショートするのを回避することが
できる。

【００２８】次に、図１および図２に示す工程断面図を
参照しながら、本発明の半導体装置の製造方法の一実施
例について説明する。

【００２９】まず、例えば図１０に示す従来公知のＳＴ
Ｉ法にしたがって、半導体基板１６にトレンチ溝５２を
形成し、このトレンチ溝５２内に酸化硅素膜等の絶縁物
２８を埋め込んで素子分離領域１４を形成する。この時
点での素子分離領域１４の表面は、本実施例では、アク
ティブ領域１２の表面よりも５０ｎｍ高く形成する。続
いて、従来公知の方法を用いて、ゲート酸化膜１８、ゲ
ート電極２０、ＬＤＤ構造となる低濃度ソース・ドレイ
ン領域２４を形成する（図１（ａ））。

【００３０】ここで、ゲート電極２０は、アクティブ領
域１２の上を横切って配線され、その両端のゲート配線
は、素子分離領域１４の上まで延線される。その後、表
面全面に、例えば窒化硅素膜３８を１００ｎｍ堆積し
（図１（ｂ））、ＲＩＥ（Reactive Ion Etching）法等
の異方的なドライエッチングにより、窒化硅素膜３８の
全面エッチバックを行い、ゲート電極２０の両側壁面に
サイドウォール２２を形成する（図１（ｃ））。

【００３１】この時、エッチバック条件を、例えば窒化
硅素膜（Ｓｉ₃Ｎ₄)と酸化硅素膜（ＳｉＯ₂)とのエッチ
ングレート比が１：３となるように設定し、エッチバッ
ク量を１５０ｎｍとする。図１（ｃ）に示すように、５
０ｎｍのオーバーエッチングにより、素子分離領域１４
のトレンチ溝の内部に埋め込まれた絶縁物２８の表面
は、素子分離領域１４の上まで延線されたゲート配線の
下の部分を除いて、アクティブ領域１２の表面よりも１
００ｎｍ下方までエッチングされる。

【００３２】続いて、高濃度ソース・ドレイン領域２６
のイオン注入を行い、アニールにより高濃度ソース・ド
レイン領域２６を活性化した後（図１（ｄ））、表面全
面にストッパ層となる窒化硅素膜４０を３５ｎｍ堆積す
る（図２（ｅ））。

【００３３】その後、従来公知の方法、例えばＣＶＤ
（Chemical Vapor Deposition)法等により表面全面に層
間絶縁膜３２を堆積し、ＣＭＰ法やＳＯＧエッチバック
法等により、層間絶縁膜３２の表面を平坦化し、フォト
リソグラフィー工程により、感光性レジストを塗布し、
これをパターニングしてコンタクトホールマスク（図示
せず）を形成し、このコンタクトマスクを用いてコンタ
クトホール３４を開孔する。

【００３４】この時、コンタクトホール３４の開孔は、
まず、ストッパ層である窒化硅素膜４０の表面が露出さ
れたところで停止させ（図２（ｆ））、続いて、このス
トッパ層の窒化硅素膜４０をエッチングして除去する
（図２（ｇ））。この後は、従来公知の方法を用いて、
コンタクトホール３４内への金属材料の埋め込みや、層
間絶縁膜３２上の配線パターンの形成等のメタライゼー
ションおよびそれ以後の各工程を行い、本発明の半導体
装置を得る。

【００３５】上記実施例に示すように、コンタクトホー
ル３４とアクティブ領域１２との間に重ね合わせずれ
（アラインメントずれ）がなければ、ストッパ層の窒化
硅素膜４０は、前述のように、コンタクトホール３４開
孔の際のストッパ層としての役割以上の意味はなさな
い。しかし、アラインメントずれが発生した場合には、
このストッパ層が、コンタクトホールとウェルまたは基
板１６との接触を防止する役割を果たす。

【００３６】すなわち、既に述べたが、本発明の半導体
装置１０では、図３に示すように、アラインメントずれ
が生じ、コンタクトホール３４が、アクティブ領域１２
と素子分離領域１４との境界上に開孔された場合、この
境界の段差部分にサイドウォール３６が自己整合的に形
成される。このため、コンタクトホール３４のオーバー
エッチングが大きくても、幾何学的にコンタクトホール
３４内に埋め込まれる金属材料等がウェルまたは基板１
６と接触することがなく、ショートを回避することがで
きる。

【００３７】なお、上記実施例では、素子分離領域１４
の表面とアクティブ領域１２の表面との段差を１００ｎ
ｍとしている。これは、アクティブ領域１２のエッジ部
に形成される窒化硅素膜のサイドウォール３６が、境界
での垂直方向の段差を利用して形成されるものであるた
め、この段差が窒化硅素膜のサイドウォール３６を形成
するのに十分な量でなければ、絶縁に足る窒化硅素膜の
サイドウォール３６が得られないことによるものであ
る。

【００３８】例えば、層間絶縁膜３２の厚さが、標準的
な厚さである１μｍであると仮定すると、ＣＭＰ等によ
る平坦化のばらつきを考慮して、層間絶縁膜３２の膜厚
の５０％の５００ｎｍ程度コンタクトホール３４をオー
バーエッチングする必要がある。この時、層間絶縁膜３
２の酸化硅素膜とストッパ層の窒化硅素膜４０とのエッ
チング速度選択比が２０：１を大きく上回るのは難し
く、ストッパ層の窒化硅素膜４０も５００ｎｍの１／２
０の２５ｎｍ程度削られてしまう。

【００３９】したがって、ストッパ層３０で確実にエッ
チングを停止させるために、窒化硅素膜４０は３５ｎｍ
程度の厚さが必要である。また、コンタクトホール３４
底のストッパ層の窒化硅素膜４０の表面には、層間絶縁
膜３２である酸化硅素膜のエッチング時に、ポリマー等
のエッチングを停止させる強固な膜が堆積される。この
ため、これを含めてエッチングしてアクティブ領域１２
の表面を確実に露出させるためには、窒化硅素膜４０を
５０ｎｍ程度までオーバーエッチングする必要がある。

【００４０】ここで、コンタクトホール３４が、アクテ
ィブ領域１２と素子分離領域１４との境界上に開孔され
た場合、アクティブ領域１２の表面と素子分離領域１４
の表面との間に、前述のエッチング量の５０ｎｍ以上の
段差があれば、計算上は、境界のアクティブ領域１２の
エッジ部分に窒化硅素膜４０の厚さ分のサイドウォール
３６が自己整合的に形成されるため、コンタクトホール
３４内に埋め込まれる金属材料等がウェルまたは基板と
接触することがなく、ショートは回避できるはずであ
る。

【００４１】しかし、現実のＳＴＩ法によるトレンチ溝
は、逆狭チャネル効果の緩和のためにテーパーを持たせ
るのが一般的であるため、アクティブ領域１２の表面と
素子分離領域１４の表面との間の段差を、例えば前述の
５０ｎｍの２倍の１００ｎｍ以上とすることで、コンタ
クトホール３４とウェルまたは基板とのショートを確実
に回避することができる。

【００４２】前述のように、本発明の半導体装置１０で
は、アラインメントずれが生じた場合のコンタクトホー
ル３４とウェルまたは基板とのショートを回避するため
には、アクティブ領域１２の表面と素子分離領域１４の
表面との間にある程度の段差が必要である。しかし、こ
の段差の最適値は、コンタクトホール３４の深さ（層間
絶縁膜３２の膜厚）、エッチング条件、ストッパ層３０
となる材料の膜質等に応じて変化するため、必要に応じ
て適宜決定すればよい。

【００４３】なお、上記実施例では、ＲＩＥ法でのエッ
チングレートを、シリコン基板（Ｓｉ）＜窒化硅素膜
（Ｓｉ₃Ｎ₄)＜酸化硅素膜（ＳｉＯ₂)とするのが容易で
あるため、ゲート電極２０のサイドウォール２２の材料
を窒化硅素膜とした。しかし、適切な選択比が得られる
のであれば酸化硅素膜を用いてもよい。

【００４４】また、上記実施例では、ゲート電極２０の
サイドウォール２２を形成する際のオーバーエッチング
により、素子分離領域１４の表面をエッチングして、素
子分離領域１４の表面をアクティブ領域１２の表面より
も下方に下げている。しかし、これに限定されず、高濃
度ソース・ドレイン領域２６の形成前に、もしくは後か
ら、素子分離領域１４の酸化硅素膜をエッチバックして
もよい。上記実施例では異方的なドライエッチングでエ
ッチバックを行ったが、エッチバック方法はウェットエ
ッチングでもよい。

【００４５】ここで、ゲート電極２０の形成前に素子分
離領域１４のエッチバックを行うと、段差部分のアクテ
ィブ領域１２の側壁面にもゲート電極が形成され、ゲー
ト電極の直下に、電界の集中が生じやすいアクティブ領
域１２の角が生じてしまう。このため、素子分離領域１
４のエッチバックはゲート電極２０の形成後に行う必要
がある。また、素子分離領域１４のエッチバックは、非
常に強い電界の生じるゲート電極２０のエッジ部分に欠
陥を生じないように、ゲート電極２０のサイドウォール
２２形成後であるのが好ましい。

【００４６】ところで、アクティブ領域１２の高濃度ソ
ース・ドレイン領域とウェルとの間の接合（以下、Ｓ／
Ｄ−ｗｅｌｌ接合と表記する）が非常に浅い場合、図４
（ａ）に示すように、アクティブ領域１２と素子分離領
域１４との境界の段差部分に形成されるサイドウォール
３６がＳ／Ｄ−ｗｅｌｌ接合の深さ以上に削られてしま
うと、コンタクトホール３４とウェルまたは基板１６の
ショートが発生する。また、サリサイドデバイスの場
合、図４（ｂ）に示すように、ソース・ドレイン領域２
６の表面に形成された高融点金属４２を介してショート
が発生する場合がある。

【００４７】これに対し、本発明では、高濃度ソース・
ドレイン領域２６へのイオン注入を行う時、垂直面に対
して所定角度傾斜させてイオン注入を行い、図５に示す
ように、アクティブ領域１２のエッジ部の側壁面にも高
濃度ソース・ドレイン領域２６を形成する。これによ
り、前述のように、アクティブ領域１２のＳ／Ｄ−ｗｅ
ｌｌ接合が浅い場合や、サリサイドデバイスの場合等で
あっても、コンタクトホール３４内に埋め込まれる金属
材料等とウェルまたは基板１６とのショートを確実に防
止できる。

【００４８】ここで、図６のグラフを参照しながら、ア
クティブ領域１２と素子分離領域１４との境界の段差
と、アクティブ領域１２のＳ／Ｄ−ｗｅｌｌ接合の深さ
との関係について説明する。図６のグラフの横軸は境界
の段差、縦軸はＳ／Ｄ−ｗｅｌｌ接合の深さを表す。本
実施例における段差の最適値を１００ｎｍ以上であると
すると、領域Ａは、境界の段差よりもＳ／Ｄ−ｗｅｌｌ
接合の深さの方が深く、ショートが発生しない領域であ
る。

【００４９】一方、領域ＢおよびＣは、Ｓ／Ｄ−ｗｅｌ
ｌ接合の深さよりも境界の段差の方が深く、前述のよう
に、アクティブ領域１２のＳ／Ｄ−ｗｅｌｌ接合が浅い
場合や、サリサイドデバイスの場合等にはショートが発
生することもあり得るため、図５に示すように、アクテ
ィブ領域１２のエッジ部の側壁面にも高濃度ソース・ド
レイン領域２６を形成する必要がある領域である。

【００５０】この時、コンタクトホール３４形成後のメ
タライゼーションの信頼性の関係から、ソース・ドレイ
ン領域２６の深さ、すなわち、Ｓ／Ｄ−ｗｅｌｌ接合の
深さを３０ｎｍ以下にするのは困難であるため、アクテ
ィブ領域１２の側壁面に形成する高濃度ソース・ドレイ
ン領域２６の水平方向の深さも３０ｎｍ以上とする必要
がある。

【００５１】図６のグラフの領域Ｂは、Ｓ／Ｄ−ｗｅｌ
ｌ接合の深さが１００ｎｍ以上であり、Ｓ／Ｄ−ｗｅｌ
ｌ接合の深さはイオン注入エネルギーにほぼ比例するた
め、例えばアクティブ領域１２の表面のソース・ドレイ
ン領域２６の深さが１００ｎｍ、側壁面のソース・ドレ
イン領域２６の深さが３０ｎｍとなる角度、本実施例の
場合には１７゜の角度でイオン注入を行うことにより、
図５に示すように、アクティブ領域１２の側壁面にも高
濃度ソース・ドレイン領域２６を形成することができ
る。

【００５２】また、領域Ｃは、Ｓ／Ｄ−ｗｅｌｌ接合の
深さが１００ｎｍ未満であるため、アクティブ領域１２
の側壁面のソース・ドレイン領域２６の深さを３０ｎｍ
とするためには、本実施例の場合、１７゜よりも大きい
角度でイオン注入を行う必要がある。なお、本実施例の
半導体装置１０では、イオン注入の角度を１７゜以上と
して説明しているが、本発明はこれに限定されず、イオ
ン注入の角度は、必要に応じて適宜決定すればよい。

【００５３】また、傾斜させてイオン注入を行うのは、
例えばＮ型ＭＯＳトランジスタだけでもよいし、Ｐ型Ｍ
ＯＳトランジスタだけでもよいし、両方でもよい。ま
た、Ｓ／Ｄ−ｗｅｌｌ接合の接合深さが低濃度ソース・
ドレイン領域２４で決定される場合には、低濃度ソース
・ドレイン領域２４のイオン注入だけを傾斜させても、
コンタクトホール３４とウェルまたは基板１６とのショ
ートは避けられる。しかし、オーミックなコンタクトを
得るためには、高濃度ソース・ドレイン領域２６のイオ
ン注入を傾斜させる必要がある。

【００５４】また、ソース・ドレイン領域２６の不純物
濃度は、不純物のイオン注入量および熱拡散量により決
定される。図７（ａ）に示すように、従来の半導体装置
では、アクティブ領域１２の表面よりも素子分離領域１
４の表面の方が高く、傾斜させずにイオン注入を行う。
このため、ソース・ドレイン領域２６の中央部では一定
の不純物濃度が得られる。しかし、境界近傍の周辺部で
は、不純物の拡散が制限されるため、不純物濃度は低く
なる。

【００５５】これに対し、本発明の半導体装置の製造方
法では、図７（ｂ）に示すように、アクティブ領域１２
よりも素子分離領域１４の方が低く、かつ、傾斜させて
イオン注入を行う。このため、アクティブ領域１２の側
壁面にも不純物が注入される。この結果、境界近傍の周
辺部においての不純物濃度が高くなる。なお、このよう
にソース・ドレイン領域の周辺部まで一定以上の不純物
濃度に保つことによりＳ／Ｄ−ｗｅｌｌ接合の接合容量
が小さくなり、ＲＣ遅延が低減されて回路動作が高速化
されるという利点もある。

【００５６】また、本実施例では、素子分離領域１４の
表面全面を除去して、アクティブ領域１２の表面よりも
低くしているが、本発明はこれに限定されず、境界周辺
部の素子分離領域１４の表面だけを除去してもよい。こ
の場合、イオン注入の傾斜角度によっては、傾斜させて
イオン注入を行う際に、素子分離領域１４の除去されて
いない上面が、傾斜させたイオン注入の邪魔になる場合
がある。したがって、素子分離領域１４の表面全面を除
去する方が好ましい。

【００５７】次に、図８に示す工程断面図を参照しなが
ら、本発明の半導体装置の製造方法の別の実施例につい
て説明する。

【００５８】まず、図２（ｅ）までの工程は同じであ
る。すなわち、素子分離領域１４を形成し、ゲート電極
２０および低濃度ソース・ドレイン領域２４を形成し
て、表面全面に窒化硅素膜３８を堆積した後、ＲＩＥ法
等の異方的なドライエッチングにより、全面をエッチバ
ックしてゲート電極２０の側壁にサイドウォール２２を
形成する。続いて、高濃度ソース・ドレイン領域２６を
形成し、表面全面に、コンタクトホール３４開孔の際の
ストッパ層３０となる窒化硅素膜４０を堆積する。

【００５９】その後、ＲＩＥ法等の異方的なドライエッ
チングで全面をエッチバックして、アクティブ領域１２
と素子分離領域１４との境界の段差部に窒化硅素膜４０
のサイドウォール４４を形成する（図８（ｆ））。この
窒化硅素膜のサイドウォール４４が、本実施例における
ストッパ層である。続いて、ＣＶＤ法等により表面全面
に層間絶縁膜３２を堆積して、ＣＭＰ法やＳＯＧエッチ
バック法等により、層間絶縁膜３２の表面を平坦化し、
フォトリソグラフィー工程により、コンタクトホールマ
スク（図示せず）を形成してコンタクトホール３４を開
孔する（図８（ｇ））。

【００６０】図９に示すように、アクティブ領域１２と
素子分離領域１４との境界の段差部に形成したサイドウ
ォール４４は、アラインメントずれが生じ、コンタクト
ホール３４が境界上に開孔された場合、境界の素子分離
領域１４がエッチングされて、ウェルまたは基板１６の
側壁面が露出されるのを防止するためのエッチングスト
ッパとして機能する。したがって、コンタクトホール３
４内に埋め込む金属材料等がウェルまたは基板１６と接
触することがなく、ショートを回避することができる。

【００６１】本実施例では、図１および図２に示す工程
と比べて、ドライエッチング工程が１回増えるものの、
境界の段差部に確実にサイドウォール４４を形成できる
という利点がある。なお、上記実施例では、高濃度ソー
ス・ドレイン領域２６を形成した後、表面全面に窒化硅
素膜４０を堆積してエッチバックしているが、図１
（ｃ）に示すゲート電極２０のサイドウォール２２形成
直後に、境界の段差部のサイドウォール４４を形成する
ようにしてもよい。

【００６２】また、本実施態様では、あらかじめ境界の
段差部にサイドウォール４４を形成するため、例えば図
４に示すように、アクティブ領域１２のＳ／Ｄ−ｗｅｌ
ｌ接合が浅い場合や、サリサイドデバイスの場合等であ
っても、コンタクトホール３４とウェルまたは基板１６
とのショートを確実に防止できる。このため、ソース・
ドレイン領域２６の形成の際に、イオン注入を傾斜させ
て行うことは必須ではない。しかし、必要に応じて傾斜
させてイオン注入を行うようにしてもよい。

【００６３】さらに、本実施態様では、窒化硅素膜４０
を堆積した後（図２（ｅ））、この窒化硅素膜４０をシ
リサイデェーションしたくない箇所に残すようにパター
ニングし、その部分を高抵抗部分として残すことができ
る等の変化も可能である。以上、本発明の半導体装置お
よびその製造方法について詳細に説明したが、本発明は
上記実施例に限定されず、本発明の主旨を逸脱しない範
囲において、種々の改良や変更をしてもよいのはもちろ
んである。

【００６４】

【発明の効果】以上詳細に説明した様に、本発明の半導
体装置およびその製造方法は、基本的に、アクティブ領
域の上を横切って素子分離領域の上まで延線されたゲー
ト配線を形成した後、素子分離領域の溝の内部に埋め込
まれた絶縁物の表面の高さが、アクティブ領域の表面の
高さよりも低くなるように、アクティブ領域と素子分離
領域との境界の部分に所定深さの段差を形成し、この段
差の部分に、窒化硅素膜または窒化酸化硅素膜のストッ
パ層を形成するようにしたものである。これにより、本
発明の半導体装置およびその製造方法によれば、アライ
ンメントずれが生じ、コンタクトホールが、アクティブ
領域と素子分離領域との境界上に開孔された場合でも、
この境界の段差部分に形成したストッパ層の作用によっ
て、コンタクトホールがウェルまたは基板と接触してシ
ョートするのを確実に回避することができる。

【図面の簡単な説明】

【図１】（ａ）〜（ｄ）は、本発明の半導体装置の製
造方法を表す一実施例の工程断面図である。

【図２】（ｅ）〜（ｇ）は、本発明の半導体装置の製
造方法の続きを表す一実施例の工程断面図である。

【図３】本発明の半導体装置の一実施例の断面概念図
である。

【図４】（ａ）および（ｂ）は、本発明の半導体装置
の別の実施例の断面概念図である。

【図５】本発明の半導体装置の別の実施例の断面概念
図である。

【図６】境界の段差とＳ／Ｄ−ｗｅｌｌ接合の深さと
間の関係を表す一実施例のグラフである。

【図７】（ａ）は、従来の半導体装置の一例の断面概
念図、（ｂ）は、本発明の半導体装置の別の実施例の断
面概念図である。

【図８】（ｆ）および（ｇ）は、本発明の半導体装置
の製造方法の続きを表す別の実施例の断面概念図であ
る。

【図９】本発明の半導体装置の別の実施例の断面概念
図である。

【図１０】（ａ）〜（ｄ）は、ＳＴＩ法の一例の工程
断面図である。

【図１１】従来の半導体装置の一例の断面概念図であ
る。

【符号の説明】

１０半導体装置１２アクティブ領域１４素子分離領域１６半導体基板１８ゲート酸化膜２０ゲート電極２２，３６，４４サイドウォール２４低濃度ソース・ドレイン領域２６高濃度ソース・ドレイン領域２８絶縁物３０ストッパ層３２層間絶縁膜３４コンタクトホール３８，４０，４８窒化硅素膜４２シリサイド膜４６シリコン酸化膜５０マスク５２トレンチ溝

フロントページの続きＦターム(参考） 4M104 AA01 BB01 CC05 DD02 DD04 DD06 DD26 EE12 EE17 FF14 GG09 HH20 5F032 AA34 AA39 AA44 AA46 AA70 DA23 DA24 DA25 DA28 DA30 DA43 DA77 DA78 DA80 5F033 AA12 AA13 AA15 AA29 AA54 AA62 BA02 BA24 BA33 BA37 BA41 CA04 EA04 EA25 EA28

Claims

【特許請求の範囲】

【請求項１】半導体基板に開孔された所定深さの溝の内
部に絶縁物を埋め込んで形成された素子分離領域と、こ
の素子分離領域によって囲まれて分離されたアクティブ
領域と、このアクティブ領域の上を横切って前記素子分
離領域の上まで延線されたゲート配線とを有する半導体
装置であって、少なくとも前記アクティブ領域と前記素子分離領域との
境界周辺部の、前記素子分離領域の溝の内部に埋め込ま
れた絶縁物の表面の高さが、前記素子分離領域の上まで
延線されたゲート配線の下の部分を除いて、前記アクテ
ィブ領域の表面の高さよりも低くなるように、前記境界
の部分に所定深さの段差が形成されており、少なくとも前記段差の部分に、窒化硅素膜または窒化酸
化硅素膜のストッパ層が形成されていることを特徴とす
る半導体装置。
【請求項２】半導体基板に開孔された所定深さの溝の内
部に絶縁物を埋め込んで形成された素子分離領域と、こ
の素子分離領域によって囲まれて分離されたアクティブ
領域とを有する半導体装置の製造方法であって、前記アクティブ領域の上を横切って前記素子分離領域の
上まで延線されたゲート配線を形成した後、少なくとも前記アクティブ領域と前記素子分離領域との
境界周辺部の、前記素子分離領域の溝の内部に埋め込ま
れた絶縁物の表面の高さが、前記アクティブ領域の表面
の高さよりも低くなるように、前記境界の部分に所定深
さの段差を形成し、少なくとも前記段差の部分に、窒化硅素膜または窒化酸
化硅素膜のストッパ層を形成することを特徴とする半導
体装置の製造方法。
【請求項３】請求項２に記載の半導体装置の製造方法で
あって、前記段差を形成した後、さらに、高濃度ソース・ドレイ
ン領域形成のためのイオン注入を、垂直面に対して所定
角度傾斜させて行うことを特徴とする半導体装置の製造
方法。
【請求項４】前記ストッパ層の形成は、前記アクティブ
領域および前記素子分離領域の全面に前記窒化硅素膜ま
たは前記窒化酸化硅素膜を堆積し、この窒化硅素膜また
は窒化酸化硅素膜をエッチバックすることにより、前記
段差の部分に前記ストッパ層を形成することを特徴とす
る請求項２または３に記載の半導体装置の製造方法。
【請求項５】前記段差が１００ｎｍ以上であることを特
徴とする請求項２〜４のいずれかに記載の半導体装置の
製造方法。
【請求項６】前記イオン注入の傾斜角度が１７゜以上で
あることを特徴とする請求項３〜５のいずれかに記載の
半導体装置の製造方法。