KR20020054865A - 반도체 소자의 격리층 및 그의 형성 방법 - Google Patents

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Abstract

본 발명은 트렌치내에 형성되는 격리층 크기를 작게 형성하여 충분한 액티브 영역을 확보하고 누설 전류를 줄일 수 있도록한 반도체 소자의 격리층 및 그의 형성 방법에 관한 것으로, 그 구조는 반도체 기판의 소자 격리 영역에 형성되는 트렌치;상기 트렌치의 측면에 형성되는 나이트라이드 스페이서;상기 스페이서를 포함하는 트렌치 내부에 형성되는 매립 산화층; 상기 나이트라이드 스페이서 및 매립 산화층으로 이루어진 소자 격리층에 의해 정의된 활성 영역에 형성되는 소오스/드레인 접합;상기 소오스/드레인 접합 및 소자 격리층 일부에 걸쳐 형성되는 콘택을 포함한다.

Description

반도체 소자의 격리층 및 그의 형성 방법{Isolation layer of semiconductor device and method for forming the same}
본 발명은 반도체 소자에 관한 것으로, 특히 트렌치내에 형성되는 격리층 크기를 작게 형성하여 충분한 액티브 영역을 확보하고 누설 전류를 줄일 수 있도록한반도체 소자의 격리층 및 그의 형성 방법에 관한 것이다.
반도체 소자의 고집적화가 이루어질수록 공정 초기의 단계에서 충분한 액티브 영역(Active Region)의 확보가 어렵게 되어 콘택홀 형성시 소자 격리층 부위인 필즈 산화막(field oxide)에도 콘택 에치가 되어(p+,n+ junction 아래까지 콘택홀이 형성됨) 접합 누설(junction leakage)이 발생할 수 있다.
이러한 문제를 해결하고자 트렌치내에 형성되는 격리층 크기(isolation length)를 작게 하여 액티브 영역을 충분히 확보하는 방법이 제시되고 있다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 소자 격리층에 관하여 설명하면 다음과 같다.
도 1은 종래 기술의 반도체 소자 제조 공정에서의 BLC를 나타낸 단면 구성도이다.
도 1은 BLC(Borderless Contact) 조건을 예로 하여 설명한 것으로 이러한 현상은 콘택 오버레이 마진이 없는 모든 디바이스에서도 일어날 수가 있다.
BLC는 액티브 영역과 필드 부위에 동시에 걸쳐서 콘택홀이 형성되는 것을 의미한다.
반도체 기판(1)의 소자 격리 영역에 트렌치를 형성하고 트렌치내부에 절연 물질을 채워 소자 격리층(2)을 형성하는 구조인데, 액티브 영역의 충분한 확보가 이루어지지 않아 소오스/드레인 접합(4)부분이 아닌 소자 격리층(2) 영역으로 상측에 형성되는 질화막(3),층간 절연층(5)내에 형성되는 콘택홀이 치고 들어온 상태이다.
콘택홀내에는 텅스텐 플러그(6)가 형성되고 텅스텐 플러그(6)에 콘택되는 상부 배선(7)이 형성된다.
이와 같은 구조는 액티브 영역의 충분한 확보가 이루어지지 않아 콘택 에치 진행시 오버레이 마진 부족으로 필드 영역 즉,(가)부분까지 콘택홀이 형성되어(Junction 아래까지) 콘택 플러그를 매립후 소자 특성 실험시 접합 누설(junction leakage)이 발생할 수가 있다.
이를 막기 위하여 산화 식각 스탑층(oxide etch stop layer)으로 나이트라이드 베리어(nitride barrier)를 사용하지만, 콘택 에치 조건에 따라서 필드 영역으로 콘택홀이 형성되는 것을 막지 못하여 소오스/드레인 접합 아래까지 에치가 진행되어 접합 누설을 막지 못한다.
이와 같은 종래 기술의 반도체 소자의 소자 격리층에서는 다음과 같은 문제가 있다.
소자의 고집적화에 따라 액티브 영역을 충분히 확보하지 못하여 발생하는 BLC(Borderless contact)이 발생하여 콘택 오버레이 마진이 부족하게 된다.
또한, BLC 부분에서 발생하는 접합 누설에 의해 소자의 동작 특성이 저하되는 문제가 있다.
본 발명은 이와 같은 종래 기술의 소자 격리층에 의한 문제를 해결하기 위한 것으로, 트렌치내에 형성되는 격리층 크기를 작게 형성하여 충분한 액티브 영역을 확보하고 누설 전류를 줄일 수 있도록한 반도체 소자의 격리층 및 그의 형성 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술의 반도체 소자 제조 공정에서의 BLC를 나타낸 단면 구성도
도 2a내지 도 2h는 본 발명에 따른 반도체 소자의 격리층 형성을 위한 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21. 반도체 기판 22. 얇은 산화막
23. 나이트라이드층 24. 트렌치
25. 스페이서 형성용 물질층 26. 평탄화용 산화막
27. 소오스/드레인 접합 28. 층간 절연층
29. 콘택홀 30. 플러그층
31. 금속 배선층
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 격리층은 반도체 기판의 소자 격리 영역에 형성되는 트렌치;상기 트렌치의 측면에 형성되는 나이트라이드 스페이서;상기 스페이서를 포함하는 트렌치 내부에 형성되는 매립 산화층; 상기 나이트라이드 스페이서 및 매립 산화층으로 이루어진 소자 격리층에 의해 정의된 활성 영역에 형성되는 소오스/드레인 접합;상기 소오스/드레인 접합 및 소자 격리층 일부에 걸쳐 형성되는 콘택을 포함하는 것을 특징으로 하고, 본 발명에 따른 반도체 소자의 소자 격리층 형성 방법은 반도체 기판상에 소자 격리 영역이 오픈되는 나이트라이드층을 형성하고 트렌치를 형성하는 단계;상기 트렌치의 표면에 얇은 산화막, 스페이서 형성용 물질층을 차례로 형성하는 단계;상기 스페이서 형성용 물질층을 에치백하여 트렌치의 측면에 스페이서를 형성하고 전면에 평탄화용 산화막을 형성하는 단계;상기 평탄화용 산화막을 평탄화하여 소자 격리층을 형성하는 단계;상기 나이트라이드층을 제거하고 상기 소자 격리층에 의해 정의된 활성 영역에 게이트 라인 형성 및 소오스/드레인 접합을 형성하는 단계;전면에 층간 절연층을 형성하고 선택적으로 식각하여 콘택홀을 형성한후 상기 콘택홀내에 매립되는 플러그층 그리고 금속 배선층을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 격리층 및 그의 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2h는 본 발명에 따른 반도체 소자의 격리층 형성을 위한 공정 단면도이다.
본 발명은 소자 격리층을 형성하기 위한 트렌치 식각을 진행시에 트렌치의 길이(length)를 작게하여 식각 공정을 진행한다.
이후 나이트라이드 스페이서를 형성하게 되는데 이때 주의할 것은 웨이퍼의 스트fp스를 방지하기 위해 얇은 산화막(thin oxide film) 또는 얇은 열산화막(Thin Thermal Oxide film)을 형성한후에 나이트라이드 스페이서를 형성한다.
즉, BLC(Borderless Contact) 발생 부위에서 필드 부위의 접합 아래까지 형성되는 콘택에 의해 접합 누설이 발생하는 것을 억제하기 위하여 나이트라이드 스페이서를 형성한다.
이후에 콘택 공정을 진행하면 트렌치를 작게 형성하였으므로 콘택 오버레이 마진을 충분히 확보할 수 있고, 콘택 오버레이 미스 얼라인이 일어나 필드 영역으로 콘택 에치가 되어도(p+, n+ 접합 아래까지) 트렌치 사이드월 스페이서인 나이트라이드 베리어에 의해 접합 누설을 방지할 수 있다.
구체적인 구조 및 제조 공정은 다음과 같이 진행된다.
본 발명에 따른 반도체 소자의 격리층은 반도체 기판(21)의 소자 격리 영역에 형성되는 트렌치(24)와, 상기 트렌치(24)의 측면에 형성되는 나이트라이드 스페이서(25a)와, 상기 스페이서(25a)를 포함하는 트렌치(24) 내부에 형성되는 매립 산화층(26a)과, 상기 나이트라이드 스페이서(25a) 및 매립 산화층(26a)으로 이루어진 소자 격리층에 의해 정의된 활성 영역에 형성되는 소오스/드레인 접합(27)과, 상기소오스/드레인 접합(27) 및 소자 격리층 일부에 걸쳐 형성되는 콘택(29)(30)을 포함한다.
제조 공정은 먼저, 도 2a에서와 같이, 반도체 기판(21)상에 얇은 산화막(22), 나이트라이드층(23)을 형성하고 소자 격리 영역을 선택적으로 식각하여 트렌치(24)를 형성한다.
여기서, 트렌치(24)는 원하는 길이보다 작게 형성한다.
그리고 도 2b에서와 같이, 트렌치(24)의 표면에 기판에 가해지는 물리적 스트레스를 줄이기 위하여 다시 얇은 산화막(22a)을 형성한다.
이어, 상기 트렌치(24)를 포함하는 전면에 얇은 나이트라이드를 증착하여 스페이서 형성용 물질층(25)을 형성한다.
그리고 도 2c에서와 같이, 상기 스페이서 형성용 물질층(25)을 에치백하여 트렌치(24)의 측면에 스페이서(25a)를 형성한다.
이때, 스페이서(25a)를 형성하기 위한 에치백 공정시에 트렌치(24)의 상단 에지부의 스페이서 형성용 물질층(25)은 제거되도록 충분히 식각 공정을 진행한다.
이와 같이 형성된 스페이서(25a)는 접합 누설 방지 이외에도 작게 형성된 트렌치(24)의 스텝 커버리지를 향상시켜 후속되는 평탄화층 형성시에 보이드 발생을 억제하는 역할을 한다.
이어, 도 2d에서와 같이, 트렌치(24)를 포함하는 전면에 평탄화용 산화막(26)을 형성한다.
그리고 도 2e에서와 같이, 상기 평탄화용 산화막(26)을 CMP(ChemicalMechanical Polishing) 공정으로 나이트라이드층(23)의 상부 표면보다 낮은 높이까지 평탄화하여 소자 격리층(26a)을 형성한다.
이어, 도 2f에서와 같이, 인산(H3PO4) 딥 공정으로 상기 나이트라이드층(23)을 제거한다.
나이트라이드층(23)의 제거 공정에서 스페이서(25a)는 충분히 에치되어 소자 격리층(26a)의 내부에 위치되어 인산으로부터 보호된다.
그리고 도 2g에서와 같이, 상기 소자 격리층(26a)에 의해 정의된 활성 영역에 게이트 라인 형성 및 소오스/드레인 접합(27)을 형성하고 또 다른 나이트라이드층(다) 형성 및 층간 절연층(28)을 형성한다.
여기서, 나이트라이드층(다)은 BLC 조건이 아니면 생략하여도 된다.
그리고 상기 층간 절연층(28)을 선택적으로 식각하여 콘택홀(29)을 형성한다.
이어, 도 2h에서와 같이, 상기 콘택홀(29)내에 텅스텐등의 물질을 매립하여 플러그층(30)을 형성하고 플러그층(30)에 콘택되는 금속 배선층(31)을 형성한다.
이와 같이, 콘택홀(29)이 필드 영역까지 치고 들어와도 (라)부분에서와 같이, 스페이서(25a)가 소오스/드레인 접합(27)의 아래까지 베리어층으로 형성되어 있어 접합 누설을 억제한다.
이와 같은 본 발명에 따른 반도체 소자의 격리층 및 그의 형성 방법은 다음과 같은 효과가 있다.
BLC 부분에 나이트라이드 스페이서가 베리어층으로 구성되어 있어 콘택 식각 타겟을 크게 하여 진행하여도 스페이서에 의해 p+ 또는 n+ 접합 누설이 발생하지 않는다.
또한, 나이트라이드 스페이서를 베리어층으로 사용하기 때문에 트렌치를 작게 형성하여도 충분한 격리 특성을 얻을 수 있으므로 액티브 영역 확보에 유리하다.

Claims (6)

  1. 반도체 기판의 소자 격리 영역에 형성되는 트렌치;
    상기 트렌치의 측면에 형성되는 나이트라이드 스페이서;
    상기 스페이서를 포함하는 트렌치 내부에 형성되는 매립 산화층;
    상기 나이트라이드 스페이서 및 매립 산화층으로 이루어진 소자 격리층에 의해 정의된 활성 영역에 형성되는 소오스/드레인 접합;
    상기 소오스/드레인 접합 및 소자 격리층 일부에 걸쳐 형성되는 콘택을 포함하는 것을 특징으로 하는 반도체 소자의 격리층.
  2. 제 1 항에 있어서, 나이트라이드 스페이서는 매립 산화층보다 낮게 형성되어 매립 산화층의 내부에 위치하는 것을 특징으로 하는 반도체 소자의 격리층.
  3. 반도체 기판상에 소자 격리 영역이 오픈되는 나이트라이드층을 형성하고 트렌치를 형성하는 단계;
    상기 트렌치의 표면에 얇은 산화막, 스페이서 형성용 물질층을 차례로 형성하는 단계;
    상기 스페이서 형성용 물질층을 에치백하여 트렌치의 측면에 스페이서를 형성하고 전면에 평탄화용 산화막을 형성하는 단계;
    상기 평탄화용 산화막을 평탄화하여 소자 격리층을 형성하는 단계;
    상기 나이트라이드층을 제거하고 상기 소자 격리층에 의해 정의된 활성 영역에 게이트 라인 형성 및 소오스/드레인 접합을 형성하는 단계;
    전면에 층간 절연층을 형성하고 선택적으로 식각하여 콘택홀을 형성한후 상기 콘택홀내에 매립되는 플러그층 그리고 금속 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 격리층 형성 방법.
  4. 제 3 항에 있어서, 스페이서를 형성하기 위한 에치백 공정시에 트렌치의 상단 에지부의 스페이서 형성용 물질층이 제거되도록 하여 스페이서가 소자 격리층의 내부에 위치되도록 하는 것을 특징으로 하는 반도체 소자의 격리층 형성 방법.
  5. 제 3 항 또는 제 4 항에 있어서, 나이트라이드층의 제거 공정은 인산을 사용하여 진행하고 이때 스페이서는 소자 격리층에 의해 인산으로부터 보호되는 것을 특징으로 하는 반도체 소자의 격리층 형성 방법.
  6. 제 3 항에 있어서, 스페이서 형성용 물질층은 나이트라이드를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 격리층 형성 방법.
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