JPH11214497A - 半導体装置の素子分離用トレンチ構造 - Google Patents
半導体装置の素子分離用トレンチ構造Info
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- JPH11214497A JPH11214497A JP1157598A JP1157598A JPH11214497A JP H11214497 A JPH11214497 A JP H11214497A JP 1157598 A JP1157598 A JP 1157598A JP 1157598 A JP1157598 A JP 1157598A JP H11214497 A JPH11214497 A JP H11214497A
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- substrate
- film
- semiconductor device
- insulating film
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 コンタクトと素子分離領域との間の位置合わ
せずれによるソ−ス／ドレイン拡散層と基板（ウェル）
との短絡を起こさず、安定した動作の半導体装置が得ら
れる半導体装置の素子分離用トレンチ構造を提供する。 【解決手段】 素子１１，１２，１５が形成された基板
１上に絶縁膜１３が積層され、この基板の各素子間に設
けた溝２０の内壁に、絶縁膜１３に対するエッチングス
トッパ用のサイドウォ−ル８ａを形成し、この溝２０内
を絶縁材９で充填する。サイドウォ−ル８ａの存在によ
りコンタクトホ−ルの位置合わせずれがあってもコンタ
クトホール１４は溝２０の底部まで達することはなく、
ソ−ス／ドレイン拡散層１５と基板（ウェル）との短絡
を防止することができる。
せずれによるソ−ス／ドレイン拡散層と基板（ウェル）
との短絡を起こさず、安定した動作の半導体装置が得ら
れる半導体装置の素子分離用トレンチ構造を提供する。 【解決手段】 素子１１，１２，１５が形成された基板
１上に絶縁膜１３が積層され、この基板の各素子間に設
けた溝２０の内壁に、絶縁膜１３に対するエッチングス
トッパ用のサイドウォ−ル８ａを形成し、この溝２０内
を絶縁材９で充填する。サイドウォ−ル８ａの存在によ
りコンタクトホ−ルの位置合わせずれがあってもコンタ
クトホール１４は溝２０の底部まで達することはなく、
ソ−ス／ドレイン拡散層１５と基板（ウェル）との短絡
を防止することができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の素子分
離用トレンチ構造に関し、特に、半導体装置のコンタク
トとトレンチ素子分離領域との間の位置合わせずれを吸
収できる半導体装置の素子分離用トレンチ構造に関する
ものである。
離用トレンチ構造に関し、特に、半導体装置のコンタク
トとトレンチ素子分離領域との間の位置合わせずれを吸
収できる半導体装置の素子分離用トレンチ構造に関する
ものである。
【０００２】
【従来の技術】基板上に半導体デバイスを形成する場
合、個々のトランジスタ等の素子を電気的に分離するた
めの素子分離構造の１つとして、各素子間に溝を形成
し、この溝内に絶縁材を充填したトレンチ構造が用いら
れている。
合、個々のトランジスタ等の素子を電気的に分離するた
めの素子分離構造の１つとして、各素子間に溝を形成
し、この溝内に絶縁材を充填したトレンチ構造が用いら
れている。
【０００３】このような素子分離用トレンチ構造は例え
ば特開平５−２１５９１号公報に開示されている。この
公報記載のトレンチ構造は、ウェーハ上の素子分離領域
にトレンチ用の溝を形成し、その内壁に酸化膜と窒化膜
を設け、内部をポリシリコンで充填し、上面を酸化膜キ
ャップで覆ったものである。この場合、窒化膜は、酸化
膜キャップ形成の際の膨張に伴って発生する応力が素子
領域に及ぶことを抑制し、素子領域に結晶欠陥が発生す
ることを防ぐために設けられる薄膜である。
ば特開平５−２１５９１号公報に開示されている。この
公報記載のトレンチ構造は、ウェーハ上の素子分離領域
にトレンチ用の溝を形成し、その内壁に酸化膜と窒化膜
を設け、内部をポリシリコンで充填し、上面を酸化膜キ
ャップで覆ったものである。この場合、窒化膜は、酸化
膜キャップ形成の際の膨張に伴って発生する応力が素子
領域に及ぶことを抑制し、素子領域に結晶欠陥が発生す
ることを防ぐために設けられる薄膜である。
【０００４】一方近年、半導体装置の素子寸法の絶え間
ない微細化、高集積度化に伴い、例えば、ＭＯＳ ＵＬ
ＳＩにおける各素子パタ−ン間の位置合わせずれが非常
に重要な問題となっている。例えば、一般的なＭＯＳＦ
ＥＴ構造において、上記位置合わせずれの例として、配
線接続のために層間絶縁膜に設けられるコンタクトとゲ
−トとの間の位置合わせずれ、および、コンタクトと素
子分離領域との間の位置合わせずれが挙げられる。前者
の位置合わせずれが大きい場合、最悪にはゲ−トとソ−
ス／ドレイン拡散層との間で短絡が発生し、一方、後者
の位置合わせずれが大きい場合、最悪にはソ−ス／ドレ
イン拡散層と基板（ウェル）との間で短絡が発生する。
前者の位置合せずれに対しては、各種自己整合コンタク
ト構造等の改良案が提案されている。しかしながら、後
者の位置合せずれに対しては、充分有効な改良構造は実
現されていない。
ない微細化、高集積度化に伴い、例えば、ＭＯＳ ＵＬ
ＳＩにおける各素子パタ−ン間の位置合わせずれが非常
に重要な問題となっている。例えば、一般的なＭＯＳＦ
ＥＴ構造において、上記位置合わせずれの例として、配
線接続のために層間絶縁膜に設けられるコンタクトとゲ
−トとの間の位置合わせずれ、および、コンタクトと素
子分離領域との間の位置合わせずれが挙げられる。前者
の位置合わせずれが大きい場合、最悪にはゲ−トとソ−
ス／ドレイン拡散層との間で短絡が発生し、一方、後者
の位置合わせずれが大きい場合、最悪にはソ−ス／ドレ
イン拡散層と基板（ウェル）との間で短絡が発生する。
前者の位置合せずれに対しては、各種自己整合コンタク
ト構造等の改良案が提案されている。しかしながら、後
者の位置合せずれに対しては、充分有効な改良構造は実
現されていない。
【０００５】ここで本発明に関連する後者のコンタクト
と素子分離領域との間の位置合わせずれについて、図９
を参照して具体的に説明する。図９はトレンチ２０を素
子分離に使用した従来のＭＯＳＦＥＴの製造途中の断面
図である。図９において、シリコン基板１の素子形成部
の両側に素子分離用のトレンチ２０が形成される。この
トレンチ２０に囲まれて基板１上にゲート酸化膜を介し
てゲート電極１１が形成される。ゲート電極１１の両側
にはゲートサイドウォール１２が形成される。また、ゲ
ート電極１１に係合する位置の基板内にソース／ドレイ
ン拡散層１５が形成される。トレンチ２０内は熱酸化膜
７を介してＳｉＯ2 からなる絶縁膜９で充填される。
と素子分離領域との間の位置合わせずれについて、図９
を参照して具体的に説明する。図９はトレンチ２０を素
子分離に使用した従来のＭＯＳＦＥＴの製造途中の断面
図である。図９において、シリコン基板１の素子形成部
の両側に素子分離用のトレンチ２０が形成される。この
トレンチ２０に囲まれて基板１上にゲート酸化膜を介し
てゲート電極１１が形成される。ゲート電極１１の両側
にはゲートサイドウォール１２が形成される。また、ゲ
ート電極１１に係合する位置の基板内にソース／ドレイ
ン拡散層１５が形成される。トレンチ２０内は熱酸化膜
７を介してＳｉＯ2 からなる絶縁膜９で充填される。
【０００６】このようなゲート電極１１およびトレンチ
２０が形成された基板１の上面にＳｉＯ2 からなる層間
絶縁膜１３が形成される。この層間絶縁膜１３には、上
層に形成される配線層（図示しない）とソース／ドレイ
ン拡散層１５とを接続するためのコンタクトホール１４
が形成される。このコンタクトホール１４は、フォトリ
ソグラフィ技術により、予めゲート電極１１の両側のソ
ース／ドレイン拡散層１５の位置に対応して形成された
レジストマスクを用いて、イオンエッチング等により形
成される。
２０が形成された基板１の上面にＳｉＯ2 からなる層間
絶縁膜１３が形成される。この層間絶縁膜１３には、上
層に形成される配線層（図示しない）とソース／ドレイ
ン拡散層１５とを接続するためのコンタクトホール１４
が形成される。このコンタクトホール１４は、フォトリ
ソグラフィ技術により、予めゲート電極１１の両側のソ
ース／ドレイン拡散層１５の位置に対応して形成された
レジストマスクを用いて、イオンエッチング等により形
成される。
【０００７】
【発明が解決しようとする課題】しかしながら、上記コ
ンタクトホール１４を形成する際、レジストマスクの位
置ずれが起こると、コンタクトホール１４がソース／ド
レイン拡散層１５からずれて形成される。図９に示した
コンタクトホ−ル１４（コンタクト形成部）は、トレン
チ２０の素子分離領域と位置合わせずれが生じ、図の右
側のトレンチ２０には熱酸化膜７が除去され、コンタク
トホール１４がトレンチ２０の底部まで達してギャップ
２２が形成された状態となっている。従って、この状態
でコンタクトを取るとこのギャップ２２を介してソ−ス
／ドレイン拡散層１５と基板（ウェル）が導通し、短絡
が発生する。
ンタクトホール１４を形成する際、レジストマスクの位
置ずれが起こると、コンタクトホール１４がソース／ド
レイン拡散層１５からずれて形成される。図９に示した
コンタクトホ−ル１４（コンタクト形成部）は、トレン
チ２０の素子分離領域と位置合わせずれが生じ、図の右
側のトレンチ２０には熱酸化膜７が除去され、コンタク
トホール１４がトレンチ２０の底部まで達してギャップ
２２が形成された状態となっている。従って、この状態
でコンタクトを取るとこのギャップ２２を介してソ−ス
／ドレイン拡散層１５と基板（ウェル）が導通し、短絡
が発生する。
【０００８】このようなコンタクトホールの位置ずれの
問題は、前述の特開平５−２１５９１号公報記載のトレ
ンチ構造においても起こる。この公報記載のトレンチに
は前述のように、トレンチ内に埋め込まれるポリシリコ
ン上の酸化キャップの膨張による応力が素子領域に及ば
ないようにするための窒化膜が形成されたものである
が、このような構造においてもコンタクトホールの位置
ずれが生じた場合、トレンチ底部がエッチングされ短絡
が発生する。また、この公報には、コンタクトホールの
位置ずれの問題について何等記載がなくこの問題に対処
し得ない。
問題は、前述の特開平５−２１５９１号公報記載のトレ
ンチ構造においても起こる。この公報記載のトレンチに
は前述のように、トレンチ内に埋め込まれるポリシリコ
ン上の酸化キャップの膨張による応力が素子領域に及ば
ないようにするための窒化膜が形成されたものである
が、このような構造においてもコンタクトホールの位置
ずれが生じた場合、トレンチ底部がエッチングされ短絡
が発生する。また、この公報には、コンタクトホールの
位置ずれの問題について何等記載がなくこの問題に対処
し得ない。
【０００９】上記問題を考慮して、本発明はコンタクト
と素子分離領域との間の位置合わせずれによるソ−ス／
ドレイン拡散層と基板（ウェル）との短絡を起こさず、
安定した動作の半導体装置が得られる半導体装置の素子
分離用トレンチ構造を提供することを目的とする。
と素子分離領域との間の位置合わせずれによるソ−ス／
ドレイン拡散層と基板（ウェル）との短絡を起こさず、
安定した動作の半導体装置が得られる半導体装置の素子
分離用トレンチ構造を提供することを目的とする。
【００１０】
【課題を解決するための手段】上述の目的を達成するた
め、本発明は、複数の素子が形成された基板上に絶縁膜
が積層され、この基板の各素子間に設けた溝の内壁に、
前記絶縁膜に対するエッチングストッパ用のサイドウォ
−ルを形成し、この溝内を絶縁材で充填したことを特徴
とする。
め、本発明は、複数の素子が形成された基板上に絶縁膜
が積層され、この基板の各素子間に設けた溝の内壁に、
前記絶縁膜に対するエッチングストッパ用のサイドウォ
−ルを形成し、この溝内を絶縁材で充填したことを特徴
とする。
【００１１】この構成によれば、基板の各素子間に設け
た素子分離用の溝の内壁に、絶縁膜に対するエッチング
ストッパ用のサイドウォ−ルを設けているため、コンタ
クトホ−ルのエッチング時にコンタクトホ−ルが所定の
位置からずれて形成されても、サイドウォ−ルでエッチ
ングが停止する。そのためコンタクトを介してソ−ス／
ドレイン拡散層と基板（ウェル）との導通が発生せず、
短絡を起こさない。
た素子分離用の溝の内壁に、絶縁膜に対するエッチング
ストッパ用のサイドウォ−ルを設けているため、コンタ
クトホ−ルのエッチング時にコンタクトホ−ルが所定の
位置からずれて形成されても、サイドウォ−ルでエッチ
ングが停止する。そのためコンタクトを介してソ−ス／
ドレイン拡散層と基板（ウェル）との導通が発生せず、
短絡を起こさない。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。図１は、本発明の実
施の形態に係る素子分離用トレンチ構造を備えたＭＯＳ
ＦＥＴの断面図である。本発明の半導体装置の素子分離
用トレンチ構造は、この図１のＭＯＳＦＥＴの構造例に
示すように、シリコン基板１に形成された複数の素子形
成部（図では１つのみ示す）の両側に素子分離用のトレ
ンチ２０が形成される。このトレンチ２０に囲まれて基
板１上にゲート酸化膜を介してトランジスタ素子を構成
するゲート電極１１が形成される。ゲート電極１１の両
側にはゲートサイドウォール１２が形成される。また、
ゲート電極１１に係合する位置の基板内にソース／ドレ
イン拡散層１５が形成される。トレンチ２０の内面はＳ
ｉＯ2 の熱酸化膜７で覆われ、両側壁にはこの熱酸化膜
７に比べ肉厚のシリコンナイトライド（ＳｉＮ）からな
るサイドウォール８ａが形成される。このトレンチ２０
内はＳｉＯ2 からなる絶縁膜９で充填される。
て、図面を参照しながら説明する。図１は、本発明の実
施の形態に係る素子分離用トレンチ構造を備えたＭＯＳ
ＦＥＴの断面図である。本発明の半導体装置の素子分離
用トレンチ構造は、この図１のＭＯＳＦＥＴの構造例に
示すように、シリコン基板１に形成された複数の素子形
成部（図では１つのみ示す）の両側に素子分離用のトレ
ンチ２０が形成される。このトレンチ２０に囲まれて基
板１上にゲート酸化膜を介してトランジスタ素子を構成
するゲート電極１１が形成される。ゲート電極１１の両
側にはゲートサイドウォール１２が形成される。また、
ゲート電極１１に係合する位置の基板内にソース／ドレ
イン拡散層１５が形成される。トレンチ２０の内面はＳ
ｉＯ2 の熱酸化膜７で覆われ、両側壁にはこの熱酸化膜
７に比べ肉厚のシリコンナイトライド（ＳｉＮ）からな
るサイドウォール８ａが形成される。このトレンチ２０
内はＳｉＯ2 からなる絶縁膜９で充填される。
【００１３】このようなゲート電極１１およびトレンチ
２０が形成された基板１の上面にＳｉＯ2 からなる層間
絶縁膜１３が形成される。この層間絶縁膜１３には、上
層に形成される配線層（図示しない）とソース／ドレイ
ン拡散層１５とを接続するためのコンタクトホール１４
が形成される。このコンタクトホール１４は、フォトリ
ソグラフィ技術により、予めゲート電極１１の両側のソ
ース／ドレイン拡散層１５の位置に対応して形成された
レジストマスクを用いて、イオンエッチング等により形
成される。このとき配線回路を形成するために、さらに
ゲート電極１１に接続するコンタクトホール（図示しな
い）も同時に形成される。
２０が形成された基板１の上面にＳｉＯ2 からなる層間
絶縁膜１３が形成される。この層間絶縁膜１３には、上
層に形成される配線層（図示しない）とソース／ドレイ
ン拡散層１５とを接続するためのコンタクトホール１４
が形成される。このコンタクトホール１４は、フォトリ
ソグラフィ技術により、予めゲート電極１１の両側のソ
ース／ドレイン拡散層１５の位置に対応して形成された
レジストマスクを用いて、イオンエッチング等により形
成される。このとき配線回路を形成するために、さらに
ゲート電極１１に接続するコンタクトホール（図示しな
い）も同時に形成される。
【００１４】上記トレンチ２０内のＳｉＮサイドウォー
ル８ａは、ＳｉＯ2 からなる層間絶縁膜１３にコンタク
トホール１４を形成する際のエッチングストッパ用のも
のである。このようなサイドウォール８ａにより、レジ
ストマスクが位置ずれしてトレンチ２０にまでエッチン
グ領域が及んだ場合、ＳｉＯ2 に対しエッチング選択比
が大きいＳｉＮのサイドウォール８ａがエッチングスト
ッパとなるため、コンタクトホール１４がトレンチ２０
の底部まで達することはなく、コンタクトホール１４の
位置ずれによる上層配線およびソース／ドレイン拡散層
と基板内部との短絡が防止される。
ル８ａは、ＳｉＯ2 からなる層間絶縁膜１３にコンタク
トホール１４を形成する際のエッチングストッパ用のも
のである。このようなサイドウォール８ａにより、レジ
ストマスクが位置ずれしてトレンチ２０にまでエッチン
グ領域が及んだ場合、ＳｉＯ2 に対しエッチング選択比
が大きいＳｉＮのサイドウォール８ａがエッチングスト
ッパとなるため、コンタクトホール１４がトレンチ２０
の底部まで達することはなく、コンタクトホール１４の
位置ずれによる上層配線およびソース／ドレイン拡散層
と基板内部との短絡が防止される。
【００１５】以下、このような本発明に係る素子分離用
トレンチ構造を製造するための方法を図２から図８を参
照して説明する。先ず、図２に示すように、Ｓｉ（シリ
コン）基板１に例えば５ｎｍの厚さのパッド酸化膜であ
る絶縁膜２を形成する。この上に厚さ約１００ｎｍのＳ
ｉＮ膜４及び厚さ約１００ｎｍのｐｏｌｙ−Ｓｉ（ポリ
シリコン）膜５を通常のＣＶＤ法等で順次成膜する。こ
のＳｉＮ膜４は、後述の図７の平坦化プロセスにおい
て、ＣＭＰ研磨を行う場合にストッパとしての機能を有
する。
トレンチ構造を製造するための方法を図２から図８を参
照して説明する。先ず、図２に示すように、Ｓｉ（シリ
コン）基板１に例えば５ｎｍの厚さのパッド酸化膜であ
る絶縁膜２を形成する。この上に厚さ約１００ｎｍのＳ
ｉＮ膜４及び厚さ約１００ｎｍのｐｏｌｙ−Ｓｉ（ポリ
シリコン）膜５を通常のＣＶＤ法等で順次成膜する。こ
のＳｉＮ膜４は、後述の図７の平坦化プロセスにおい
て、ＣＭＰ研磨を行う場合にストッパとしての機能を有
する。
【００１６】次に、図３に示すように、リソグラフィ−
技術を用いてトレンチパタ−ンを開口したフォトレジス
トパタ−ン６を形成し、ドライエッチング技術によりｐ
ｏｌｙ−Ｓｉ膜５、ＳｉＮ膜４、絶縁膜２そして上部の
シリコン基板１まで順次エッチングしてトレンチ２０を
形成する。このエッチングでシリコン基板１を、例え
ば、厚さ５００ｎｍ程度エッチングする。この後、フォ
トレジストパタ−ン６を除去した後、図４に示すよう
に、全面を熱酸化することによりｐｏｌｙ−Ｓｉ膜５の
表面とトレンチ２０の内壁に例えば厚さ３０ｎｍの熱酸
化膜７を形成する。続いて、ＣＶＤ法によりＳｉＮを例
えば６０ｎｍの厚さに成膜してトレンチ内壁に沿ったＳ
ｉＮ膜８を形成する。
技術を用いてトレンチパタ−ンを開口したフォトレジス
トパタ−ン６を形成し、ドライエッチング技術によりｐ
ｏｌｙ−Ｓｉ膜５、ＳｉＮ膜４、絶縁膜２そして上部の
シリコン基板１まで順次エッチングしてトレンチ２０を
形成する。このエッチングでシリコン基板１を、例え
ば、厚さ５００ｎｍ程度エッチングする。この後、フォ
トレジストパタ−ン６を除去した後、図４に示すよう
に、全面を熱酸化することによりｐｏｌｙ−Ｓｉ膜５の
表面とトレンチ２０の内壁に例えば厚さ３０ｎｍの熱酸
化膜７を形成する。続いて、ＣＶＤ法によりＳｉＮを例
えば６０ｎｍの厚さに成膜してトレンチ内壁に沿ったＳ
ｉＮ膜８を形成する。
【００１７】次に、異方性エッチングにより積層面を上
面からエッチバックをする。このエッチバックでは、図
５（Ａ）に示すように、トレンチ２０の内壁にサイドウ
ォ−ルとして残るＳｉＮ膜の肩部がＳｉ基板１の表面以
下になるまでオ−バ−エッチングしてＳｉＮサイドウォ
−ル８ａを形成する。このとき、シリコンあるいは酸化
膜（ＳｉＯ2 ）に対するＳｉＮのエッチングレ−ト選択
比が小さい場合、オ−バ−エッチングによりｐｏｌｙ−
Ｓｉ膜５の厚さが減少したり、トレンチ２０の底部のシ
リコン基板１も露出して掘れることがある。この場合に
は、図５（Ｂ）に示すように、ＳｉＮの異方性エッチン
グ後、例えば熱酸化を追加的に行なってシリコン基板１
の露出部上に熱酸化膜７を形成する。
面からエッチバックをする。このエッチバックでは、図
５（Ａ）に示すように、トレンチ２０の内壁にサイドウ
ォ−ルとして残るＳｉＮ膜の肩部がＳｉ基板１の表面以
下になるまでオ−バ−エッチングしてＳｉＮサイドウォ
−ル８ａを形成する。このとき、シリコンあるいは酸化
膜（ＳｉＯ2 ）に対するＳｉＮのエッチングレ−ト選択
比が小さい場合、オ−バ−エッチングによりｐｏｌｙ−
Ｓｉ膜５の厚さが減少したり、トレンチ２０の底部のシ
リコン基板１も露出して掘れることがある。この場合に
は、図５（Ｂ）に示すように、ＳｉＮの異方性エッチン
グ後、例えば熱酸化を追加的に行なってシリコン基板１
の露出部上に熱酸化膜７を形成する。
【００１８】その後、図６に示すようにＨＤＰ( High-D
ensity Plasma enhanced deposition)法などによりＳｉ
Ｏ2 絶縁膜９をトレンチ部を埋め込むように成膜する。
ensity Plasma enhanced deposition)法などによりＳｉ
Ｏ2 絶縁膜９をトレンチ部を埋め込むように成膜する。
【００１９】続いて、図７に示すように、ＣＭＰ（Chem
ical/Mechanical Polishing：化学機械研磨）法などに
より平坦化ならびにＳｉＮ膜４が露出するまでのエッチ
ングを行う。次に、ホット燐酸等によりＳｉＮ膜４を除
去し、さらにＤＨＦ（希フッ酸）等によりパッド酸化膜
である絶縁膜２を除去する。
ical/Mechanical Polishing：化学機械研磨）法などに
より平坦化ならびにＳｉＮ膜４が露出するまでのエッチ
ングを行う。次に、ホット燐酸等によりＳｉＮ膜４を除
去し、さらにＤＨＦ（希フッ酸）等によりパッド酸化膜
である絶縁膜２を除去する。
【００２０】以下、通常の方法にしたがって、図１のＭ
ＯＳＦＥＴからなる半導体装置を製造する。この製造
は、先ず、前述のように図７のＳｉＮ膜４、絶縁膜２を
順次除去した後、１０ｎｍ程度の厚さの酸化膜を熱酸化
法で形成し、その後、ウエル、チャネル等のイオン注入
をリソグラフィ−でパタ−ニングされたフォトレジスト
をマスクにして行なう。さらに、この１０ｎｍ程度の厚
さの熱酸化膜を剥離した後、図８に示すように、ゲ−ト
熱酸化を行ないゲ−ト絶縁膜１０を形成する。
ＯＳＦＥＴからなる半導体装置を製造する。この製造
は、先ず、前述のように図７のＳｉＮ膜４、絶縁膜２を
順次除去した後、１０ｎｍ程度の厚さの酸化膜を熱酸化
法で形成し、その後、ウエル、チャネル等のイオン注入
をリソグラフィ−でパタ−ニングされたフォトレジスト
をマスクにして行なう。さらに、この１０ｎｍ程度の厚
さの熱酸化膜を剥離した後、図８に示すように、ゲ−ト
熱酸化を行ないゲ−ト絶縁膜１０を形成する。
【００２１】続いて、このゲ−ト絶縁膜１０上に例えば
ＣＶＤ法等により例えば厚さ２００ｎｍ程度の多結晶シ
リコン（Ｐｏｌｙ−Ｓｉ）膜を堆積する。この場合、低
抵抗化するためにシリサイド層を多結晶シリコン膜上に
形成してもよいが本図では省略する。その後、フォトリ
ソグラフィ−技術を用いてゲ−トパタ−ンをレジスト膜
により形成する。このレジスト膜をマスクとして多結晶
シリコン膜を選択的に除去して、ゲ−ト電極を形成す
る。続いて、レジストをマスクにしてＬＤＤ（Lightly
Doped Drain)用のイオン注入を行なう（例えばイオン種
を砒素（Ａｓ）、注入パワ−を２０ｋｅＶ、注入数を１
×１０14／ｃｍ2とした）。
ＣＶＤ法等により例えば厚さ２００ｎｍ程度の多結晶シ
リコン（Ｐｏｌｙ−Ｓｉ）膜を堆積する。この場合、低
抵抗化するためにシリサイド層を多結晶シリコン膜上に
形成してもよいが本図では省略する。その後、フォトリ
ソグラフィ−技術を用いてゲ−トパタ−ンをレジスト膜
により形成する。このレジスト膜をマスクとして多結晶
シリコン膜を選択的に除去して、ゲ−ト電極を形成す
る。続いて、レジストをマスクにしてＬＤＤ（Lightly
Doped Drain)用のイオン注入を行なう（例えばイオン種
を砒素（Ａｓ）、注入パワ−を２０ｋｅＶ、注入数を１
×１０14／ｃｍ2とした）。
【００２２】続いて、例えばＣＶＤ法により１０ｎｍの
厚さのＳｉＯ2 膜と１００ｎｍの厚さの例えばＳｉＮ膜
をシリコン基板１全面に形成する。その後ＳｉＯ2 絶縁
膜をストッパとした異方性エッチングによりゲ−ト電極
１１の側面部に例えばＳｉＮからなる幅広のゲ−トサイ
ドウォ−ル１２を形成する。続いて、フォトレジストを
マスクにしてソ−ス／ドレイン用のイオン注入を行なう
（例えばＡｓ、４０ｋｅＶ、１×１０15/ｃｍ2）。
厚さのＳｉＯ2 膜と１００ｎｍの厚さの例えばＳｉＮ膜
をシリコン基板１全面に形成する。その後ＳｉＯ2 絶縁
膜をストッパとした異方性エッチングによりゲ−ト電極
１１の側面部に例えばＳｉＮからなる幅広のゲ−トサイ
ドウォ−ル１２を形成する。続いて、フォトレジストを
マスクにしてソ−ス／ドレイン用のイオン注入を行なう
（例えばＡｓ、４０ｋｅＶ、１×１０15/ｃｍ2）。
【００２３】続いて、ＳｉＯ2 層間絶縁膜１３を例えば
１μｍの厚さに成膜後、ＣＭＰ等を行ない平坦化する。
その後、レジストをマスクにし、ＳｉＮや高融点金属シ
リサイド層と選択性を持った異方性エッチングにより層
間絶縁膜１３にコンタクトホ−ル１４を形成する（図
１）。
１μｍの厚さに成膜後、ＣＭＰ等を行ない平坦化する。
その後、レジストをマスクにし、ＳｉＮや高融点金属シ
リサイド層と選択性を持った異方性エッチングにより層
間絶縁膜１３にコンタクトホ−ル１４を形成する（図
１）。
【００２４】以降のコンタクトの形成、アニ−ル、上層
金属配線の形成、パッシベ−ション膜の形成等について
は通常の方法にしたがって行なわれる。このようにして
本発明の素子分離用トレンチ構造を有するＭＯＳＦＥＴ
が完成する。
金属配線の形成、パッシベ−ション膜の形成等について
は通常の方法にしたがって行なわれる。このようにして
本発明の素子分離用トレンチ構造を有するＭＯＳＦＥＴ
が完成する。
【００２５】
【発明の効果】以上説明したように、本発明の半導体装
置の素子分離用トレンチ構造によれば、コンタクトホ−
ルのエッチング時にコンタクトホ−ルが所定の位置から
ずれて形成されても、トレンチ内壁に形成したサイドウ
ォ−ルでエッチングが停止する。そのためコンタクトを
介してソ−ス／ドレイン拡散層と基板（ウェル）との導
通が発生せず、短絡を起こさない。したがって、安定し
た信頼性の高い動作が得られる。また、コンタクトホー
ル形成時にマスクの位置合せずれの許容範囲が広がり微
細な素子形成が可能になるとともに歩留りの向上が図ら
れる。
置の素子分離用トレンチ構造によれば、コンタクトホ−
ルのエッチング時にコンタクトホ−ルが所定の位置から
ずれて形成されても、トレンチ内壁に形成したサイドウ
ォ−ルでエッチングが停止する。そのためコンタクトを
介してソ−ス／ドレイン拡散層と基板（ウェル）との導
通が発生せず、短絡を起こさない。したがって、安定し
た信頼性の高い動作が得られる。また、コンタクトホー
ル形成時にマスクの位置合せずれの許容範囲が広がり微
細な素子形成が可能になるとともに歩留りの向上が図ら
れる。
【図１】 本発明の実施の形態に係る素子分離用トレン
チ構造の断面図。
チ構造の断面図。
【図２】 図１のトレンチ構造を形成するための最初の
プロセスのトレンチ形成部の断面図。
プロセスのトレンチ形成部の断面図。
【図３】 図２のプロセスに続くプロセスにおけるトレ
ンチ形成部の断面図。
ンチ形成部の断面図。
【図４】 図３のプロセスに続くプロセスにおけるトレ
ンチ形成部の断面図。
ンチ形成部の断面図。
【図５】 図４のプロセスに続くプロセスにおけるトレ
ンチ形成部の断面図。
ンチ形成部の断面図。
【図６】 図５のプロセスに続くプロセスにおけるトレ
ンチ形成部の断面図。
ンチ形成部の断面図。
【図７】 図６のプロセスに続くプロセスにおけるトレ
ンチ形成部の断面図。
ンチ形成部の断面図。
【図８】 図７のプロセスに続くプロセスにおけるトレ
ンチ形成部の断面図。
ンチ形成部の断面図。
【図９】 従来の素子分離用トレンチ構造の断面図。
１：シリコン基板、２：絶縁膜、４，８：ＳｉＮ膜、
５：ポリシリコン膜、６：レジストパターン、７：熱酸
化膜、８ａ：ＳｉＮサイドウォ−ル ９：絶縁膜、１１：ゲ−ト電極、１３：層間絶縁膜、１
４：コンタクトホール、１５：ソ−ス／ドレイン拡散
層、２０：トレンチ。
５：ポリシリコン膜、６：レジストパターン、７：熱酸
化膜、８ａ：ＳｉＮサイドウォ−ル ９：絶縁膜、１１：ゲ−ト電極、１３：層間絶縁膜、１
４：コンタクトホール、１５：ソ−ス／ドレイン拡散
層、２０：トレンチ。
Claims (2)
- 【請求項１】複数の素子が形成された基板上に絶縁膜が
積層され、 この基板の各素子間に設けた溝の内壁に、前記絶縁膜に
対するエッチングストッパ用のサイドウォ−ルを形成
し、 この溝内を絶縁材で充填したことを特徴とする半導体装
置の素子分離用トレンチ構造。 - 【請求項２】前記基板はＳｉからなり、前記絶縁膜およ
び絶縁材はＳｉＯ2 からなり、前記サイドウォ−ルはＳ
ｉＮからなることを特徴とする請求項１に記載の半導体
装置の素子分離用トレンチ構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157598A JPH11214497A (ja) | 1998-01-23 | 1998-01-23 | 半導体装置の素子分離用トレンチ構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157598A JPH11214497A (ja) | 1998-01-23 | 1998-01-23 | 半導体装置の素子分離用トレンチ構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214497A true JPH11214497A (ja) | 1999-08-06 |
Family
ID=11781724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1157598A Pending JPH11214497A (ja) | 1998-01-23 | 1998-01-23 | 半導体装置の素子分離用トレンチ構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11214497A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020054865A (ko) * | 2000-12-28 | 2002-07-08 | 박종섭 | 반도체 소자의 격리층 및 그의 형성 방법 |
| US7060588B2 (en) | 2001-10-09 | 2006-06-13 | Elpida Memory, Inc. | Semiconductor device using shallow trench isolation and method of fabricating the same |
-
1998
- 1998-01-23 JP JP1157598A patent/JPH11214497A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020054865A (ko) * | 2000-12-28 | 2002-07-08 | 박종섭 | 반도체 소자의 격리층 및 그의 형성 방법 |
| US7060588B2 (en) | 2001-10-09 | 2006-06-13 | Elpida Memory, Inc. | Semiconductor device using shallow trench isolation and method of fabricating the same |
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