KR20070002397A - 반도체 소자 제조 방법 - Google Patents

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KR20070002397A KR1020050057915A KR20050057915A KR20070002397A KR 20070002397 A KR20070002397 A KR 20070002397A KR 1020050057915 A KR1020050057915 A KR 1020050057915A KR 20050057915 A KR20050057915 A KR 20050057915A KR 20070002397 A KR20070002397 A KR 20070002397A
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Abstract

본 발명은 리세스 게이트의 자기 정렬 콘택 페일을 방지하는데 적합한 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자 제조 방법은 반도체 기판의 소정 깊이를 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 매립하여 소자분리막을 형성하는 단계; 상기 소자분리막 전면에 보호막을 형성하는 단계; 상기 보호막을 포함하는 결과물의 소정 영역 상에 리세스 마스크를 형성하는 단계; 상기 리세스 마스크를 식각베리어로 상기 보호막 상기 반도체 기판의 소정 깊이를 식각하여 리세스를 형성하는 단계; 및 상기 리세스에 게이트를 형성하는 단계를 포함한다.
리세스 게이트, 자기 정렬 콘택, 습식 세정

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자 제조 방법을 도시한 단면도,
도 2a 내지 도 2i는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 패드산화막
23 : 패드질화막 24 : 트렌치
25 : 소자분리막 26 : 보호막
27 : 리세스 마스크 28 : 포토레지스트 패턴
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 리세스 게 이트 형성시 자기 정렬 콘택 페일 방지하는 반도체 소자 제조 방법에 관한 것이다.
최근, 반도체 소자가 Sub-100㎚ 이하의 수준으로 고집적화됨에 따라 반도체 기판 내부에 형성된 리세스를 통하여 게이트를 형성한 리세스 채널을 갖는 트랜지스터 구조가 제안되었다. 이것은 트랜지스터의 채널이 형성될 영역에 리세스를 형성하여 유효 채널 길이를 증가시킴으로써, 소스와 드레인의 불순물들이 측면으로 확산되는 펀치 스루(Punch through) 효과를 개선하고 실질적으로 소스와 드레인 사이의 거리를 넓인다.
또한, 소스/드레인 접합과 채널 형성 영역이 높아진(Elevated) 구조로 형성되어 채널 도핑에 의한 접합 누설(Junction Leakage)을 최소화할 수 있어 궁국적으로는 반도체 소자의 고집적화에 도움을 준다.
그러나, 리세스 게이트 구조는 리세스 식각시 소자분리막 지역의 손실(loss)을 유발하게 된다.
이렇게 유발된 소자분리막의 손실은 리세스 게이트 폴리실리콘막이 증착되기 전까지 습식 세정에 의해 리세스 게이트의 폭이 증가되고, 이에 따라 후속에 증착되는 폴리실리콘막과 실리사이드의 심(Seam)의 크기고 커지게 된다. 크기가 커진 실리사이드는 후속 라이트 옥시데이션 진행시 텅스텐 실리사이드의 비정상 산화를 유발하고, 이로 인해 게이트와 랜딩 플러그 간의 자기 정렬 페일(Self Align Fail)이 발생한다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자 제조 방법을 도시한 단면도와 전자현미경 사진이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)의 소정 영역에 소자분리막(13)을 형성한다. 이 때, 소자분리막(13) 형성 공정시 마스크로 사용했던 패드산화막(12)은 반도체 기판(11) 상에 잔류시킨다.
이어서, 패드산화막(12) 및 소자분리막(13)을 포함하는 반도체 기판(11) 전면에 리세스 하드마스크(14)용 폴리실리콘막을 증착한다.
다음으로, 리세스 하드마스크(14)용 폴리실리콘막의 소정 영역 상에 포토레지스트 패턴(15)을 형성한다.
도 1b에 도시된 바와 같이, 포토레지스트 패턴(15)을 식각베리어로 리세스 하드마스크용 폴리실리콘막(14a)를 패터닝한다. 리세스 하드마스크용 폴리실리콘막(14a)을 패터닝한 후, 포토레지스트 패턴(15)은 스트립한다.
도 1c에 도시된 바와 같이, 패터닝된 리세스 하드마스크(14a)를 식각베리어로 패드산화막(12a)을 식각한다.
도 1d에 도시된 바와 같이, 리세스 하드마스크(14a)를 식각베리어로 반도체 기판(11)을 소정 깊이 식각하여 리세스(R)를 형성한다.
도면에서 보는 바와 같이, 리세스(R) 식각시 패드산화막 및 반도체 기판을 식각할 때, 소자분리막(13)의 손실(A)이 발생한다. 이러한 손실은 후속 습식 세정에서 그 크기가 더 커지게 되는 문제가 발생한다.
도 1e를 참조하면, 리세스 식각 후 습식 세정을 진행하여 리세스의 폭이 증가하여 리세스 게이트와 자기 정렬 콘택 페일(A)이 발생한 사진이다.
상술한 바와 같이, 리세스 식각시 소자분리막의 손실이 유발되어, 게이트 전 도막 증착되기 전까지 습식 세정에 의해 그 선폭이 더 커지므로 후속 공정에 따른 SAC 페일이 발생하는 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 리세스 게이트의 자기 정렬 콘택 페일을 방지하는데 적합한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자 제조 방법은 반도체 기판의 소정 깊이를 식각하여 트렌치를 형성하는 단계, 상기 트렌치를 매립하여 소자분리막을 형성하는 단계, 상기 소자분리막 전면에 보호막을 형성하는 단계; 상기 보호막을 포함하는 결과물의 소정 영역 상에 리세스 마스크를 형성하는 단계; 상기 리세스 마스크를 식각베리어로 상기 보호막 상기 반도체 기판의 소정 깊이를 식각하여 리세스를 형성하는 단계; 및 상기 리세스에 게이트를 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2i는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 110Å 두께의 패드 산화막(22), 600Å 두께의 패드 질화막(23)을 차례로 형성한다. 이 때, 소자분리 마스크(도시하지 않음)를 식각 마스크로 사용하여 패드 산화막(22)과 패드 질화막(23)을 패터닝한다. 그리고나서, 패드 질화막(23)을 식각마스크로 사용하여 노출된 반도체 기판(21)을 2000Å∼5000Å 깊이로 건식 식각함으로써 트렌치(24)를 형성한다.
도 2b에 도시된 바와 같이, 트렌치(24)를 포함하는 전면에 7000Å 두께의 갭필 산화막(도면부호생략)을 증착하여 트렌치(24)를 매립한다. 그리고나서, 적정한 타겟의 화학적·기계적 연마(Chemical Mechanical Polishing; CMP)를 실시하여 갭필 산화막을 평탄화하되 패드질화막(23)보다 낮은 높이를 갖도록 평탄화하여 소자분리막(25)을 형성한다. 또는, 화학적·기계적 연마를 실시하여 갭필절연막을 분리만 시키고, 나머지는 습식 식각을 실시하여 높이를 낮추도록 한다. 한편, 갭필 산화막은 HDP 산화막을 사용한다.
도 2c에 도시된 바와 같이, 소자분리막(25)이 형성된 결과물의 전면에 소자분리막(25)의 손실을 방지하기 위한 보호막 역할을 하는 폴리실리콘막(26)을 증착한다.
도 2d에 도시된 바와 같이, 화학적·기계적 연마(CMP) 또는 전면 식각을 실시하여 폴리실리콘막(26a) 분리하여, 패드 질화막(23) 보다 낮은 높이를 갖도록한다.
도 2e에 도시된 바와 같이, 인산 용액(H3PO4)을 이용하여 잔류하는 패드 질화막(23)을 제거한다.
도 2f에 도시된 바와 같이, 결과물의 전면에 리세스 마스크용 전도막(27)으로 폴리실리콘막을 증착한다. 이어서, 리세스 마스크 패터닝을 위한 마스크로 리세스 마스크용 전도막(27) 상에 포토레지스트 패턴(28)을 형성한다.
한편, 리세스 마스크용 전도막(27)으로 SixNy(x, y는 1∼10)을 사용할 수 있고, SixNy를 사용하면, 패드 산화막(22) 식각을 식각하는 식각 장비와 동일한 식각 장비에서 인시튜로 실시한다.
도 2g에 도시된 바와 같이, 포토레지스트 패턴(28)을 식각베리어로 리세스 마스크용 전도막(27)을 식각하여 리세스 마스크(27a)를 형성한다.
이어서, 리세스 마스크(27a) 식각 후 포토레지스트 패턴(28)을 스트립하고, 습식 세정을 실시한다. 이 때, 리세스 마스크(27a) 타겟은 반도체 기판(21)의 액티브 영역쪽의 리세스 마스크(27a)는 모두 식각되고, 소자분리막(25)의 리세스 마스크(27a)는 잔류하도록 타겟을 조절한다.
리세스 마스크(27a) 식각시 산화막에 대한 선택비는 구현하기 용이하므로 패드 산화막(22)은 쉽게 잔류시킬 수 있다.
도 2h에 도시된 바와 같이, 리세스 마스크(27a)를 식각베리어로 패드 산화막(22a)을 식각한다. 이 때, 소자분리막(25) 상부는 희생막(26b)이 남아 있어, 하부의 산화막 손실은 전혀 발생하지 않는다.
도 2i에 도시된 바와 같이, 리세스 마스크(27a)를 식각베리어로 반도체 기판(21)의 일부 두께를 식각하여 리세스(R)를 형성한다.
이 때, 소자분리막(25) 상에 잔류하는 희생막(26b)은 반도체 기판(21) 식각시에 자연적으로 제거된다.
상술한 바와 같이, 소자분리막 상에 희생막을 형성함으로써 리세스 식각시 소자분리막의 식각 손실은 발생하지 않고, 이에 따라 텅스텐실리사이드 심(Seam)도 발생하지 않게되며, 자연적으로 라이트 옥시데이션시 발생하는 텅스텐실리사이드 과도 식각도 방지된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 소자분리막 손실에 기인한 자기 정렬 콘택 페일을 방지하여 수율 증대 및 신뢰성을 확보할 수 있는 효과를 얻을 수 있다.

Claims (3)

  1. 반도체 기판의 소정 깊이를 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 매립하여 소자분리막을 형성하는 단계;
    상기 소자분리막 전면에 보호막을 형성하는 단계;
    상기 보호막을 포함하는 결과물의 소정 영역 상에 리세스 마스크를 형성하는 단계;
    상기 리세스 마스크를 식각베리어로 상기 보호막 상기 반도체 기판의 소정 깊이를 식각하여 리세스를 형성하는 단계; 및
    상기 리세스에 게이트를 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 보호막은 폴리실리콘막으로 형성된 반도체 소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 리세스 마스크는 폴리실리콘막 또는 SixNy(x, y는 1∼10)으로 형성된 반도체 소자 제조 방법.
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