KR100873018B1 - 리세스 게이트를 갖는 반도체 소자의 제조방법 - Google Patents

리세스 게이트를 갖는 반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 소자분리영역에 리세스패턴이 형성되어 패싱게이트에 의한 간섭현상이 발생하는 것을 방지할 수 있는 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 소자분리막이 형성된 기판 상에 제1하드마스크층을 형성하는 단계; 상기 제1하드마스크층 상에 상기 소자분리막 상부를 덮는 식각정지막을 형성하는 단계; 상기 식각정지막을 포함하는 전체 구조 상에 제2하드마스크층을 형성하는 단계; 상기 제2하드마스크층 상에 리세스패턴 예정지역이 오픈된 감광막패턴을 형성하는 단계; 상기 식각정지막과 식각선택비를 갖는 조건으로 상기 감광막패턴을 이용하여 상기 제1 및 제2하드마스크층을 식각하는 단계; 상기 식각된 제1 및 제2하드마스크층을 이용하여 상기 기판을 식각하여 리세스패턴을 형성하는 단계를 포함하여 식각선택비를 이용하여 소자분리막에 리세스패턴이 형성되는 것을 방지함으로써 패싱게이트에 의한 간섭현상을 방지하고, 소자특성을 향상시킬 수 있는 효과가 있다.
리세스패턴, 패싱게이트, 식각선택비

Description

리세스 게이트를 갖는 반도체 소자의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE WITH RECESS GATE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 리세스 게이트를 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자가 고집적화 됨에 따라 게이트를 평탄한 활성영역 위에 형성하는 기존의 플라나 게이트(Planar Gate)배선 형성 방법은 게이트 채널길이(Gate channel Length)가 점점 작아지고 이온주입도핑(Implant Dopping)농도가 증가함에 따라 전계(Electric Filed) 증가에 의해 접합 누설전류(Junction Leakage)가 생겨 소자의 리프레시특성을 확보하기가 어렵다.
이를 개선하기 위해 게이트 배선 형성방법으로 활성영역 기판을 리세스패턴으로 식각 후 게이트를 형성하는 리세스 게이트 공정이 실시되고 있다. 상기 리세스 게이트 공정을 적용하면 채널길이 증가 및 이온주입 도핑 농도의 감소가 가능하여 소자의 리프레시 특성이 개선된다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자를 나타내는 평면도와 단면도이다. 특히, 도 1b는 도 1a의 평면도를 Ⅰ­Ⅰ' 방향으로 자른 단면도이다.
도 1a에 도시된 바와 같이, 기판(11)에 소자분리막(11B)을 형성하여 활성영역(11A)을 정의한다. 그리고, 라인타입(Line Type)의 게이트패턴(12A, 12B)을 형성한다. 이때, 활성영역(11A)의 가장자리와 소자분리막(11B)에 걸쳐 형성되는 게이트패턴(12B)을 패싱게이트라고 한다.
도 1b에 도시된 바와 같이, 기판(21)에 소자분리막(21B)을 형성하여 활성영역(21A)을 정의하고, 리세스패턴(23)을 형성한다. 그리고, 리세스패턴(23)을 포함하는 전체 구조 상에 게이트절연막(24)을 형성하고, 게이트절연막(24) 상에 리세스패턴(23)에 일부 매립되고 나머지는 기판(21) 상부로 돌출되는 게이트패턴(25)을 형성한다. 게이트패턴(25)은 폴리실리콘전극(25A), 텅스텐전극(25B)과 게이트하드마스크질화막(25C)의 적층구조일 수 있다. 이때, 활성영역(21A)의 가장자리와 소자분리막(21B)에 걸쳐 형성되는 게이트패턴(100)을 패싱게이트라고 한다.
위와 같이, 종래 기술은 채널길이를 증가시키기 위해 리세스패턴(23)을 형성하고, 리세스패턴(23) 상에 라인타입으로 리세스 게이트를 형성하고 있다.
그러나, 종래 기술에서 라인타입(Line Type)으로 형성된 리세스 게이트는 원하지 않는 지역(소자분리막)에도 형성됨으로써 패싱게이트(Passing Gate, 활성영역의 가장자리와 소자분리막에 걸쳐 배치되는 게이트)에 의한 간섭 현상에 의해 소자 특성의 열화를 발생시키는 문제점이 있다.
즉, 소자분리막 위에 형성되어 이웃하는 활성영역을 제어해야 할 게이트가 바로 옆의 활성영역과 일부분 중첩하여 지나가게 형성됨으로써 패싱게이트효과(passing gate effect)가 유발되며 이로 인해, 누설 전류의 증가 및 문턱 전압의 변화 등을 일으키게 되어 소자의 특성 및 신뢰성을 낮게 하는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 소자분리영역에 리세스패턴이 형성되어 패싱게이트에 의한 간섭현상이 발생하는 것을 방지할 수 있는 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 리세스 게이트를 갖는 반도체 소자의 제조방법은 소자분리막이 형성된 기판 상에 제1하드마스크층을 형성하는 단계; 상기 제1하드마스크층 상에 상기 소자분리막 상부를 덮는 식각정지막을 형성하는 단계; 상기 식각정지막을 포함하는 전체 구조 상에 제2하드마스크층을 형성하는 단계; 상기 제2하드마스크층 상에 리세스패턴 예정지역이 오픈된 감광막패턴을 형성하는 단계; 상기 식각정지막과 식각선택비를 갖는 조건으로 상기 감광막패턴을 이용하여 상기 제1 및 제2하드마스크층을 식각하는 단계; 상기 식각된 제1 및 제2하드마스크층을 이용하여 상기 기판을 식각하여 리세스패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 리세스 게이트를 갖는 반도체 소자의 제조방법은 식각선택비를 이 용하여 소자분리막에 리세스패턴이 형성되는 것을 방지함으로써 패싱게이트에 의한 간섭현상을 방지하고, 소자특성을 향상시킬 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 리세스 게이트 형성시 발생되는 소자분리막의 식각을 이중 패터닝 및 비정질카본과 실리콘산화막과의 식각선택비를 이용하여 소자분리막의 식각을 억제함으로써 소자특성을 향상시키는 방법이다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 기판(31)에 소자분리막(31B)을 형성한다. 기판(31)은 DRAM공정이 진행되는 반도체(실리콘) 기판일 수 있고, 소자분리막(31B)은 STI(Shallow Trench Isolation)공정으로 형성할 수 있다. 소자분리막(31B)을 형성하여 기판(31)에 활성영역(31A)을 정의할 수 있다.
이어서, 기판(31) 상에 하드마스크층(32)을 형성한다. 하드마스크층(32)은 기판(31)을 식각하기 위한 하드마스크로 사용하기 위한 것으로, 산화막으로 형성할 수 있다.
이어서, 하드마스크층(32) 상에 제1비정질카본층(33)을 형성한다. 제1비정질 카본층(33)은 하드마스크층(32)을 식각하기 위한 식각배리어로 사용하기 위한 것이다.
이어서, 제1비정질카본층(33) 상에 식각정지층(34)을 형성한다. 식각정지층(34)은 리세스패턴 형성을 위한 후속 하드마스크층(32)의 패터닝시 소자분리막은 식각되지 않도록 하기 위한 것으로, 비정질카본과 식각선택비를 갖는 물질로 형성하되 실리콘산화질화막(SiON)으로 형성할 수 있다.
이어서, 식각정지층(34) 상에 제1감광막패턴(35)을 형성한다. 제1감광막패턴(35)은 소자분리막(31B)과 소자분리막(31B)에 인접하는 활성영역(31A)의 가장자리를 덮도록 형성할 수 있다. 즉, 식각정지층(34) 상에 감광막을 코팅(Coating)하고 노광(Exposure) 및 현상(Develope)으로 소자분리막(31B)과 소자분리막(31B)에 인접하는 활성영역(31A)의 가장자리를 덮도록 패터닝하여 형성할 수 있다.
도 2b에 도시된 바와 같이, 제1감광막패턴(35)을 식각배리어로 식각정지층(34)을 식각한다. 식각정지층(34)이 실리콘산화질화막인 경우 식각정지층(34)의 식각은 불소(Flourine)계 가스를 사용하여 식각할 수 있다. 이때, 불소계 가스는 CHF3 또는 CF4일 수 있다. 또한, 제1감광막패턴(35)은 식각정지층(34)의 식각이 완료되는 시점에서 모두 제거될 수 있다.
따라서, 소자분리막(31B)과 소자분리막(31B)에 인접하는 활성영역(31A)의 가장자리를 덮는 식각정지패턴(34A)을 형성할 수 있다.
도 2c에 도시된 바와 같이, 식각정지패턴(34A)을 포함하는 전체 구조 상에 제2비정질카본층(35)을 형성한다. 제2비정질카본층(35)은 제1비정질카본층(35)과 함께 하드마스크층(32)을 식각하기 위한 식각배리어로 사용하기 위한 것으로, 식각정지패턴(34A)과의 식각선택비를 확보하여 소자분리막(31A)의 식각을 방지하기 위해 형성할 수 있다.
이어서, 제2비정질카본층(35) 상에 실리콘산화질화패턴(36, SiON) 및 제2감광막패턴(37)을 형성한다. 실리콘산화질화패턴(36)은 제2비정질카본층(35)을 식각하기 위한 식각배리어 역할 및 제2감광막패턴(37)의 패터닝시 반사방지 역할을 하기 위한 것이다.
자세히 설명하면, 제2비정질카본층(35) 상에 실리콘산화질화막을 형성하고, 실리콘산화질화막 상에 감광막을 코팅한 후 노광 및 현상으로 리세스 예정지역이 오픈되도록 패터닝하여 제2감광막패턴(37)을 형성한다. 그리고, 제2감광막패턴(37)을 이용하여 실리콘산화질화막을 식각하여 리세스 예정지역이 오픈된 실리콘산화질화패턴(36)을 형성한다. 이때, 실리콘산화질화패턴(36)은 식각정지막(34A)의 패터닝시 사용된 불소계 가스를 사용하여 식각할 수 있다. 불소계 가스는 예컨대, CHF3 또는 CF4일 수 있다.
도 2d에 도시된 바와 같이, 제2감광막패턴(37) 및 실리콘산화질화패턴(36)을 식각배리어로 제1 및 제2비정질카본층(33, 35)을 식각한다. 특히, 제1 및 제2비정질카본층(33, 35)의 식각은 식각정지패턴(34A)과 식각선택비를 갖는 조건으로 실시할 수 있다. 즉, 제1 및 제2비정질카본층(33, 35) 식각시 식각정지패턴(34A)은 식 각선택비에 의해 손실되지 않고 그대로 잔류하여 소자분리막(31B)과 소자분리막(31B)에 인접하는 활성영역(31A)의 가장자리 상부의 제1비정질카본층(33)은 식각되지 않도록 한다.
이를 위해, 제1 및 제2비정질카본층(33, 35)은 O2 및 N2의 혼합가스 또는 CO, H2 및 Ar의 혼합가스를 사용하거나, O2, N2, CO, H2 및 Ar의 혼합가스를 사용하여 식각할 수 있다.
따라서, 식각정지패턴(34A)의 상부는 오픈된 리세스패턴 예정지역이 식각된 제2비정질카본패턴(35A)이 형성되고, 식각정지패턴(34A) 하부는 소자분리막(31B)과 소자분리막(31B)에 인접하는 활성영역(31A)의 가장자리 상부는 식각되지 않고 활성영역(31A)의 리세스패턴 예정지역만 식각이 진행된 제1비정질카본패턴(32A)이 형성된다.
제1 및 제2비정질카본패턴(33A, 35A)의 식각이 완료되는 시점에서 제2감광막패턴(37)은 모두 손실될 수 있다.
도 2e에 도시된 바와 같이, 제1 및 제2비정질카본패턴(33A, 35A)을 식각배리어로 하드마스크층(32)을 식각한다. 하드마스크층(32)이 산화막인 경우 불소(Flourine)계 가스에 O2 및 Ar이 첨가된 혼합가스를 사용하여 식각할 수 있고, 불소계 가스는 예컨대 CF4, C4F6, C3F8, SF6 및 NF3로 이루어진 그룹 중에서 선택된 어느 하나일 수 있다.
하드마스크층(32)의 식각시 식각정지패턴(34A)에 의해 식각되지 않은 소자분 리막(31A)과 소자분리막(31A)에 인접하는 활성영역(31B)의 가장자리는 식각되지 않고, 활성영역(31B) 상의 하드마스크층(32)만 식각되어 리세스패턴 예정지역이 오픈된 하드마스크패턴(32A)이 형성된다.
이어서, 제1 및 제2비정질카본패턴(33A, 35A)을 제거한다. 제1 및 제2비정질카본패턴(33A, 35A)을 제거하는 공정에서 식각정지패턴(34A)과 실리콘산화질화패턴(36)도 함께 제거할 수 있다.
이어서, 하드마스크패턴(32A)을 식각배리어로 기판(31)의 활성영역(31B)을 식각하여 리세스패턴(38)을 형성한다. 리세스패턴(38)은 게이트의 채널길이(Channel Length)를 증가시켜 리프레시(Refresh) 특성을 확보하기 위한 것으로, 식각정지패턴(34A)에 의해 보호된 소자분리막(31A)과 소자분리막(31A)에 인접하는 활성영역(31B)의 가장자리는 식각되지 않고, 게이트패턴이 형성되는 활성영역(31B)에만 선택적으로 형성된다.
도 2f에 도시된 바와 같이, 하드마스크패턴(32A)을 제거한다.
이어서, 리세스패턴(38)을 포함하는 전체 구조 상에 게이트절연막(39)을 형성한다. 게이트절연막(39)은 산화막으로 형성할 수 있고, 산화막은 열산화막 또는 플라즈마산화막으로 형성할 수 있다.
이어서, 게이트절연막(39) 상에 리세스패턴(38)에 일부 매립되고 나머지는 기판(31) 상부로 돌출되는 게이트패턴(40)을 형성한다. 게이트패턴(40)은 제1 및 제2전극(40A, 40B)과 게이트하드마스크(40C)의 적층구조일 수 있고, 제1전극(40A)은 폴리실리콘전극, 제2전극(40B)은 텅스텐전극 또는 텅스텐실리사이드전극, 게이 트하드마스크(40C)는 질화막으로 형성할 수 있다.
위와 같이, 본 발명은 소자분리막(31A)과 소자분리막(31A)에 인접하는 활성영역(31B)의 가장자리에 리세스패턴 형성을 억제하고, 활성영역(31B)에만 리세스패턴(38)을 형성함으로써 패싱게이트에 의한 간섭효과를 억제하여 소자 특성을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자를 나타내는 평면도와 단면도,
도 2a 내지 도 2f는 본 발명의 실시예에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 기판 32 : 하드마스크층
33 : 제1비정질카본층 34 : 식각정지층
35 : 제1감광막패턴 36 : 제2비정질카본층
37 : 실리콘산화질화패턴 38 : 제2감광막패턴
39 : 게이트절연막 40 : 게이트패턴

Claims (10)

  1. 소자분리막이 형성된 기판 상에 제1하드마스크층을 형성하는 단계;
    상기 제1하드마스크층 상에 상기 소자분리막 상부를 덮는 식각정지막을 형성하는 단계;
    상기 식각정지막을 포함하는 전체 구조 상에 제2하드마스크층을 형성하는 단계;
    상기 제2하드마스크층 상에 리세스패턴 예정지역이 오픈된 감광막패턴을 형성하는 단계;
    상기 식각정지막과 식각선택비를 갖는 조건으로 상기 감광막패턴을 이용하여 상기 제1 및 제2하드마스크층을 식각하는 단계; 및
    상기 식각된 제1 및 제2하드마스크층을 이용하여 상기 기판을 식각하여 리세스패턴을 형성하는 단계
    를 포함하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 식각정지막은 실리콘산화질화막인 리세스 게이트를 갖는 반도체 소자의 제조방법.
  3. 제2항에 있어서,
    상기 식각정지막을 형성하는 단계는,
    상기 제1하드마스크층 상에 상기 실리콘산화질화막을 형성하는 단계;
    상기 실리콘산화질화막 상에 상기 소자분리막과 상기 소자분리막에 인접하는 활성영역의 가장자리를 덮는 감광막패턴을 형성하는 단계; 및
    상기 감광막패턴을 이용하여 상기 실리콘산화질화막을 식각하는 단계
    를 포함하는 반도체 소자의 제조방법.
  4. 제1항에 있어서,
    상기 제1하드마스크층은 하드마스크산화막과 비정질카본층의 적층구조이고, 상기 제2하드마스크층은 비정질카본층인 리세스 게이트를 갖는 반도체 소자의 제조방법.
  5. 제3항 또는 제4항에 있어서,
    상기 제1 및 제2하드마스크층을 식각하는 단계는,
    상기 제2하드마스크층 및 제1하드마스크층의 비정질카본층을 식각하는 단계; 및
    상기 제1하드마스크층의 하드마스크산화막을 식각하는 단계를 포함하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
  6. 제5항에 있어서,
    상기 제2하드마스크층 및 제1하드마스크층의 비정질카본층을 식각하는 단계는,
    O2 및 N2의 혼합가스 또는 CO, H2 및 Ar의 혼합가스를 사용하거나, O2, N2, CO, H2 및 Ar의 혼합가스를 사용하여 실시하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
  7. 제5항에 있어서,
    상기 제1하드마스크층의 하드마스크산화막을 식각하는 단계는,
    불소계 가스에 O2 및 Ar을 첨가한 혼합가스를 사용하여 실시하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
  8. 제7항에 있어서,
    상기 불소계 가스는 CF4, C4F6, C3F8, SF6 및 NF3로 이루어진 그룹 중에서 선택된 어느 하나인 리세스 게이트를 갖는 반도체 소자의 제조방법.
  9. 제1항에 있어서,
    상기 제2하드마스크층을 형성하는 단계 후, 상기 감광막패턴을 형성하는 단계 전에 반사방지막을 형성하는 단계를 더 포함하고, 상기 반사방지막은 실리콘산화질화막인 리세스 게이트를 갖는 반도체 소자의 제조방법.
  10. 제1항에 있어서,
    상기 리세스패턴을 형성하는 단계 후,
    상기 리세스패턴을 포함하는 전체 구조 상에 게이트절연막을 형성하는 단계; 및
    상기 게이트절연막 상에 상기 리세스패턴에 일부 매립되고 나머지는 기판 상부로 돌출되는 게이트패턴을 형성하는 단계를 더 포함하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
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