KR100798774B1 - 반도체소자의 리세스게이트 제조 방법 - Google Patents

반도체소자의 리세스게이트 제조 방법 Download PDF

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Abstract

본 발명은 리세스게이트 공정시 패싱게이트 아래의 필드산화막 손실을 근본적으로 방지하는 동시에 활성영역과 리세스패턴의 중첩 오정렬(Overlay misalignment)이 일부 발생하더라도 스토리지노드가 연결될 활성영역의 물리적 손상을 방지할 수 있는 반도체소자의 리세스게이트 제조 방법을 제공하기 위한 것으로, 본 발명은 반도체기판 상부에 이웃하는 활성영역의 장축의 양끝단 및 그 사이의 필드산화막 상부는 덮고 리세스패턴이 형성될 활성영역의 일부는 국부적으로 오픈시키는 하드마스크패턴을 형성하는 단계; 상기 하드마스크패턴을 식각장벽으로 이용한 식각을 통해 상기 활성영역에 리세스패턴을 형성하는 단계; 상기 하드마스크패턴을 제거하는 단계; 상기 리세스패턴이 형성된 반도체기판 상에 게이트절연막을 형성하는 단계; 및 상기 게이트절연막 상에 적어도 상기 리세스패턴을 덮는 게이트전극을 형성하는 단계를 포함하고, 상술한 본 발명은 패싱게이트 아래의 필드산화막 손실을 근본적으로 방지하는 동시에 활성영역과 리세스패턴의 중첩 오정렬이 일부 발생하더라도 스토리지노드 영역의 실리콘이 물리적으로 손상받는 것을 방지하여 신뢰성이 높은 반도체소자 특성을 얻을 수 있는 효과가 있다.
리세스게이트, 패싱게이트, 필드산화막, 하드마스크

Description

반도체소자의 리세스게이트 제조 방법{METHOD OF MANUFACTURING RECESS GATE IN SEMICONDUCTOR DEVICE}
도 1a 및 1b는 종래기술에 따른 리세스게이트의 제조 방법을 간략히 도시한 도면,
도 1c는 활성영역과 리세스패턴간 중첩 오정렬 상태를 나타낸 도면,
도 1d는 게이트절연막과 게이트전극까지 형성한 후의 결과를 나타낸 도면,
도 2a 내지 도 2h는 본 발명의 제1실시예에 따른 반도체소자의 리세스게이트 제조 방법을 도시한 도면,
도 2i는 게이트전극의 형성된 상태를 나타낸 단면도,
도 3은 도 2h의 Ⅳ-Ⅳ'선에 따른 단면도,
도 4a 내지 도 4j는 본 발명의 제2실시예에 따른 전구형 리세스게이트 제조 방법을 도시한 도면,
도 4k는 게이트전극의 형성된 상태를 나타낸 단면도,
도 5는 도 4j의 Ⅳ-Ⅳ'선에 따른 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 필드산화막
23 : 활성영역 24A : 탄소막계 하드마스크패턴
25A : 산화막계 하드마스크패턴 26A : 실리콘막계 하드마스크패턴
27 : 제1포토레지스트패턴 28 : 제2포토레지스트패턴
29 : 리세스패턴
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 리세스패턴(Recess channel)을 구비한 반도체소자의 제조 방법에 관한 것이다.
반도체소자의 집적도가 증가함에 따라 트랜지스터의 채널길이(Channel length)도 동시에 매우 짧아지고 있다. 채널길이가 짧아짐에 따라 일반적인 평판 트랜지스터에서는 트랜지스터의 문턱전압(Threshold voltage)이 급격히 낮아지는 이른바, 숏채널효과(Short channel effect)가 심해지는 문제가 있다.
또한, 메모리 소자인 DRAM에서는 소자의 집적도가 증대됨에 따라 과다한 이온주입에 의해 기판의 전계(Electric field)가 매우 높아져서, 특히 스토리지노드콘택(Storage Node Contact; SNC)쪽의 접합에서 접합누설전류(Junction leakage)가 증가하여 데이터유지시간(Data retention time)이 감소하는 치명적인 문제가 발생한다.
이러한 문제를 해결하기 위한 한가지 방법으로, 최근에 실리콘을 소정 깊이 로 리세스(Recess)시킨 후에 DRAM의 셀트랜지스터를 형성하는 리세스게이트(Recess Gate) 공정이 있다. 그 결과 접합누설전류를 감소시켜 데이터유지시간을 증가시킬 수 있다.
도 1a 및 1b는 종래기술에 따른 리세스게이트의 제조 방법을 간략히 도시한 도면이고, 도 1c는 활성영역과 리세스패턴간 중첩 오정렬 상태를 나타낸 도면이며, 도 1d는 게이트절연막과 게이트전극까지 형성한 후의 결과를 나타낸 도면이다. 도 1a 내지 도 1d에서 상부 도면은 평면도이고, 하부 도면은 평면도에서 Ⅰ-Ⅰ'선에 따른 단면도이다.
도 1a에 도시된 바와 같이, 반도체기판(11)에 STI(Shallow Trench Isolation) 공정을 통해 소자분리막(12)을 형성하여 활성영역(13)을 정의한다.
도 1b에 도시된 바와 같이, 직선라인형패턴(Straight line and spacing pattern)의 리세스마스크(14)를 형성한다.
이어서, 리세스마스크(14)를 식각장벽으로 해서 반도체기판(11)의 활성영역(13)을 소정 깊이로 건식식각하여 리세스패턴(R)을 형성한다.
그러나, 종래기술은 리세스패턴(R) 형성을 위해 활성영역(13) 식각시 필드산화막(12)에 대해 식각선택비가 무한대가 아니기 때문에 도 1b에서 'F'로 표시한 바와 같이 필드산화막(13)도 일부 리세스되는 것을 피할 수 없다.
이처럼 일부가 리세스된 필드산화막 부분(F)은 이후 공정에서 진행하는 불산(HF) 계열의 각종 세정 공정에 의해 더욱 확대 및 깊어져 소자의 신뢰성을 저하시킨다.
또한, 종래기술은 활성영역(13)과 리세스패턴(R)의 중첩 오정렬(Overlay misalignment, 도면부호 M)이 발생했을 경우(도 1c 참조), R'로 도시한 바와 같이 활성영역(13)의 원하지 않는 부위가 손실되는 즉, 활성영역(13)이 물리적으로 손상을 입는 심각한 문제가 발생한다.
따라서. 종래기술에서는 활성영역(13)과 리세스패턴(R)의 중첩 정확도(Overlay accuracy)를 매우 엄격하게(Tight) 유지해야만 활성영역(13)의 물리적 손상을 방지할 수 있고, 그렇지 않은 경우 소자특성을 열화시킨다.
도 1d는 게이트절연막(15) 및 게이트전극(16)을 형성한 후의 결과로서, 리세스패턴 상부를 지나는 게이트를 '리세스게이트'라고 하며, 리세스게이트 중에서 필드산화막 상부를 지나는 부분을 '패싱게이트'라 한다. 이처럼, 리세스게이트는 리세스패턴에 의해 채널길이가 증가되며, 따라서 리세스패턴을 '리세스채널'이라고 일컫는다.
도 1d를 살펴보면, 일부 리세스된 필드산화막(F) 상부로 지나가는 게이트, 이른바 패싱게이트(Passing gate, 도면부호 'P' 참조)는 인접하는 활성영역의 스토리지노드(SN)에 영향을 주어 데이터유지시간 등의 소자 특성을 열화시킨다. 이때, 패싱게이트(P)가 지나는 필드산화막의 손실이 많아 깊어질수록 그 악영향은 증대된다.
위와 같은 패싱게이트에 의한 문제점은 리세스게이트 공정의 장점을 극대화하기 위해 최근에 제안되고 있는 전구형 리세스 게이트(Bulb type Recess gate) 공정에서도 발생한다.
도 1e는 종래기술에 따른 전구형 리세스게이트 공정시 패싱게이트에 의해 발생하는 스토리지노드의 손상을 나타낸 도면이다.
도 1e를 참조하면, 반도체기판(11)에 STI 공정을 이용하여 필드산화막(12)을 형성한 후, 하드마스크를 이용한 일부 리세스 식각, 스페이서를 이용한 등방성식각을 순차적으로 진행하여 전구형 리세스패턴(17)을 형성한다.
전구형 리세스게이트 공정시 오정렬이 발생한 경우, 필드산화막 주변의 활성영역(이는 스토리지노드가 형성될 지역)이 손상을 받는다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 리세스게이트 공정시 패싱게이트 아래의 필드산화막 손실을 근본적으로 방지하는 동시에 활성영역과 리세스패턴의 중첩 오정렬(Overlay misalignment)이 일부 발생하더라도 스토리지노드가 연결될 활성영역의 물리적 손상을 방지할 수 있는 반도체소자의 리세스게이트 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 활성영역과 리세스패턴의 중첩 오정렬(Overlay misalignment)이 일부 발생하더라도 스토리지노드가 연결될 활성영역의 물리적 손상을 방지할 수 있는 반도체소자의 전구형 리세스게이트 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 리세스게이트 제조 방법은 반도체기판에 장축과 단축을 갖는 복수의 활성영역을 정의하는 필드산화막을 형성하는 단계; 상기 반도체기판 상부에 이웃하는 상기 활성영역의 장축의 양끝단 및 그 사이의 필드산화막 상부는 덮고 리세스패턴이 형성될 상기 활성영역의 일부는 국부적으로 오픈시키는 하드마스크패턴을 형성하는 단계; 상기 하드마스크패턴을 식각장벽으로 이용한 식각을 통해 상기 활성영역에 리세스패턴을 형성하는 단계; 상기 하드마스크패턴을 제거하는 단계; 상기 리세스패턴이 형성된 반도체기판 상에 게이트절연막을 형성하는 단계; 및 상기 게이트절연막 상에 적어도 상기 리세스패턴을 덮는 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 전구형리세스게이트 제조 방법은 반도체기판에 장축과 단축을 갖는 복수의 활성영역을 정의하는 필드산화막을 형성하는 단계; 상기 반도체기판 상부에 이웃하는 상기 활성영역의 장축의 양끝단 및 그 사이의 필드산화막 상부는 덮고 넥패턴이 형성될 상기 활성영역의 일부는 국부적으로 오픈시키는 하드마스크패턴을 형성하는 단계; 상기 하드마스크패턴을 식각장벽으로 이용한 식각을 통해 상기 활성영역에 넥패턴을 형성하는 단계; 상기 넥패턴과 하드마스크패턴의 측벽에 희생막측벽을 형성하는 단계; 상기 하드마스크패턴과 희생막측벽을 이용한 식각을 통해 상기 넥패턴 아래에 전구형 패턴을 형성하는 단계; 상기 희생막측벽과 하드마스크패턴을 제거하는 단계; 상기 넥패턴과 전구형 패턴이 형성된 반도체기판 상에 게이트절연막을 형성하는 단계; 및 상기 게이트절연막 상에 적어도 상기 넥패턴과 전구형 패턴을 채우는 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체소자의 리세스게이트 제조 방법을 도시한 도면으로서, 상부도면은 평면도이고, 하부도면은 평면도에서 Ⅰ-Ⅰ'선에 따른 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(21)에 STI(Shallow Trench Isolation) 공정을 이용하여 필드산화막(Field oxide, 22)을 형성한다. 이러한 필드산화막(22)에 의해 활성영역(Active region, 23)이 정의되며, 활성영역(23)은 단축과 장축을 갖는 섬(Island) 패턴이 된다. 평면도에서 Ⅰ-Ⅰ'선은 활성영역(23)의 장축방향을 의미하며, 후술하겠지만, 활성영역(23)의 단축방향 위에 리세스게이트가 지나가게 된다.
도 2b에 도시된 바와 같이, 활성영역(23)이 정의된 반도체기판(21)의 전면에 탄소막계 하드마스크(Carbon base Hard mask, 24)를 형성한다. 이때, 탄소막계 하드마스크(24)는 비정질탄소막(Amorphous Carbon layer)이 사용되며, 바람직하게 그 두께는 1000Å∼2000Å이다. 경우에 따라서 탄소막계 하드마스크(24) 아래에 100Å 미만의 실리콘산화막(SiO2)을 형성할 수도 있으며, 이를 통해 후속 식각공정시 탄소막계 하드마스크가 모두 소모되더라도 실리콘산화막에 의해 반도체기판 표면이 어택받는 것을 방지한다.
위와 같은 탄소막계 하드마스크(24)는 후속 리세스패턴 형성을 위한 반도체 기판 식각시 하드마스크 역할을 한다.
다음으로, 탄소막계 하드마스크(24) 상에 산화막계 하드마스크(Oxide base hard mask, 25)를 형성한다. 여기서, 산화막계 하드마스크(25)는 실리콘질산화막(SiON) 또는 실리콘산화막(SiO2)으로 형성하며, 그 두께는 200Å∼600Å이다
이어서, 산화막계 하드마스크(25) 상에 실리콘막계 하드마스크(Si base Hard mask, 26)를 형성한다. 이때, 실리콘막계 하드마스크(26)는 비정질실리콘 또는 다결정실리콘이며, 그 두께는 200Å∼400Å이다.
상술한 산화막계 하드마스크(25)와 실리콘막계 하드마스크(26)는 후속 탄소막계 하드마스크 식각시 하드마스크 역할을 하는 것이며, 제1실시예는 리세스게이트 공정을 위한 하드마스크를 3중 구조(Tripple hard mask)로 형성한다.
도 2c에 도시된 바와 같이, 포토레지스트 도포, 노광 및 현상을 통해 리세스마스크 역할을 하는 직선라인형 패턴의 제1포토레지스트패턴(27)을 형성한다. 본 발명에서는 활성영역(23)과 제1포토레지스트패턴(27)간에 오정렬('M')이 발생하여도 심각한 정도가 아니라면 문제시되지 않는다. 이는 후술하겠지만, 오정렬이 발생한 부분이 식각되지 않기 때문이다.
이어서, 제1포토레지스트패턴(27)을 이용해서 실리콘막계 하드마스크(26)를 선택적으로 건식식각한다. 이때, 실리콘막계 하드마스크(26)는 산화막계 하드마스크(25)에 대해 건식식각 선택비가 뛰어나기 때문에 실리콘막계 하드마스크(26)를 패터닝하기가 매우 용이하다.
위와 같은 실리콘막계 하드마스크(26)의 건식식각을 통해 직선라인형패턴 형상의 실리콘막계 하드마스크패턴(26A)이 형성되며, 실리콘막계 하드마스크패턴(26A)은 제1포토레지스트패턴(27)의 직선형 라인이 전사된 형태가 된다. 그리고, 실리콘막계 하드마스크패턴(26A)에 의해 산화막계 하드마스크(25)의 일부 표면이 라인 형태로 노출된다.
도 2d에 도시된 바와 같이, 제1포토레지스트패턴(27)을 제거하여 실리콘막계 하드마스크패턴(26A)을 노출시킨다.
도 2e에 도시된 바와 같이, 전면에 포토레지스트 도포, 노광 및 현상을 진행하여 제2포토레지스트패턴(28)을 형성한다. 이때, 제2포토레지스트패턴(28)은 패싱게이트가 지나갈 지역의 필드산화막 상부를 덮는 형태, 즉 후속 게이트전극에 인접하는 이웃하는 활성영역(23)의 양끝단 및 그 사이의 필드산화막(22) 상부를 덮는 섬(Island) 형태의 패턴이다.
자세히 살펴보면, Ⅱ-Ⅱ' 방향에서는 이웃한 활성영역(23) 사이의 필드산화막을 덮고, 그 양끝단은 이웃한 활성영역(23)의 끝단에 각각 일부가 중첩되도록 연장된 형태이다. 그리고, Ⅲ-Ⅲ' 방향에서는 이웃한 활성영역(23) 사이의 필드산화막(22) 상부에만 위치하는 형태이며, 활성영역(23)에 직접 인접하는 필드산화막(22) 상부는 일부 오픈시킨다.
결과적으로, 제2포토레지스트패턴(28)에 의해 리세스패턴이 형성될 활성영역(23)의 상부 및 활성영역(23)에 인접하는 필드산화막의 일부가 노출되고, 리세스게이트가 형성될 지역 중 패싱게이트가 지나갈 부분의 일부에는 제2포토레지스트패 턴(28)에 의해 덮이게 된다. 그리고, 제2포토레지스트패턴(28) 아래에는 실리콘막계 하드마스크패턴(26A)이 선택적으로 노출되는데, 실리콘막계 하드마스크패턴(26A)은 리세스패턴이 형성될 지역을 노출시키는 직선형 라인 패턴이다.
도 2f에 도시된 바와 같이, 제2포토레지스트패턴(28)을 식각장벽으로 하여 실리콘막계 하드마스크패턴(26A)에 의해 노출되어 있는 산화막계 하드마스크(25)를 건식식각하고, 계속해서 산화막계 하드마스크(25) 아래의 탄소막계 하드마스크(24)를 건식식각한다. 이때, 탄소막계 하드마스크(24) 건식식각이 완료되는 시점에서 제2포토레지스트패턴(28)은 식각되어 잔류하지 않는다(편의상 점선으로 표시).
위와 같은 일련의 식각공정이 완료되면 활성영역(23) 상부에는 탄소막계 하드마스크패턴(24A), 산화막계 하드마스크패턴(25A), 실리콘막계 하드마스크패턴(26A)으로 이루어진 적층 하드마스크패턴(100)이 형성된다.
이때, 적층 하드마스크패턴(100)은 탄소막계 하드마스크패턴(24A)에 의해 활성영역(23)의 리세스패턴이 형성될 부분이 오픈되지만, 패싱게이트('P' 참조)가 지나갈 부분에는 탄소막계 하드마스크패턴(24A)과 산화막계 하드마스크패턴(25A)의 적층 하드마스크패턴이 잔류하게 된다.
도 2g에 도시된 바와 같이, 적층 하드마스크패턴(100)을 식각장벽으로 하여 오픈되어 있는 활성영역(23)을 선택적으로 건식식각하여 리세스패턴(29)을 형성한다. 이때, 실리콘막계 하드마스크패턴(26A)과 산화막계 하드마스크패턴(25A)은 활성영역(23) 식각시 함께 식각되어 소모된다. 따라서, 실리콘막계 하드마스크패턴(26A)과 산화막계 하드마스크패턴(25A)은 소모되어 없어지므로 편의상 점선으로 도시하였다.
리세스패턴(29) 형성이 완료되는 시점에 반도체기판(21) 상부에는 탄소막계 하드마스크패턴(24A)만 존재하는데, 이는 탄소막계 하드마스크패턴(24A)이 실질적으로 리세스패턴(29) 형성시 하드마스크로 사용됨을 일컫는다. 더불어, 탄소막계 하드마스크패턴(24A)은 패싱게이트(P)가 지나갈 부분의 일부 상부에도 잔류하는데, 이로써 패싱게이트(P)가 지나갈 부분의 필드산화막 손실을 방지한다.
이렇게 잔류하는 탄소막계 하드마스크패턴(24A)에 의해 리세스패턴(29)에 인접하는 필드산화막에서만 필드산화막 손실(29A)이 발생한다. 즉, 패싱게이트가 지나갈 지역 중 일부 필드산화막(22)은 탄소막계 하드마스크패턴(24A)에 덮혀 있으므로 전혀 손실없이 완벽하게 보호된다. 여기서, 탄소막계 하드마스크패턴(24A)에 덮혀 있는 필드산화막(22)의 일부는 스토리지노드가 연결될 활성영역에 영향을 미치는 부분이다.
한편, 남아있는 탄소막계 하드마스크패턴(24A)의 평면도를 살펴보면, 탄소막계 하드마스크패턴(24A)은 리세스패턴(29)이 형성되는 지역 및 그에 인접하는 필드산화막(22)의 일부(29A)만 오픈시키고 나머지 필드산화막(22) 상부는 모두 덮는 형태가 된다. 결국, 동일 축상에서 서로 인접하는 두 개의 활성영역(23)의 양끝단은 탄소막계 하드마스크패턴(24A)에 의해 덮이게 되고, 이 부분에서는 식각이 진행되지 않는다.
도 2h에 도시된 바와 같이, 탄소막계 하드마스크패턴(24A)을 제거한다. 이때, 탄소막계 하드마스크패턴(24A)이 비정질탄소막이므로 통상적인 포토레지스트 스트립 공정, 즉 산소플라즈마를 이용한 스트립을 통해 제거할 수 있다.
탄소막계 하드마스크패턴(24A)의 스트립후 결과를 살펴보면, 활성영역(23)에 소정 깊이의 리세스패턴(29)이 형성되고, 필드산화막(22)은 패싱게이트(P)가 지나갈 부분은 식각손실이 없고, 리세스패턴(29)에 인접하는 부분만 식각 손실(29A)이 발생함을 알 수 있다.
도 3은 도 2h의 Ⅳ-Ⅳ'선에 따른 단면도로서, 활성영역(23)에 리세스패턴(29)이 형성되고, 필드산화막(22)은 패싱게이트(P)가 지나갈 부분은 식각손실이 없고, 리세스패턴(29)에 인접하는 부분(패싱게이트와 리세스패턴 사이)만 식각손실(29A)이 발생함을 알 수 있다.
도 2i는 게이트전극이 형성된 단면도로서, 리세스패턴(29)이 형성된 결과물의 전면에 게이트절연막(30)을 형성하고, 게이트전극(31)용 도전막 증착 및 게이트패터닝을 진행하여 리세스게이트 공정을 완료한다. 여기서, 게이트전극(31)이 리세스패턴(29)을 덮는 형태로 형성되며, 게이트전극(31) 아래의 리세스패턴(29)은 채널을 제공하고, 이를 리세스채널(Recess channel)이라 한다. 따라서, 통상적인 플라나 채널(Planar channel)에 비해 채널길이가 증가한다.
상술한 제1실시예에 따르면, 섬 형상의 제2포토레지스트패턴(28)을 이용함에 따라 리세스게이트가 지나가는 지역 중에서 패싱게이트 아래의 필드산화막 손실을 근본적으로 방지할 수 있고, 이로써 활성영역과 리세스패턴의 중첩 오정렬이 일부 발생하더라도 스토리지노드가 연결될 활성영역의 물리적 손상을 방지한다.
한편, 상술한 제1실시예에서는 제2포토레지스트패턴(28)을 패싱게이트가 지 나갈 지역의 필드산화막 일부를 덮는 형태로 형성하였으나, 다른 실시예로서 노광 공정을 조절하여 리세스패턴이 형성될 지역을 제외한 나머지 필드산화막 상부를 모두 덮는(즉, 패싱게이트가 지나갈 부분을 모두 덮는) 형태로도 형성이 가능하다. 이와 같이, 패싱게이트가 지나갈 부분을 모두 덮는 형태로 포토레지스트패턴을 형성한 후, 후속 식각공정을 진행하면 리세스패턴 형성시에 패싱게이트가 지나갈 부분 아래의 모든 필드산화막 손실을 방지할 수 있다.
도 4a 내지 도 4j는 본 발명의 실시예에 따른 반도체소자의 전구형 리세스게이트 제조 방법을 도시한 도면으로서, 상부도면은 평면도이고, 하부도면은 평면도에서 Ⅰ-Ⅰ'선에 따른 단면도이다.
도 4a에 도시된 바와 같이, 반도체기판(41)에 STI(Shallow Trench Isolation) 공정을 이용하여 필드산화막(Field oxide, 42)을 형성한다. 이러한 필드산화막(42)에 의해 활성영역(Active region, 43)이 정의되며, 활성영역(43)은 단축과 장축을 갖는 섬(Island) 패턴이 된다. 평면도에서 Ⅰ-Ⅰ'선은 활성영역(43)의 장축방향을 의미하며, 후술하겠지만, 활성영역(43)의 단축방향 위에 리세스게이트가 지나가게 된다.
도 4b에 도시된 바와 같이, 활성영역(43)이 정의된 반도체기판(41)의 전면에 탄소막계 하드마스크(Carbon base Hard mask, 44)를 형성한다. 이때, 탄소막계 하드마스크(44)는 비정질탄소막(Amorphous Carbon layer)이 사용되며, 바람직하게 그 두께는 1000Å∼2000Å이다. 경우에 따라서 탄소막계 하드마스크(44) 아래에 적어 도 100Å보다 얇은 두께의 실리콘산화막(SiO2)을 형성할 수도 있으며, 이를 통해 후속 식각공정시 탄소막계 하드마스크가 모두 소모되더라도 실리콘산화막에 의해 반도체기판 표면이 어택받는 것을 방지한다.
위와 같은 탄소막계 하드마스크(44)는 후속 리세스패턴 형성을 위한 반도체기판 식각시 하드마스크 역할을 한다.
다음으로, 탄소막계 하드마스크(44) 상에 산화막계 하드마스크(Oxide base hard mask, 45)를 형성한다. 여기서, 산화막계 하드마스크(45)는 실리콘질산화막(SiON) 또는 실리콘산화막(SiO2)으로 형성하며, 그 두께는 200Å∼600Å이다
이어서, 산화막계 하드마스크(45) 상에 실리콘막계 하드마스크(Si base Hard mask, 46)를 형성한다. 이때, 실리콘막계 하드마스크(46)는 비정질실리콘 또는 다결정실리콘이며, 그 두께는 200Å∼400Å이다.
상술한 산화막계 하드마스크(45)와 실리콘막계 하드마스크(46)는 후속 탄소막계 하드마스크 식각시 하드마스크 역할을 하는 것이며, 제2실시예는 전구형 리세스게이트 공정을 위한 하드마스크를 3중 구조(Tripple hard mask)로 형성한다.
도 4c에 도시된 바와 같이, 포토레지스트 도포, 노광 및 현상을 통해 직선라인형 패턴의 제1포토레지스트패턴(47)을 형성한다. 본 발명에서는 활성영역(43)과 제1포토레지스트패턴(47)간에 오정렬('M')이 발생하여도 심각한 정도가 아니라면 문제시되지 않는다. 이는 후술하겠지만, 오정렬이 발생한 부분이 식각되지 않기 때문이다.
이어서, 제1포토레지스트패턴(47)을 이용해서 실리콘막계 하드마스크(46)를 선택적으로 건식식각한다. 이때, 실리콘막계 하드마스크(46)는 산화막계 하드마스크(45)에 대해 건식식각 선택비가 뛰어나기 때문에 실리콘막계 하드마스크(46)를 패터닝하기가 매우 용이하다.
위와 같은 실리콘막계 하드마스크(46)의 건식식각을 통해 직선라인형패턴 형상의 실리콘막계 하드마스크패턴(46A)이 형성되며, 실리콘막계 하드마스크패턴(46A)은 제1포토레지스트패턴(47)의 직선형 라인이 전사된 형태가 된다. 그리고, 실리콘막계 하드마스크패턴(46A)에 의해 산화막계 하드마스크(45)의 일부 표면이 라인 형태로 노출된다.
도 4d에 도시된 바와 같이, 제1포토레지스트패턴(47)을 제거하여 실리콘막계 하드마스크패턴(46A)을 노출시킨다. 이때, 제1포토레지스트패턴(47)이 포토레지스트로 형성한 것이므로, 통상적인 포토레지스트 스트립으로 제거한다.
도 4e에 도시된 바와 같이, 전면에 포토레지스트 도포, 노광 및 현상을 진행하여 제2포토레지스트패턴(48)을 형성한다. 이때, 제2포토레지스트패턴(48)은 패싱게이트가 지나갈 지역의 필드산화막 상부를 덮는 형태, 즉 활성영역(43)의 양끝단 및 그 사이의 필드산화막(42) 상부를 덮는 섬(Island) 형태의 패턴이다.
자세히 살펴보면, Ⅱ-Ⅱ' 방향에서는 이웃한 활성영역(43) 사이의 필드산화막을 덮고, 그 양끝단은 이웃한 활성영역(43)의 끝단에 각각 일부가 중첩되도록 연장된 형태이다. 그리고, Ⅲ-Ⅲ' 방향에서는 이웃한 활성영역(43) 사이의 필드산화막 상부에만 위치하는 형태이며, 활성영역에 직접 인접하는 필드산화막 상부는 일 부 오픈시킨다.
결과적으로, 제2포토레지스트패턴(48)에 의해 리세스패턴이 형성될 활성영역(43)의 상부 및 활성영역(43)에 인접하는 필드산화막(42)의 일부가 노출되고, 리세스게이트가 형성될 지역 중 패싱게이트가 지나갈 부분의 일부에는 제2포토레지스트패턴(48)에 의해 덮이게 된다. 그리고, 제2포토레지스트패턴(48) 아래에는 실리콘막계 하드마스크패턴(46A)이 선택적으로 노출되는데, 실리콘막계 하드마스크패턴(46A)은 리세스패턴이 형성될 지역을 노출시키는 직선형 라인 패턴이다.
도 4f에 도시된 바와 같이, 제2포토레지스트패턴(48)을 식각장벽으로 하여 실리콘막계 하드마스크패턴(46A)에 의해 노출되어 있는 산화막계 하드마스크(45)를 건식식각하고, 계속해서 산화막계 하드마스크(45) 아래의 탄소막계 하드마스크(44)를 건식식각한다. 이때, 탄소막계 하드마스크(44) 건식식각이 완료되는 시점에서 제2포토레지스트패턴(48)은 식각되어 잔류하지 않는다(편의상 점선으로 표시).
위와 같은 일련의 식각공정이 완료되면 활성영역(43) 상부에는 탄소막계 하드마스크패턴(44A), 산화막계 하드마스크패턴(45A), 실리콘막계 하드마스크패턴(46A)으로 이루어진 적층 하드마스크패턴(200)이 형성된다.
이때, 적층 하드마스크패턴(200)은 탄소막계 하드마스크패턴(44A)에 의해 활성영역(43)의 리세스패턴이 형성될 부분이 오픈되지만, 패싱게이트('P' 참조)가 지나갈 부분에는 탄소막계 하드마스크패턴(44A)과 산화막계 하드마스크패턴(45A)의 적층 하드마스크패턴이 잔류하게 된다.
도 4g에 도시된 바와 같이, 적층 하드마스크패턴(200)을 식각장벽으로 하여 오픈되어 있는 활성영역(43)을 선택적으로 건식식각하여 넥패턴(Neck pattern, 49)을 형성한다. 이때, 실리콘막계 하드마스크패턴(46A)과 산화막계 하드마스크패턴(45A)은 활성영역(43) 식각시 함께 식각되어 소모된다. 따라서, 실리콘막계 하드마스크패턴(46A)과 산화막계 하드마스크패턴(45A)은 소모되어 없어지므로 편의상 점선으로 도시하였다.
넥패턴(49) 형성이 완료되는 시점에 반도체기판(41) 상부에는 탄소막계 하드마스크패턴(44A)만 존재하는데, 이는 탄소막계 하드마스크패턴(44A)이 실질적으로 넥패턴(49) 형성시 하드마스크로 사용됨을 일컫는다. 더불어, 탄소막계 하드마스크패턴(44A)은 패싱게이트(P)가 지나갈 부분의 일부 상부에도 잔류하는데, 이로써 패싱게이트(P)가 지나갈 부분의 필드산화막 손실을 방지한다.
이렇게 잔류하는 탄소막계 하드마스크패턴(44A)에 의해 넥패턴(49)에 인접하는 필드산화막(42)에서만 필드산화막 손실(49A)이 발생한다. 즉, 패싱게이트가 지나갈 지역 중 일부 필드산화막은 탄소막계 하드마스크패턴(44A)에 덮혀 있으므로 전혀 손실없이 완벽하게 보호된다. 여기서, 탄소막계 하드마스크패턴(44A)에 덮혀 있는 필드산화막의 일부는 스토리지노드가 연결될 활성영역에 영향을 미치는 부분이다.
한편, 남아있는 탄소막계 하드마스크패턴(44A)의 평면도를 살펴보면, 탄소막계 하드마스크패턴(44A)은 넥패턴(49)이 형성되는 지역 및 그에 인접하는 필드산화막의 일부(49A)만 오픈시키고 나머지 필드산화막 상부는 모두 덮는 형태가 된다. 결국, 동일 축상에서 서로 인접하는 두 개의 활성영역의 양끝단은 탄소막계 하드마 스크패턴(44A)에 의해 덮이게 되고, 이 부분에서는 식각이 진행되지 않는다.
상술한 넥패턴(49)의 깊이는 500∼1500Å으로 하는데, 전구형 리세스패턴이 넥패턴과 전구 패턴으로 이루어진 것으로 알려져 있으므로, 넥패턴(49)을 먼저 형성한 후에 후속 등방성식각을 진행하여 전구형 패턴을 형성하게 된다.
도 4h에 도시된 바와 같이, 남아있는 탄소막계 하드마스크패턴(44A) 상부에 희생막을 증착한 후 건식식각을 실시하여 희생막측벽(50)을 형성한다. 이때, 희생막측벽(50)은 후속 전구형 패턴 형성을 위한 등방성식각시 넥패턴(49)의 측벽이 손상되는 것을 방지하기 위한 것으로, 산화막을 50∼200Å 두께로 증착한 후 건식식각하여 형성한다. 이때, 희생막측벽(50) 형성을 위한 건식식각은 전면식각(Etch back) 방법을 이용한다.
따라서, 희생막측벽(50)은 넥패턴(49)의 측벽을 덮음과 동시에 탄소막계 하드마스크패턴(44A)의 측벽을 덮는다.
도 4i에 도시된 바와 같이, 탄소막계 하드마스크패턴(44A)을 식각장벽으로 이용한 등방성 건식식각을 진행하여 전구형 패턴(51)을 형성한다. 여기서, 희생막측벽(50)은 등방성 건식식각시 넥패턴(49)의 측벽이 손상되는 것을 방지한다.
상술한 전구형패턴(51)은 등방성 건식식각에 의해 식각프로파일이 라운드(Round) 형태가 되므로 전구형 패턴이라 한다. 한편, 넥패턴(49)은 식각프로파일이 수직(Vertical) 형태이다.
따라서, 전술한 일련의 식각공정에 의해 넥패턴(49)과 전구형 패턴(51)으로 이루어진 전구형 리세스패턴(300)이 형성된다.
도 4j에 도시된 바와 같이, 탄소막계 하드마스크패턴(44A)과 희생막측벽(50)을 제거한다. 이때, 탄소막계 하드마스크패턴(44A)은 통상적인 포토레지스트 스트립 공정, 즉 산소플라즈마를 이용한 스트립을 통해 제거할 수 있다. 그리고, 희생막측벽(50)은 그 재질이 산화막이므로 불산(HF) 용액을 이용한 세정 공정에 의해 제거한다.
탄소막계 하드마스크패턴(44A) 및 희생막측벽(50)의 스트립후 결과를 살펴보면, 활성영역(43)에 넥패턴과 전구형패턴으로 이루어진 전구형 리세스패턴(300)이 형성되고, 필드산화막(42)은 패싱게이트(P)가 지나갈 부분은 식각손실이 없고, 전구형 리세스패턴(300)에 인접하는 부분만 식각손실(49A)이 발생하였다.
도 5은 도 4j의 Ⅳ-Ⅳ'선에 따른 단면도로서, 활성영역(43)에 전구형 리세스패턴(300)이 형성되고, 필드산화막(42)은 패싱게이트(P)가 지나갈 부분은 식각손실이 없고, 전구형 리세스패턴(300)에 인접하는 부분(패싱게이트와 전구형 리세스패턴 사이)만 식각손실(49A)이 발생함을 알 수 있다.
도 4k는 게이트전극이 형성된 상태를 나타낸 단면도로서, 전구형 리세스패턴(300)이 형성된 결과물의 전면에 게이트절연막(52)을 형성하고, 게이트전극(53)용 도전막 증착 및 게이트패터닝을 진행하여 리세스게이트 공정을 완료한다. 여기서, 게이트전극(53)이 넥패턴(49)과 전구형패턴(51)을 채우는 형태로 형성되며, 게이트전극(53) 아래의 전구형 리세스패턴(30)은 채널을 제공하고, 이는 제1실시예의 리세스패턴(29)보다 채널길이를 더욱 증가시킨다.
상술한 제2실시예에 따르면, 제2포토레지스트패턴(48)을 이용함에 따라 패싱 게이트 아래의 필드산화막 손실을 근본적으로 방지할 수 있고, 이로써 활성영역과 전구형 리세스패턴의 중첩 오정렬이 일부 발생하더라도 스토리지노드가 연결될 활성영역의 물리적 손상을 방지한다.
한편, 상술한 제2실시예에서는 제2포토레지스트패턴(48)을 패싱게이트가 지나갈 지역의 필드산화막 일부를 덮는 형태로 형성하였으나, 다른 실시예로서 노광 공정을 조절하여 리세스패턴이 형성될 지역을 제외한 나머지 필드산화막 상부를 모두 덮는(즉, 패싱게이트가 지나갈 부분을 모두 덮는) 형태로도 형성이 가능하다. 이와 같이, 패싱게이트가 지나갈 부분을 모두 덮는 형태로 포토레지스트패턴을 형성한 후, 후속 식각공정을 진행하면 리세스패턴 형성시에 패싱게이트가 지나갈 부분 아래의 모든 필드산화막 손실을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 리세스게이트공정 및 전구형 리세스게이트 공정시 패싱게이트 아래의 필드산화막 손실을 근본적으로 방지하는 동시에 활성영역과 리세스패턴의 중첩 오정렬이 일부 발생하더라도 스토리지노드 영역의 실리콘이 물리적으로 손상받는 것을 방지하여 신뢰성이 높은 반도체소자 특성을 얻을 수 있는 효과가 있 다.

Claims (25)

  1. 반도체기판에 장축과 단축을 갖는 복수의 활성영역을 정의하는 필드산화막을 형성하는 단계;
    상기 반도체기판 상부에 이웃하는 상기 활성영역의 장축의 양끝단 및 그 사이의 필드산화막 상부는 덮고 리세스패턴이 형성될 상기 활성영역의 일부는 국부적으로 오픈시키는 하드마스크패턴을 형성하는 단계;
    상기 하드마스크패턴을 식각장벽으로 이용한 식각을 통해 상기 활성영역에 리세스패턴을 형성하는 단계;
    상기 하드마스크패턴을 제거하는 단계;
    상기 리세스패턴이 형성된 반도체기판 상에 게이트절연막을 형성하는 단계; 및
    상기 게이트절연막 상에 적어도 상기 리세스패턴을 덮는 게이트전극을 형성하는 단계
    를 포함하는 반도체소자의 리세스게이트 제조 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 하드마스크패턴은, 3중 구조의 하드마스크패턴으로 형성하는 반도체소자의 리세스게이트 제조 방법.
  4. 제3항에 있어서,
    상기 3중 구조의 하드마스크패턴을 형성하는 단계는,
    탄소막계 하드마스크와 산화막계 하드마스크를 순차적으로 형성하는 단계;
    상기 산화막계 하드마스크 상에 직선형라인패턴의 실리콘막계 하드마스크패턴을 형성하는 단계;
    상기 실리콘막계 하드마스크패턴 상에 상기 활성영역의 장축의 양끝단 및 그 사이의 필드산화막 상부를 덮는 섬 형상의 포토레지스트패턴을 형성하는 단계; 및
    상기 포토레지스트패턴 및 실리콘막계 하드마스크패턴을 식각장벽으로 산화막계 하드마스크와 탄소막계 하드마스크를 순차적으로 식각하는 단계
    를 포함하는 반도체소자의 리세스게이트 제조 방법.
  5. 제4항에 있어서,
    상기 실리콘막계 하드마스크패턴을 형성하는 단계는,
    상기 산화막계 하드마스크 상에 실리콘막계 하드마스크를 형성하는 단계;
    상기 실리콘막계 하드마스크 상에 직선형라인패턴의 포토레지스트패턴을 형성하는 단계;
    상기 직선형라인패턴의 포토레지스트패턴을 식각장벽으로 상기 실리콘막계 하드마스크를 식각하여 상기 실리콘막계 하드마스크패턴을 형성하는 단계; 및
    상기 직선형라인패턴의 포토레지스트패턴을 제거하는 단계
    를 포함하는 반도체소자의 리세스게이트 제조 방법.
  6. 제4항에 있어서,
    상기 탄소막계 하드마스크는, 비정질탄소막으로 형성하는 반도체소자의 리세스게이트 제조 방법.
  7. 제4항에 있어서,
    상기 탄소막계 하드마스크는, 1000∼2000Å 두께로 형성하는 반도체소자의 리세스게이트 제조 방법.
  8. 제4항에 있어서,
    상기 탄소막계 하드마스크와 반도체기판 사이에 산화막을 더 형성하는 반도체소자의 리세스게이트 제조 방법.
  9. 제4항에 있어서,
    상기 산화막계 하드마스크는, 실리콘질산화막 또는 실리콘산화막으로 형성하는 반도체소자의 리세스게이트 제조 방법.
  10. 제4항에 있어서,
    상기 산화막계 하드마스크는, 200∼600Å 두께로 형성하는 반도체소자의 리세스게이트 제조 방법.
  11. 제4항에 있어서,
    상기 실리콘막계 하드마스크는, 비정질실리콘 또는 다결정실리콘으로 형성하는 반도체소자의 리세스게이트 제조 방법.
  12. 제4항에 있어서,
    상기 실리콘막계 하드마스크는, 200∼400Å 두께로 형성하는 반도체소자의 리세스게이트 제조 방법.
  13. 반도체기판에 장축과 단축을 갖는 복수의 활성영역을 정의하는 필드산화막을 형성하는 단계;
    상기 반도체기판 상부에 이웃하는 상기 활성영역의 장축의 양끝단 및 그 사이의 필드산화막 상부는 덮고 넥패턴이 형성될 상기 활성영역의 일부는 국부적으로 오픈시키는 하드마스크패턴을 형성하는 단계;
    상기 하드마스크패턴을 식각장벽으로 이용한 식각을 통해 상기 활성영역에 넥패턴을 형성하는 단계;
    상기 넥패턴과 하드마스크패턴의 측벽에 희생막측벽을 형성하는 단계;
    상기 하드마스크패턴과 희생막측벽을 이용한 식각을 통해 상기 넥패턴 아래에 전구형 패턴을 형성하는 단계;
    상기 희생막측벽과 하드마스크패턴을 제거하는 단계;
    상기 넥패턴과 전구형 패턴이 형성된 반도체기판 상에 게이트절연막을 형성하는 단계; 및
    상기 게이트절연막 상에 적어도 상기 넥패턴과 전구형 패턴을 채우는 게이트전극을 형성하는 단계
    를 포함하는 반도체소자의 전구형 리세스게이트 제조 방법.
  14. 삭제
  15. 제13항에 있어서,
    상기 하드마스크패턴은, 3중 구조의 하드마스크패턴으로 형성하는 반도체소자의 전구형 리세스게이트 제조 방법.
  16. 제15항에 있어서,
    상기 3중 구조의 하드마스크패턴을 형성하는 단계는,
    탄소막계 하드마스크와 산화막계 하드마스크를 순차적으로 형성하는 단계;
    상기 산화막계 하드마스크 상에 직선형라인패턴의 실리콘막계 하드마스크패턴을 형성하는 단계;
    상기 실리콘막계 하드마스크패턴 상에 상기 활성영역의 장축의 양끝단 및 그 사이의 필드산화막 상부를 덮는 섬 형상의 포토레지스트패턴을 형성하는 단계; 및
    상기 섬형상의 포토레지스트패턴 및 실리콘막계 하드마스크패턴을 식각장벽으로 산화막계 하드마스크와 탄소막계 하드마스크를 순차적으로 식각하는 단계
    를 포함하는 반도체소자의 전구형 리세스게이트 제조 방법.
  17. 제16항에 있어서,
    상기 실리콘막계 하드마스크패턴을 형성하는 단계는,
    상기 산화막계 하드마스크 상에 실리콘막계 하드마스크를 형성하는 단계;
    상기 실리콘막계 하드마스크 상에 직선형라인패턴의 포토레지스트패턴을 형성하는 단계;
    상기 직선형라인패턴의 포토레지스트패턴을 식각장벽으로 상기 실리콘막계 하드마스크를 식각하여 상기 실리콘막계 하드마스크패턴을 형성하는 단계; 및
    상기 직선형라인패턴의 포토레지스트패턴을 제거하는 단계
    를 포함하는 반도체소자의 전구형 리세스게이트 제조 방법.
  18. 제16항에 있어서,
    상기 탄소막계 하드마스크는, 비정질탄소막으로 형성하는 반도체소자의 전구형 리세스게이트 제조 방법.
  19. 제16항에 있어서,
    상기 탄소막계 하드마스크는, 1000∼2000Å 두께로 형성하는 반도체소자의 전구형 리세스게이트 제조 방법.
  20. 제16항에 있어서,
    상기 탄소막계 하드마스크와 반도체기판 사이에 산화막을 더 형성하는 반도체소자의 전구형 리세스게이트 제조 방법.
  21. 제16항에 있어서,
    상기 산화막계 하드마스크는, 실리콘질산화막 또는 실리콘산화막으로 형성하는 반도체소자의 전구형 리세스게이트 제조 방법.
  22. 제16항에 있어서,
    상기 산화막계 하드마스크는, 200∼600Å 두께로 형성하는 반도체소자의 전구형 리세스게이트 제조 방법.
  23. 제16항에 있어서,
    상기 실리콘막계 하드마스크는, 비정질실리콘 또는 다결정실리콘으로 형성하는 반도체소자의 전구형 리세스게이트 제조 방법.
  24. 제16항에 있어서,
    상기 실리콘막계 하드마스크는, 200∼400Å 두께로 형성하는 반도체소자의 전구형 리세스게이트 제조 방법.
  25. 제13항에 있어서,
    상기 희생막측벽을 형성하는 단계는,
    상기 넥패턴을 포함한 전면에 산화막을 형성하는 단계; 및
    전면식각을 진행하여 상기 넥패턴과 하드마스크패턴의 측벽에 산화막을 잔류시키는 단계
    를 포함하는 반도체소자의 전구형 리세스게이트 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100873018B1 (ko) 2007-08-31 2008-12-10 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자의 제조방법
KR20140141347A (ko) 2013-05-31 2014-12-10 에스케이하이닉스 주식회사 반도체 장치 및 그의 제조 방법

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100824995B1 (ko) * 2006-12-27 2008-04-24 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자의 제조 방법
KR100998948B1 (ko) * 2008-07-15 2010-12-09 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 장치 제조 방법
KR101814576B1 (ko) * 2011-04-20 2018-01-05 삼성전자 주식회사 반도체 소자
KR102003004B1 (ko) 2012-09-12 2019-07-23 삼성전자주식회사 매립 게이트를 포함하는 반도체 소자 및 그 제조 방법
KR102150965B1 (ko) 2013-01-24 2020-09-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102133910B1 (ko) * 2018-12-19 2020-07-14 주식회사 포스코 방향성 전기강판 및 그의 제조 방법
CN114093942B (zh) * 2020-07-30 2024-05-28 中国科学院微电子研究所 一种半导体结构、其制造方法及dram

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010009800A1 (en) 1999-11-30 2001-07-26 U.S. Philips Corporation Manufacture of trench-gate semiconductor devices
KR20050027381A (ko) * 2003-09-15 2005-03-21 삼성전자주식회사 트랜지스터의 리세스 채널 형성 방법
KR20060062358A (ko) * 2004-12-03 2006-06-12 삼성전자주식회사 리세스 채널 트랜지스터를 갖는 반도체 장치의 제조 방법
JP2006173429A (ja) 2004-12-17 2006-06-29 Elpida Memory Inc 半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100282452B1 (ko) * 1999-03-18 2001-02-15 김영환 반도체 소자 및 그의 제조 방법
JP2004071733A (ja) * 2002-08-05 2004-03-04 Sony Corp 半導体装置およびその製造方法
US6861701B2 (en) * 2003-03-05 2005-03-01 Advanced Analogic Technologies, Inc. Trench power MOSFET with planarized gate bus
KR100614240B1 (ko) * 2004-06-10 2006-08-18 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성방법
KR100618861B1 (ko) 2004-09-09 2006-08-31 삼성전자주식회사 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자 및그 제조 방법
US7442609B2 (en) * 2004-09-10 2008-10-28 Infineon Technologies Ag Method of manufacturing a transistor and a method of forming a memory device with isolation trenches
US20060113590A1 (en) * 2004-11-26 2006-06-01 Samsung Electronics Co., Ltd. Method of forming a recess structure, recessed channel type transistor and method of manufacturing the recessed channel type transistor
KR100596889B1 (ko) 2005-03-22 2006-07-04 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP2007250855A (ja) * 2006-03-16 2007-09-27 Elpida Memory Inc 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010009800A1 (en) 1999-11-30 2001-07-26 U.S. Philips Corporation Manufacture of trench-gate semiconductor devices
KR20050027381A (ko) * 2003-09-15 2005-03-21 삼성전자주식회사 트랜지스터의 리세스 채널 형성 방법
KR20060062358A (ko) * 2004-12-03 2006-06-12 삼성전자주식회사 리세스 채널 트랜지스터를 갖는 반도체 장치의 제조 방법
JP2006173429A (ja) 2004-12-17 2006-06-29 Elpida Memory Inc 半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100873018B1 (ko) 2007-08-31 2008-12-10 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자의 제조방법
KR20140141347A (ko) 2013-05-31 2014-12-10 에스케이하이닉스 주식회사 반도체 장치 및 그의 제조 방법
US9437696B2 (en) 2013-05-31 2016-09-06 SK Hynix Inc. Semiconductor device and method for fabricating the same

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