JP2004071733A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2004071733A JP2004071733A JP2002226979A JP2002226979A JP2004071733A JP 2004071733 A JP2004071733 A JP 2004071733A JP 2002226979 A JP2002226979 A JP 2002226979A JP 2002226979 A JP2002226979 A JP 2002226979A JP 2004071733 A JP2004071733 A JP 2004071733A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- transistor
- trench capacitor
- trench
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
【解決手段】半導体基板11にトレンチキャパシタ5とこれに接続しかつこの接続部分以外を素子分離領域15により分離されたトランジスタ形成領域16に形成されるトランジスタ3とを備え、トランジスタ3は、トランジスタ形成領域16を横切るように形成されたゲート溝31内にゲート絶縁膜32を介して埋め込まれるとともに素子分離領域15上に延長されたゲート電極33を有し、ゲート溝31底部側の半導体基板11にチャネル拡散層34を有し、ゲート溝31両側のトランジスタ形成領域16に拡散層35、36、37を有し、拡散層35、37がトレンチキャパシタ5の溝内に形成した電極56に接続されたものである。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、詳しくはトレンチキャパシタを備えたダイナミックランダムアクセスメモリ(以下DRAMという、DRAMはDynamic Random Access Memoryの略)装置に係わる半導体装置およびその製造方法に関する。
【0002】
【従来の技術】
年々加速される微細化競争によって、特に大容量のDRAMでは、基板に深い溝を形成し、その溝にトレンチキャパシタを形成したものが提案されている。しかしながら、特に大容量のDRAMにはさまざまな問題が顕在化してきている。
【0003】
その中でも特に深刻な問題として、DRAMのデータ保持特性の維持があげられる。トランジスタ性能を維持するため、DRAMメモリセルの縮小とともに基板濃度はますます高くなってきていて、DRAM領域の接合(Junction)部も濃度勾配が急峻なものに近づいている。このため、接合部に印加される電界はますます強くなっており、メガビット級のDRAMでのppmオーダーでの接合リーク(Junction Leak)の抑制が難しくなってきている。このため、従来は余裕を持って制御可能であったDRAMのデータ保持特性(一般にテール(Tail)特性と言う)の維持が困難になってきている。このままでは世代ごとにキャパシタ容量を増大させてゆくしか有効な手段が見当たらない。
【0004】
この問題を解決する一つの手段として、DRAMのアクセス・トランジスタのチャネルを基板中に掘り込んだ溝の側壁に沿って形成することで、実効的なチャネル長を延ばし、基板濃度を下げることでこの基板−拡散層間の電界緩和を図る方法を、本発明者は特願2000−378240号、特願2000−379607号等において提案している。このトレンチ型ゲートを形成する方法はシリコン基板とフィールド酸化膜とに、同時にゲートを埋め込むための溝を形成することができるため、ゲート電極およびゲート配線の形成工程が一度で行える利点がある。
【0005】
【発明が解決しようとする課題】
しかしながら、トレンチ型のゲートを形成することで、実効的なチャネル長を延ばし、基板濃度を下げることで基板−拡散層間の電界緩和を図る構成では、アクティブ領域から素子分離領域にかけてゲート電極が埋め込まれるゲート溝を形成するため、トレンチ型のDRAMにトレンチ型のゲート構造を適用することが構造的に困難であった。この理由を以下に説明する。
【0006】
トレンチ型のゲートを基板中に予めDRAM記憶保持用のトレンチキャパシタを形成しておく、いわゆるトレンチキャパシタ型のDRAMに採用すると、セル面積の増大を防ぐようにするためにゲートをトレンチキャパシタ内の上部を横切るように配置する必要が生じる。このため、トレンチキャパシタ上部に絶縁膜を厚く形成してゲート溝内に形成されるゲート電極とトレンチキャパシタの電極とを電気的に絶縁する必要が生じる。しかしながら、トレンチキャパシタ上に絶縁膜を厚く形成すると、この絶縁膜によってトランジスタの拡散層とトレンチキャパシタのプレート電極とを接続することが困難になった。よって、トレンチ型のゲートをトレンチキャパシタ型のDRAMに採用することは困難であった。
【0007】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた半導体装置およびその製造方法である。
【0008】
本発明の半導体装置は、半導体基板に、トレンチキャパシタと、前記トレンチキャパシタに接続しかつこの接続部分以外を素子分離領域により分離されたトランジスタ形成領域に形成されたトランジスタとを備えた半導体装置であって、前記トランジスタは、前記トランジスタ形成領域を横切るように形成されたゲート溝と、前記ゲート溝の内壁に形成されたゲート絶縁膜と、前記ゲート溝に前記ゲート絶縁膜を介して埋め込まれるとともに前記トレンチキャパシタ上に絶縁膜を介して延長形成されたゲート電極と、前記ゲート溝の底部側の前記半導体基板に形成されたチャネル拡散層と、前記ゲート溝両側の前記トランジスタ形成領域に形成されたソース、ドレインとなる拡散層とを備え、前記拡散層の一方は前記トレンチキャパシタの溝内に形成された電極に接続されているものである。
【0009】
上記半導体装置では、トランジスタ形成領域を横切るようにゲート溝が形成され、そのゲート溝内にゲート電極が形成されていることにより、実効的なチャネル長が延ばされ、基板濃度を下げることができ、基板とトランジスタの拡散層との間の電界が緩和される。またゲート電極は絶縁膜を介してトレンチキャパシタ上に延長形成されていることから、ゲート溝をトレンチキャパシタ上に形成する必要がなくなるため、トレンチキャパシタとトレンチ型のゲートとの共存を可能にしている。したがって、0.1μm以降のDRAMセルで顕在化すると予想される、データ保持特性の確保という問題を、基板濃度を下げることができるトレンチ型のゲートを採用することで解決し、かつチップ性能が向上される傾向を維持できる素子構造が可能になる。
【0010】
本発明の半導体装置の製造方法は、半導体基板に、トレンチキャパシタと、前記トレンチキャパシタに接続するものでこの接続部分以外を素子分離領域により分離されたトランジスタ形成領域と形成した後、前記トランジスタ形成領域にトランジスタを形成する半導体装置の製造方法であって、前記トランジスタの製造工程は、前記トランジスタ形成領域を横切るようにゲート溝を形成する工程と、前記ゲート溝の底部側の前記半導体基板にチャネル拡散層を形成する工程と、前記ゲート溝の内壁にゲート絶縁膜を形成する工程と、前記ゲート溝に前記ゲート絶縁膜を介してゲート電極を埋め込むとともにこのゲート電極を前記トレンチキャパシタ上に絶縁膜を介して延長形成する工程と、前記ゲート溝両側の前記トランジスタ形成領域にソース、ドレインとなる拡散層を形成する工程とを備え、前記拡散層の一方を前記トレンチキャパシタの溝内に形成された電極に接続する製造方法である。
【0011】
上記半導体装置の製造方法では、トランジスタ形成領域を横切るようにゲート溝を形成し、そのゲート溝内にゲート電極を形成することから、実効的なチャネル長を延ばすことが可能になり、また基板濃度を下げることができるので、基板とトランジスタの拡散層との間の電界緩和が図る。またゲート電極をトレンチキャパシタ上に絶縁膜を介して延長形成することから、ゲート溝をトレンチキャパシタ上に形成する必要がなくなるため、セル面積を増大させることなく、トレンチキャパシタとトレンチ型のゲートとの共存が可能になる。したがって、0.1μm以降のDRAMセルで顕在化すると予想される、データ保持特性の確保という問題は、基板濃度を下げることができるトレンチ型のゲートを採用することで解決され、かつチップ性能が向上される傾向を維持できる素子構造の製造が可能になる。
【0012】
【発明の実施の形態】
本発明の半導体装置に係る一実施の形態を、図1の(1)の平面図および(2)の概略構成断面図によって説明する。なお、図1の断面図および平面図は概略図であり縮尺を一致させてはいない。
【0013】
図1に示すように、半導体基板11にはトレンチキャパシタ5(5a、5b)が形成されている。この半導体基板11には、例えば、シリコン基板12の上部に埋め込み拡散層13が形成され、そのシリコン基板12上にエピタキシャル層14が形成されているいわゆるエピタキシャル基板を用いる。
【0014】
上記トレンチキャパシタ5は、半導体基板11に形成された溝51の下部側の側壁に誘電体膜52が形成され、さらに、上記誘電体膜52が形成された上部の溝51側壁には電気的に絶縁可能な膜厚の絶縁膜53が形成されている。しかし、溝51の最上部側壁には上記絶縁膜53は形成されていない。したがって、溝51上部側壁は上記半導体基板11が露出した状態となっている。上記誘電体膜52が形成されている溝51の外側の上記半導体基板11には拡散層からなるプレート電極54が形成され、このプレート電極54(54a)は隣接するトレンチキャパシタ5(5b)のプレート電極54(54b)と、半導体基板11の内部に形成された埋め込み拡散層13によって接続されている。上記溝51の内部には導電体からなる電極56が埋め込まれている。なお、上記溝51は、例えば深さが7μm程度の深い溝に形成されている。
【0015】
上記半導体基板11の上部には素子分離領域15が形成されている。この素子分離領域15は、上記トレンチキャパシタ5上部の一部に被さるように形成され、セルトランジスタが形成されるトランジスタ形成領域(アクティブ領域)16を電気的に分離している。
【0016】
上記半導体基板11のトランジスタ形成領域(アクティブ領域)16には、それを横切るように、トランジスタのゲート電極が埋め込まれるゲート溝31が形成されている。このゲート溝31は例えば70nm〜100nmの幅に、かつその底部はラウンド形状(丸みを帯びた形状)に形成されている。このゲート溝31の幅はトランジスタの世代によって、適宜選択される。ここでは一つのトランジスタ形成領域16に二つのトランジスタ3(3a)、3(3b)が形成される。
【0017】
上記トランジスタ溝31側壁にはゲート絶縁膜32が形成されている。さらにゲート溝31の内部にはゲート絶縁膜32を介してゲート電極33が例えば導電性を有するポリシリコンで形成されている。このゲート電極33は、ゲート絶縁膜32を介して半導体基板11上にも形成され、さらにトレンチキャパシタ5上を覆う素子分離領域15上に延長形成されている。このゲート電極33の配線部分33wは、ゲート溝31の幅よりも幅広く裕度m11、m12を持って形成され、またトランジスタ形成領域16の幅よりも幅広く裕度m21、m22を持って形成されている。なお、m11とm12、m21とm22は同一の値であっても異なる値であってもよい。
【0018】
上記ゲート溝31の底部の半導体基板11には、チャネル拡散層34が形成されている。また、ゲート溝31両側上部の半導体基板11にはソース・ドレインとなる拡散層35、36、37が形成されている。ここでは、拡散層36は二つのトランジスタ3(3a)、3(3b)の共通の拡散層となっている。さらに拡散層35はトレンチキャパシタ5aの電極56(56a)に接続され、拡散層37はトレンチキャパシタ5bの電極56(56b)に接続されている。
【0019】
上記半導体基板11上には、上記各トランジスタ3を覆う絶縁膜71が形成されている。この絶縁膜71には上記拡散層36に達する接続孔72が形成され、その接続孔72内部には上記拡散層36に接続されるコンタクト部73が形成されている。さらに上記絶縁膜71上には上記コンタクト部73に接続する配線(ビット線)74が形成されている。上記絶縁膜71上には上記配線74を覆う絶縁膜75が形成され、その絶縁膜75には配線(例えば金属配線)76が形成されている。
【0020】
上記半導体装置1では、トランジスタ形成領域16を横切るようにゲート溝31が形成され、そのゲート溝31内にゲート電極33が形成されていることにより、実効的なチャネル長が基板の深さ方向に延ばされ、基板濃度を下げることができ、半導体基板11とトランジスタの拡散層35、37との間の電界が緩和される。またゲート電極33は素子分離領域(絶縁膜)12を介してトレンチキャパシタ5上に延長形成されていることから、ゲート溝31をトレンチキャパシタ5上に形成する必要がなくなるため、トレンチキャパシタ5とトレンチ型のゲートを有するトランジスタ3との共存が可能になる。したがって、0.1μm以降のDRAMセルで顕在化すると予想される、データ保持特性の確保という問題を、基板濃度を下げることができるトレンチ型のゲートを採用することで解決し、かつチップ性能が向上される傾向を維持できる素子構造が可能になる。
【0021】
次に、本発明の半導体装置の製造方法に係る一実施の形態を、図2〜図5の製造工程図によって説明する。なお、同一図番の図面に描かれている断面図および平面図は概略図であり縮尺を一致させてはいない。
【0022】
図2の(1)の断面図および(2)の平面図に示すように、半導体基板11に、トレンチキャパシタ5を形成し、その後素子分離領域15を形成してトランジスタ形成領域16を画定する。この素子分離領域15はトランジスタ形成領域16がトレンチキャパシタ5にオーバラップするように形成される。上記半導体基板11には、例えば、シリコン基板12の上部に埋め込み拡散層13が形成され、そのシリコン基板12上にエピタキシャル層14が形成されているいわゆるエピタキシャル基板を用いる。上記トレンチキャパシタ5は、深さが7μm程度のいわゆるディープトレンチ(Deep Trench)型の記憶ノードを有するもので、例えば特開平11−330403号公報、特開2000−36578号公報等に開示されている製造方法を応用して製造することができる。この製造方法については、後に説明する。
【0023】
上記素子分離領域15を形成した後、トランジスタ形成領域(アクティブ領域)16の基板濃度を調整するインプラを施す。この実施の形態では、まだチャネルになる部分の形成を終えていないので、ウエル形成とチャネルストッパーの形成を行う。
【0024】
次いで、トランジスタ形成領域16を横切るようにDRAMのゲート電極が形成されるゲート溝31を形成する。このゲート溝31の形成方法の一例としては、半導体基板11上に既知のレジスト塗布技術を用いてレジスト膜81を形成した後、既知のリソグラフィー技術を使って、ゲート溝31を形成する領域上に開口82を形成する。その後、上記レジスト膜81をマスクに用いたエッチング技術として例えば反応性イオンエッチング(以下、RIEという。RIEはReactive Ion Etchingの略))により、半導体基板11にゲート溝31を形成する。
【0025】
このエッチングでは、ゲート溝31はトランジスタ形成領域16のみに形成され、素子分離領域15には形成されない。また後に形成されるゲート電極のパターンよりも細い領域になるように形成することによって、後のゲート電極形成時のアライメントずれに対する裕度を確保しておくことが望ましい。なお、アライメントずれに対する裕度が確保されるならば、ゲート溝31は素子分離領域15に入り込むように形成されてもよい。
【0026】
このとき図面に表されている左右方向がトランジスタのチャネル方向となる。このチャネル方向の電流を確保するためにゲート溝31の底部はできるだけラウンドする(丸みを帯びた)形状に形成することが望ましい。また、ゲート溝31の深さは、150nm〜300nm程度になることが望ましい。
【0027】
上記ゲート溝31を形成した後、そのまま上記レジスト膜81を残してDRAMセル部のチャネルイオン注入を行う。このようにして、ゲート溝31底部の半導体基板11にチャネル拡散層34を形成することで基板濃度の調節を行う。これによって、半導体基板11にはゲート溝31に沿った長いチャネル長が確保できる。そのためには、ゲート溝31底部ではホウ素で1×1018/cm3 〜1×1020/cm3 程度の濃度が必要である。一方、後に接合(ジャンクション)が形成される半導体基板11表面付近はホウ素で5×1016/cm3 〜5×1017/cm3 程度の薄い基板濃度で十分である。そしてこの薄い基板濃度がDRAMセル部の接合(ジャンクション)電界緩和を実現し、DRAMデータ保持特性の劇的な改善を可能にする。その後、上記レジスト膜81を除去する。
【0028】
次いで図3の(1)の断面図に示すように、上記ゲート溝31の内壁を含む半導体基板11表面に酸化膜からなるゲート絶縁膜32を形成する。この酸化工程では、ゲート溝31の内壁にそって均一に酸化膜を形成する必要がある。例えば、ロードロックタイプのISSG酸化や低温のKr酸化法により上記ゲート絶縁膜32を形成する。なお、DRAM領域以外の周辺回路部に形成されるトランジスタのゲート絶縁膜(図示せず)は通常のゲート酸化工程で形成する。
【0029】
次いで、上記ゲート溝31を上記ゲート絶縁膜32を介して埋め込むとともに上記半導体基板11上にゲート電極を形成するための導電体膜を、例えばポリシリコンを堆積して形成する。このときゲート溝31を完全に埋め込んでしかもその上部を平坦にすることが重要となる。一例としては、ゲート溝31の幅がおよそ70nm〜100nmの場合には半導体基板11上の導電体膜となるポリシリコン膜厚を170nm〜200nmとする。
【0030】
続いて、通常のリソグラフィー技術(レジストマスクの形成も含む)とエッチング技術とを用いて、上記導電体膜をパターニングして、上記ゲート溝31内をゲート絶縁膜32を介して埋め込むとともに、上記トレンチキャパシタ5上に形成された素子分離領域15上に延長されたゲート電極33を形成する。図3の(2)の平面図に示すように、このゲート電極33の配線部分33wは、ゲート溝33よりも幅広く裕度m11、m12を持って形成され、またトランジスタ形成領域16の幅よりも幅広く裕度m21、m22を持って形成されている。なお、m11とm12、m21とm22は同一の値であっても異なる値であってもよい。このように、ゲート電極33は予め形成されたゲート溝31よりも広く形成されるので、アライメントずれによるゲート溝31の露出が防止される。
【0031】
上記導電体膜は、DRAM部のゲート溝31に形成されるゲート電極33となるとともに、周辺部のゲート電極を形成することもできるため、上記ゲート電極33の形成時に周辺部のゲート電極(図示せず)も同時に形成される。
【0032】
次いで図4に示すように、イオン注入法により上記ゲート電極33をマスクにして半導体基板11のトランジスタ形成領域16に不純物を導入して、DRAM部のトランジスタの拡散層35、36、37を形成する。このとき拡散層35、36、37はゲート溝31よりも充分浅く形成する必要がある。ここでは、拡散層36はトランジスタ3a、3bと共用される。上記拡散層35、36、37は、後に熱処理によって活性化される。この熱処理によって、トレンチキャパシタ5の電極56より半導体基板11(トランジスタ形成領域16)に不純物が拡散され、拡散層38が形成される。上記工程によって、拡散層35、36、37からゲート溝31の外壁に沿って平面投影上よりも長いチャネルが形成され、また拡散層35、36、37と半導体基板11との接合部直下の半導体基板11の濃度を低下させることができることによって、半導体基板11と拡散層35、36、37間の電界緩和が実現できる。
【0033】
その後、図5に示すように、通常のDRAM形成プロセスを経る。すなわち、半導体基板11上の全面にゲート電極33を覆う第1の層間絶縁膜(絶縁膜)71を形成した後、CMPによって、第1層間絶縁膜71表面を平坦化する。上記第1の層間絶縁膜71表面を平坦化する方法は、平坦化を実現することができる方法であればCMPに限定されることはなく、例えばエッチバック法等を用いることも可能である。その後、レジスト膜の形成、リソグラフィー技術およびエッチング技術に用いて、第1の層間絶縁膜71を貫通してDRAM領域の拡散層36に達する接続孔72を形成する。またDRAMの拡散層36と取り出し電極とのコンタクト面積を大きく取るために、接続孔72の開口径をでき得る限り大きく形成することが望ましい。それによってコンタクト抵抗の低減が図られる。また、ゲート電極33a33b間の間隔が狭い場合には、セルフアラインコンタクト技術により上記接続孔72を形成することもできる。
【0034】
次いで、上記接続孔72内を埋め込むように、第1の層間絶縁膜71上に、電極形成膜(図示せず)を形成する。この電極形成膜は、例えばリンドープトポリシリコンで形成される。この電極形成膜は、DRAM領域に接合リークの低減を考慮してリンドープトポリシリコンが選択されることが望ましい。その後、リンドープトポリシリコンを活性化するための熱処理を行う。この熱処理としては900℃程度の急速加熱処理(以下RTAという、RTAはRapid Thermal Annealing の略)が必要になる。
【0035】
その後、例えばCMPによって、第1の層間絶縁膜71上の電極形成膜(リンドープトポリシリコン)を除去して、接続孔72内に電極形成膜からなるビットコンタクト部73を形成するとともに、第1の層間絶縁膜71を研磨してその表面を平坦化させる。
【0036】
次いで、金属電極によるビット線74を形成する。このビット線74は、その下部に密着層(図示せず)を成膜して形成される。その後、ビット線74を覆う第2の層間絶縁膜75を形成し、その表面を平坦化する。次に、第2の層間絶縁膜75ないし第1の層間絶縁膜71に、キャパシタ取り出し電極、ワード線取り出し電極、ビット線取り出し電極等を形成するための接続孔(図示せず)を形成する。さらに、接続孔に、キャパシタ取り出し電極(図示せず)、ワード線取り出し電極76、ビット線取り出し電極(図示せず)等を形成する。さらに、図示はしないが、第2の層間絶縁膜75上に第3の層間絶縁膜を形成する。次いで、この第3の層間絶縁膜に配線溝を形成し、配線溝に配線を形成する。この配線は例えば銅配線からなる。さらに必要に応じて上層配線を形成する。
【0037】
上記半導体装置の製造方法では、トランジスタ形成領域16を横切るようにゲート溝31を形成し、そのゲート溝31内にゲート電極33を形成することから、実効的なチャネル長を延ばすことが可能になり、また基板濃度を下げることができるので、半導体基板11とトランジスタの拡散層35、37との間の電界緩和が図れる。またゲート電極33をトレンチキャパシタ5上に素子分離領域(絶縁膜)12を介して延長形成することから、ゲート溝31をトレンチキャパシタ5上に形成する必要がなくなるため、トレンチキャパシタ5とトレンチ型のゲート構造を有するトランジスタ3との共存が可能になる。したがって、0.1μm以降のDRAMセルで顕在化すると予想される、データ保持特性の確保という問題は、基板濃度を下げることができるトレンチ型のゲートを採用することで解決され、かつチップ性能が向上される傾向を維持できる素子構造の製造が可能になる。
【0038】
ここで、トレンチキャパシタ5の製造方法の一例を、図6および図7の製造工程断面図によって示す。
【0039】
図6の(1)に示すように、基板11はn型の埋め込み拡散層13を有しているいわゆるエピタキシャル基板である。この埋め込み拡散層13は、後に形成されるトレンチキャパシタの拡散層電極間を電気的に接続する。上記基板11表面にパッド酸化物層111、パッドストップ層112、ハードマスク層113を下から順に積層したパッドスタック114を形成する。その後、通常に知られているレジストを用いたリソグラフィー技術およびレジスト膜をマスクにしたエッチング技術によって、ハードマスク層113にトレンチを形成するための開口部を形成し、さらに、基板11に深いトレンチ51を形成する。このトレンチ51は例えば基板11表面より7μm程度の深さに形成される。なお、この深さは容量値を考慮して適宜設計される。このトレンチ51の内面には自然な酸化物151が0.3nm〜5nm程度の厚さに形成され、さらに多結晶シリコン152をパッドスタック114上にトレンチ51内部を埋め込むように形成する。
【0040】
次いで、図6の(2)に示すように、後の工程で絶縁膜(カラー)が形成される深さ(例えば1μm〜2μm)まで多結晶シリコン152をエッチバックする。続いてパッドスタック114上かつ開口されている溝(トレンチ)51の内壁に誘電体層を形成した後、エッチバックして、溝51の側壁のみに残して、絶縁膜(カラー)53を形成する。
【0041】
その後、エッチングによって、溝51内部の多結晶シリコン152を選択的に除去する。この際、露出される自然な酸化物151も除去されるとともに絶縁膜53の先端部もわずかにエッチングされる。次いで、図6の(3)に示すように、パッドスタック114および絶縁膜53をマスクに用いて、PH3 もしくはAsH3 を用いた気相ドーピング、プラズマドーピングもしくはプラズマ投入イオンインプランテーションにより、溝51内の露出された基板11にn型の不純物をドーピングした拡散層を形成することによりプレート電極54となる拡散層を埋め込み拡散層13に接続するように形成する。
【0042】
次いで、図6の(4)に示すように、絶縁膜53が形成された溝51内面およびスタックパッド114表面に誘電体膜52を形成する。この誘電体膜52は、酸化物−窒化物−酸化物(ONO)、酸化物−窒化物−酸化物−窒化物(ONON)のような酸化物と窒化物との積層膜で形成される。さらに、溝51内部を埋め込むように、n型不純物(例えばリンもしくはヒ素)がドーピングされた多結晶シリコン膜121を形成する。
【0043】
次いで、図7の(1)に示すように、エッチバックによって上記多結晶シリコン層121を例えばパッド窒化物112の高さまで後退させる。このエッチバックではパッドスタック114上の多結晶シリコン層121は除去される。
【0044】
次いで、エッチングによって、露出されている誘電体膜52、ハードマスク113を除去する。この結果、図7の(2)に示すように、パッド窒化物112が露出される。このエッチングでは、多結晶シリコン層121上部もわずかにエッチングされる。
【0045】
さらに、図7の(3)に示すように、エッチバックによって、多結晶シリコン層121を基板11表面よりも例えば0.1μm〜0.3μm程度後退させる。さらにエッチバックによって、誘電体膜52、絶縁膜53を多結晶シリコン層121よりも0.05μm〜0.1μm程度後退させる。その後、トレンチ51上部を埋め込むように、多結晶シリコン膜を形成した後、エッチバックを行って、トレンチ51上部を埋め込む埋め込み層122を形成する。このようにして、多結晶シリコン層121と埋め込み層122とによって電極(ストレージ電極)56が形成される。その後の熱処理によって、多結晶シリコン121中の不純物が埋め込み層122に拡散され、さらに埋め込み層122より基板11に拡散され、基板11に埋め込み層122に接続する拡散層123が形成される。このようにして、トレンチキャパシタ5が形成される。
【0046】
その後、図示はしないが、トランジスタ形成領域を画定するように、例えばSTI(Shallow Trench Isolation)技術を用いて、素子分離領域を形成する。この素子分離領域は、前記図1によって説明したように、トレンチキャパシタの一部を覆うように形成される。
【0047】
上記トレンチキャパシタの製造方法は一例であって、トレンチの側壁に沿って誘電体膜が形成され、トレンチ内部に誘電体膜を介して埋め込まれた電極を有し、トレンチの外側に拡散層からなる電極を備えたものであれば、その他の製造方法でトレンチキャパシタを製造しても差し支えはない。
【0048】
上記実施の形態における説明は主にDRAMセル部について行っているが、ロジック素子を混載するLSIにおいても何ら問題なく適用することが可能である。すなわち、DRAMのトレンチキャパシタを形成した後、素子分離領域はDRAM領域とともにロジック領域にも形成する。その後DRAM領域のトレンチ型のトランジスタを形成するとともに、ロジック領域のトランジスタも形成することにより、実現できる。その際、DRAM領域のトランジスタとロジック領域のトランジスタのゲート電極は同一膜で形成することができる。
【0049】
また本発明は、一例としてDRAMについて説明したが、図8に示すように、トレンチキャパシタ5の溝内に形成された電極56と、トランジスタ3のソース、ドレインを構成する一方の拡散層35とが接続される回路構成が半導体基板もしくは半導体層に形成される半導体装置に適用することが可能である。
【0050】
【発明の効果】
以上、説明したように本発明の半導体装置によれば、ゲート溝内にトレンチ型のゲート電極が形成されているので、実効的なチャネル長が延ばされ、DRAM部の拡散層下部の基板濃度をセルトランジスタに要求されるほどに濃くしなくて済むために基板濃度を下げることができ、基板とトランジスタの拡散層との接合(ジャンクション)部の電界を緩和することができる。またゲート電極は絶縁膜を介してトレンチキャパシタ上に延長形成されているので、ゲート溝をトレンチキャパシタ上に形成する必要がなくなるため、トレンチキャパシタとトレンチ型のゲートとの共存が可能になる。したがって、0.1μm以降のDRAMセルで顕在化すると予想される、データ保持特性の確保という問題を、基板濃度を下げることができるトレンチ型のゲートを採用することで解決し、かつチップ性能が向上される傾向を維持できる素子構造が可能になる。またDRAM部セルトランジスタの実効的なチャネル長が延びるために、短チャネル効果を抑制することができ、トランジスタ特性の安定化を図ることができる。
【0051】
本発明の半導体装置の製造方法によれば、ゲート溝内にトレンチ型のゲート電極を形成することにより実効的なチャネル長が延び、DRAM部の拡散層下部の基板濃度をセルトランジスタに要求されるほどに濃くしなくて済むために、基板濃度を下げることができ、基板とトランジスタの拡散層との接合(ジャンクション)部の電界を緩和することができる。またゲート電極は絶縁膜を介してトレンチキャパシタ上に延長形成することから、ゲート溝をトレンチキャパシタ上に形成する必要がなくなるため、トレンチキャパシタとトレンチ型のゲートとを共存させることが可能になる。したがって、0.1μm以降のDRAMセルで顕在化すると予想される、データ保持特性の確保という問題を、基板濃度を下げることができるトレンチ型のゲートを採用することで解決し、かつチップ性能が向上される傾向を維持できる素子構造を製造することが可能になる。またDRAM部セルトランジスタの実効的なチャネル長を延ばすことができるために、短チャネル効果を抑制することができ、トランジスタ特性の安定化を図ることができる。
【図面の簡単な説明】
【図1】本発明の半導体装置に係る一実施の形態を示す図面であって、(1)は平面図であり、(2)は概略構成断面図である。
【図2】本発明の半導体装置の製造方法に係る一実施の形態を示す製造工程図であって、(1)は概略構成断面図であり、(2)は平面図である。
【図3】本発明の半導体装置の製造方法に係る一実施の形態を示す製造工程図であって、(1)は概略構成断面図であり、(2)は平面図である。
【図4】本発明の半導体装置の製造方法に係る一実施の形態を示す製造工程断面図である。
【図5】本発明の半導体装置の製造方法に係る一実施の形態を示す製造工程断面図である。
【図6】本発明の半導体装置のトレンチキャパシタに係る製造方法の一例を示す製造工程断面図である。
【図7】本発明の半導体装置のトレンチキャパシタに係る製造方法の一例を示す製造工程断面図である。
【図8】本発明の半導体装置を適用することができる半導体装置の回路図である。
である。
【符号の説明】
1…半導体装置、3…トランジスタ、5…トレンチキャパシタ、11…半導体基板、15…素子分離領域、16…トランジスタ形成領域、31…ゲート溝、32…ゲート絶縁膜、33…ゲート電極、34…チャネル拡散層、35,36,37…拡散層、56…電極
Claims (2)
- 半導体基板に、トレンチキャパシタと、前記トレンチキャパシタに接続しかつこの接続部分以外を素子分離領域により分離されたトランジスタ形成領域に形成されたトランジスタとを備えた半導体装置であって、
前記トランジスタは、
前記トランジスタ形成領域を横切るように形成されたゲート溝と、
前記ゲート溝の内壁に形成されたゲート絶縁膜と、
前記ゲート溝に前記ゲート絶縁膜を介して埋め込まれるとともに前記トレンチキャパシタ上に絶縁膜を介して延長形成されたゲート電極と、
前記ゲート溝の底部側の前記半導体基板に形成されたチャネル拡散層と、
前記ゲート溝両側の前記トランジスタ形成領域に形成されたソース、ドレインとなる拡散層とを備え、
前記拡散層の一方は前記トレンチキャパシタの溝内に形成された電極に接続されている
ことを特徴とする半導体装置。 - 半導体基板に、トレンチキャパシタと、前記トレンチキャパシタに接続するものでこの接続部分以外を素子分離領域により分離されたトランジスタ形成領域と形成した後、前記トランジスタ形成領域にトランジスタを形成する半導体装置の製造方法であって、
前記トランジスタの製造工程は、
前記トランジスタ形成領域を横切るようにゲート溝を形成する工程と、
前記ゲート溝の底部側の前記半導体基板にチャネル拡散層を形成する工程と、
前記ゲート溝の内壁にゲート絶縁膜を形成する工程と、
前記ゲート溝に前記ゲート絶縁膜を介してゲート電極を埋め込むとともにこのゲート電極を前記トレンチキャパシタ上に絶縁膜を介して延長形成する工程と、前記ゲート溝両側の前記トランジスタ形成領域にソース、ドレインとなる拡散層を形成する工程とを備え、
前記拡散層の一方を前記トレンチキャパシタの溝内に形成された電極に接続する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002226979A JP2004071733A (ja) | 2002-08-05 | 2002-08-05 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002226979A JP2004071733A (ja) | 2002-08-05 | 2002-08-05 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004071733A true JP2004071733A (ja) | 2004-03-04 |
Family
ID=32014138
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002226979A Pending JP2004071733A (ja) | 2002-08-05 | 2002-08-05 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004071733A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008091868A (ja) * | 2006-09-29 | 2008-04-17 | Hynix Semiconductor Inc | 半導体素子のリセスゲートの製造方法 |
CN100463123C (zh) * | 2005-08-04 | 2009-02-18 | 旺宏电子股份有限公司 | 非易失性存储单元及其制造方法 |
JP2012104827A (ja) * | 2010-11-08 | 2012-05-31 | Hynix Semiconductor Inc | 埋没ジャンクションを有する垂直型トランジスタ及びその形成方法 |
-
2002
- 2002-08-05 JP JP2002226979A patent/JP2004071733A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100463123C (zh) * | 2005-08-04 | 2009-02-18 | 旺宏电子股份有限公司 | 非易失性存储单元及其制造方法 |
JP2008091868A (ja) * | 2006-09-29 | 2008-04-17 | Hynix Semiconductor Inc | 半導体素子のリセスゲートの製造方法 |
JP2012104827A (ja) * | 2010-11-08 | 2012-05-31 | Hynix Semiconductor Inc | 埋没ジャンクションを有する垂直型トランジスタ及びその形成方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100320332B1 (ko) | 반도체 장치 및 그 제조 방법 | |
JP3199717B2 (ja) | 半導体装置およびその製造方法 | |
JP3466938B2 (ja) | 半導体メモリ装置及びその製造方法 | |
JP2827728B2 (ja) | 半導体記憶装置およびその製造方法 | |
JP4021602B2 (ja) | 半導体記憶装置 | |
US20020076880A1 (en) | Semiconductor device and method of fabricating the same | |
JP2002184958A (ja) | 半導体装置およびその製造方法 | |
KR20030020290A (ko) | 트렌치 커패시터의 트렌치 내에 절연 칼러를 형성하는방법, 트렌치의 상위 부분에 절연 칼러를 포함하는커패시티브 저장 트렌치 디램 셀 및 커패시티브 저장트렌치 디램 셀의 저장 트렌치의 상위 부분에 절연 칼러를형성하는 방법 | |
JP3782119B2 (ja) | 半導体記憶装置 | |
US8012849B2 (en) | Semiconductor device and manufacturing method thereof | |
US20070187752A1 (en) | Memory cell with a vertical transistor and fabrication method thereof | |
JP3195785B2 (ja) | 半導体記憶装置およびその製造方法 | |
JP4759819B2 (ja) | 半導体装置の製造方法 | |
KR20050075721A (ko) | 반도체 메모리 디바이스, 반도체 디바이스 및 이들의 제조방법 | |
US6911740B2 (en) | Semiconductor device having increased gaps between gates | |
JP4715065B2 (ja) | 半導体装置およびその製造方法 | |
JP2004071733A (ja) | 半導体装置およびその製造方法 | |
JPS62213273A (ja) | ダイナミツクランダムアクセスメモリ | |
JPH09260605A (ja) | トランジスタの製造方法とそのトランジスタ | |
JP3954606B2 (ja) | 半導体記憶装置 | |
JP4047513B2 (ja) | 半導体集積回路及びその製造方法 | |
KR940009613B1 (ko) | 반도체 메모리 장치의 제조방법 및 그 구조 | |
JP2583123B2 (ja) | メモリセルの形成方法 | |
JP3149850B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2000294744A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050530 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080118 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080205 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080328 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090331 |