JP2583123B2 - メモリセルの形成方法 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、MOSダイナミックRAM（以下、単にDRAMと記
す）を構成する、メモリセルの形成方法に関する。

（従来の技術） 近年、集積度が向上し、4Mビットまたは16Mビットの
ような大容量のDRAMが提案ないしは報告されているが、
本格的な実用には、さらにメモリセル（以下、単にセル
という）を縮小してチップサイズの微小化、あるいは容
易に形成され、かつ高い信頼度のある形成方法の出現が
要求される。

例えば、現在では１ビットのセルのチップ面積は、4M
ビットDRAMで約10μm²、16Mビットで６μm²以下にする
ことが必要で、ソフトエラーやノイズマージン等を考慮
するとセルの電荷容量は小さくできず、そのため、電荷
容量を一定に保ってセル面積を小さくするために、電荷
容量を形成する容量絶縁膜の実効膜厚を薄くし、または
実効面積を大きくする方法などが行われている。例え
ば、実効膜厚を薄くして電荷容量を確保するには、容量
絶縁膜を極めて薄くしなければならないが、それは絶縁
膜のピンホールの発生や信頼度の低下を考慮すると実現
性に乏しい。

一方、このような不都合を排除するため、シリコン基
板に深さ数ミクロンの溝を形成し、その内壁に容量を形
成して実効容量面積を増加させることが提案されている
（例えば、特開昭59-103372号、半導体記憶装置、SDM88
-39、P.53〜58、1988年６月24日等）。

第４図は、上記の方法によって１ビットのセルを１容
量１トランジスタにより構成したセルの断面図（ａ）お
よびその等価回路（ｂ）を示している。

これは、Ｐ型シリコン基板１のＰ−ウェル２を形成
し、それに選択酸化により素子分離領域31を形成し、そ
れに接しさせ、かつ挟んでＰ−ウェル２の領域に反応性
イオンエッチング等の異方性エッチング技術によって、
深さ約４μｍの溝30を形成させ、その側壁にＮ型の不純
物を拡散して電荷蓄積電極とするN⁺拡散層32を形成す
る。次に、溝30の内壁に容量誘電体膜33、その上にプレ
ート電極を形成するためのＮ型多結晶シリコン膜34を堆
積した後、絶縁膜または第２の多結晶シリコン膜35によ
って上記溝30に残存する隙間を埋め込み、表面を平坦化
してからＮ型多結晶シリコン膜34を選択的に除去し、プ
レート電極を形成する。

次に、層間絶縁膜39を堆積し、ゲート絶縁膜36,低抵
抗金属からなるゲート電極37aおよびそれに接続される
ワード線37bを形成し、さらに、ソースドレイン領域と
なるN⁺拡散領域38aおよび38bとを形成して、スイッチン
グMOSトランジスタを構成させる。

次に、層間絶縁膜40を堆積した後、上記N⁺拡散領域38
bに電極取り出し窓を設け（図示せず）、その後アルミ
配線41を形成してセルを形成したものである。なお、19
は表面保護膜である。

上記のような従来のセルの形成方法では、シリコン基
板に溝30を設けることにより３次元的に容量が形成さ
れ、約40fFの電荷が確保され、セル面積も縮小される。

なお、第４図では電荷容量としてN⁺拡散層32を用いた
が、溝内にＮ型多結晶シリコン膜を埋め込み、その上に
容量誘電体，プレート電極である多結晶シリコン膜等を
積層する構造の報告もある。

（発明が解決しようとする課題） しかしながら、上記従来の方法は、シリコン基板に溝
を形成し、その内壁に容量を形成して必要なセル面積の
縮小を図っているが、溝型のMOS容量を選択酸化によっ
て形成した素子分離領域の両側に接して形成すると、隣
接する容量間のパンチスルー現象を生じ、素子分離幅を
小さくすることは困難で、従って、チップ面積を縮小で
きない。なお、パンチスルー現象は、シリコン基板の不
純物濃度を高めることにより改善可能であるが、周辺回
路のトランジスタ特性との関連もあって、著しく濃度を
高めることはできない。なお、溝型MOS容量におけるパ
ンチスルー現象を防止するため、Ｐ型シリコン基板にＰ
−ウェル領域を設けて、それに溝型MOS容量を形成する
方法も発表されている（日経マイクロデバイス1987年５
月号、P.133参照）。

本発明は、上記した従来の溝型MOS容量間のパンチス
ルー現象に鑑み、パンチスルー耐電圧の向上を図ってチ
ップ面積の縮小化、従って高密度のDRAMの形成方法の提
供を目的とする。

（課題を解決するための手段） 本発明は上記の目的を、シリコン基板の主面に形成さ
れたシリコンからなる島状部の側壁上部にスイッチング
MOSトランジスタが構成され、多結晶シリコン膜からな
る電荷蓄積電極が上記スイッチングMOSトランジスタ下
部に設けたN⁺拡散層に接続され、かつ層間絶縁膜を介し
て上記スイッチングMOSトランジスタのゲート電極に重
なり、上記電荷蓄積電極のプレート電極が上記島状部に
隣接して構成された他の島状部との間にできた溝内に設
め込んだセルによって達成する。

（作用） 本発明によれば、セル容量が２層の多結晶シリコン膜
によって構成されるので、セル間耐圧がN⁺拡散領域間の
耐圧によっては決定されない。従って、従来の構成上の
課題であったセル間隔を耐圧が問題とならないため縮小
することができ、セルの高密度化したDRAMの提供が可能
になる。さらに、島状部の周囲を利用してセル容量を形
成するから、深い溝を形成する必要がなく、従って形成
が容易である。さらに、スイッチングMOSトランジスタ
のゲート幅を広く構成できるから、狭チャンネル効果は
問題にならない。

すなわち、本発明はDRAMの高密度化が容易に可能であ
る。

（実施例） 以下、本発明を一実施例により図面を用いて詳細に説
明する。

第１図，第２図および第３図は本発明の一実施例を説
明する図で、第１図は平面図、第２図は形成工程断面
図、第３図は他の部位の断面図である。

まず、第１図において、ハッチング部分が１容量１ト
ランジスタにより構成した１ビットのセルを示してお
り、隣接する他のセルも示されている。この図は島状の
丘，ビット線，ワード線と、それらの接続孔が示されて
いる。

第２図は、第１図のＡ−Ａ′線の断面を表してセルの
形成工程を示す図で、以下、これにより本発明のセル形
成を説明する。なお、第３図は、第１図のＢ−Ｂ′線の
最終断面構造を示している。

第２図において、まず、Ｐ型シリコン基板１の主面に
選択的に約５μｍのＰ−ウェル2,二酸化珪素膜３を形成
し〔第２図（ａ）〕、フォトレジスト膜101を使用して
二酸化珪素膜3,P型シリコン基板１を続けてエッチング
して、深さ約1.2μｍのシリコンによる溝102を形成する
〔第２図（ｂ）〕。次に、フォトレジスト膜101を除去
し、MOSトランジスタのチャンネル領域を形成するボロ
ンイオンの注入を行う。この注入は、周知の角度注入法
によって、Ｐ型シリコン基板１の主面に30度ないし60度
の角度から回転注入によって行う〔第２図（ｃ）〕。

次に、MOSトランジスタを構成するゲート酸化膜４を
厚さ15nm、Ｎ型多結晶シリコン膜５を300nm堆積する
〔第２図（ｄ）〕。次に、ゲート電極51および電極取り
出し用のパターンをフォトエッチングにより形成する。
ゲート電極51は、溝の側壁に異方性エッチングによりセ
ルフアラインされ、同時にフォトレジストマスクにより
電極取り出し部分が形成される。

次に、二酸化珪素膜６を形成し、それをマスクにして
多結晶シリコン膜5,ゲート電極51の上部をカバーし、溝
102の内壁のみの酸化膜およびシリコン基板を選択的に
エッチングする。その時のシリコン基板１に形成される
溝の深さは１μｍで、この溝８の底部にチャンネルスト
ッパ用にボロン注入を行い、P⁺拡散層７を１μｍ形成す
る〔第２図（ｅ）〕。

次に、溝８の底部に窒化珪素膜を成長させて、異方性
エッチングしてエッチバックを行い、側壁のみ窒化珪素
膜を残し、それをマスクにして選択酸化法により薄い二
酸化珪素膜15を形成させる。次に、電荷蓄積電極として
Ｎ型多結晶シリコン膜10を堆積させ〔第２図（ｆ）〕、
それを異方性エッチングのエッチバックにより溝８の周
囲に電荷蓄積電極10aを残し、その上に容量形成の絶縁
膜11を形成する。この時、二酸化珪素膜３は約100nmと
薄いため、二酸化珪素膜３の側壁には多結晶シリコン膜
10はほとんど残ることはない。

その後、絶縁膜11の熱処理により、Ｎ型多結晶シリコ
ン膜10のリンがＰ型シリコン基板１（Ｐ−ウェル２）に
拡散して、N⁺拡散層12が形成された電荷蓄積電極10aとN
⁺拡散層12が接続される〔第２図（ｇ）〕。次に、溝８
に第３のＮ型多結晶シリコン膜13を埋め込む。これは、
セルの一部で接続電極（図示せず）によって引き出され
るが図示されていない〔第２図（ｈ）〕。次に、Ｐ型シ
リコン基板１表面の二酸化珪素膜6aを除去し、砒素を注
入して浅いN⁺拡散層14aをドレイン領域として形成する
〔第２図（ｉ）〕。

次に、層間絶縁膜20を堆積し、ワード線の取り出し窓
21,ワード線を構成する第１のアルミ配線16,層間絶縁膜
17,ビット線の取り出し窓22,ビット線を構成する第２の
アルミ配線18および表面保護膜19を形成することによ
り、本発明のセルが構成される〔第２図（ｊ）〕。な
お、第１図のＢ−Ｂ′線断面の最終構造は第３図に示す
ようになる。

以上、本発明を一実施例により詳細に説明したが、１
ビットのセルを1.7μｍ×3.6μｍ、島状部間の分離幅を
0.8μｍとすると、島状部の周囲長は7.4μｍになり、MO
S容量の絶縁膜が実効酸化膜10nmの場合、第１回目の溝
の深さは1.2μｍ、それを深くした第２回目の溝の深さ
は0.8μｍとなり、40fFの容量が形成できる。なお、ス
イッチングMOSトランジスタのゲート長は0.8μｍであ
る。

本発明のセル構造では、溝間耐圧も構造上から問題と
はならない。さらに、Ｐ型シリコン基板１のN⁺拡散層と
電荷蓄積電極との直接の接続が容易に形成され、かつワ
ード線，ビット線は接続面積を大きくできるから、配線
が容易になる。また、スイッチングMOSトランジスタと
電荷蓄積電極との層間耐圧は約10V以上が確保でき、ゲ
ート電極の幅も広くすることができる。

（発明の効果） 以上説明して明らかなように、本発明によれば、セル
間耐圧がN⁺拡散層の耐圧には無関係であるため、従来問
題であったセル間間隔の分離に制約がなく、そのため、
セルの高密度化が可能になり、さらにセル容量は島状部
の周囲を利用して形成するから、深い溝にする必要がな
くなってDRAMの高密度化が可能になる効果を有する。

又、電荷蓄積電極とソース・ドレイン層との接続部は
自己整合性があるので、位置合わせに細心の注意を払う
必要がない上、側壁ゲートはある程度長いので、電荷蓄
積電極の端部がゲート電極の上にくるようにエッチング
を止めるのが容易であるという効果を有する。

更に、第２の溝の側壁全面に電荷蓄積電極を形成して
拡散すれば、電荷蓄積電極と拡散層との接続部が自己整
合的に形成されるので、接続部の形成が容易になるとい
う効果を有する。

【図面の簡単な説明】

第１図は本発明によるメモリセルの部分平面図、第２図
は本発明の一実施例の製造工程断面図、第３図は本発明
の一実施例によるメモリセルの断面図、第４図は従来の
メモリセルの部分断面図である。 １……Ｐ型シリコン基板、２……Ｐ−ウェル、3,6,6a,1
5……二酸化珪素膜、４……ゲート酸化膜、5,13……Ｎ
型多結晶シリコン膜、７……P⁺拡散層、8,102……溝、1
0a……電荷蓄積電極、11……絶縁膜、12,14a,14b……N⁺
拡散層、17,20……層間絶縁膜、51……ゲート電極。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】一導電型シリコン基板の一主面をエッチン
   グして、第１の溝を形成することにより、シリコンから
   なる複数の島状部を形成する工程と、 前記島状部の表面を覆ってメモリセルのスイッチングト
   ランジスタのゲート酸化膜を成長させた後、第１の多結
   晶シリコン膜を成長させる工程と、 前記第１の多結晶シリコン膜を選択的に異方性エッチン
   グして、前記島状部の側壁に前記トランジスタのゲート
   電極を形成すると共に、前記島状部の水平面にゲート電
   極取り出し部を形成する工程と、 前記ゲート電極上に絶縁膜を形成する工程と、 前記ゲート電極及び前記絶縁膜に対して自己整合的に前
   記第１の溝の下に前記シリコン基板の第２の溝を形成す
   る工程と、 前記絶縁膜の上から第２の溝の側壁表面にかけて、前記
   シリコン基板と反対導電型不純物を含む第２の多結晶シ
   リコン膜を成長させる工程と、 前記第２の多結晶シリコン膜を前記シリコン基板の表面
   に対して概ね垂直方向に異方性エッチングして、前記第
   ２の多結晶シリコン膜の端部が前記ゲート電極の上の前
   記絶縁膜の上にくるように電荷蓄積電極を形成する工程
   と、 前記第２の多結晶シリコン膜から前記第２の溝の側壁に
   前記シリコン基板と反対導電型不純物を導入することに
   より、前記トランジスタのソース・ドレインとなる拡散
   層を形成すると共に、前記電荷蓄積電極との接続部とす
   る工程と、 前記電荷蓄積電極のプレート電極となる第３の多結晶シ
   リコン膜を前記第２の溝に埋め込む工程と を含むことを特徴とするメモリセルの形成方法。