JP3030459B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 ［概 要］ 第１の絶縁膜を埋め込んだ第１のトレンチ及び第２の
トレンチにより規定され、一導電型半導体基板に形成さ
れた反対導電型の第１の不純物領域と第２のトレンチの
底部及び第３のトレンチの側面部に形成された反対導電
型の第２の不純物領域をソースドレイン領域とし、第２
のトレンチの側壁に第２の絶縁膜を介して形成された第
１の導電膜をゲート電極とする縦方向のMOSトランジス
タを形成し、及び第２のトレンチの底部及び第３のトレ
ンチの側面部に形成された反対導電型の第２の不純物領
域を電荷蓄積電極とし、第３のトレンチの側壁及び底部
に形成された第３の絶縁膜をキャパシタ絶縁膜とし、第
３の絶縁膜を介して第３のトレンチを埋め込んだ第２の
導電膜をセルプレート電極とするキャパシタを形成し、
しかも第１の不純物領域の１つの領域に対して、対向す
る２つの縦型のMOSFET及び対向する２つのトレンチ型キ
ャパシタを形成することによりダイナミックランダムア
クセスメモリー（DRAM）装置を構成する構造に形成され
ているため、縦方向のMOSトランジスタを形成できるこ
とにより、表面上のゲート電極面積を必要としないこと
及び単一のトレンチ内に２つのキャパシタを形成できる
ことによる高集積化を、ｎ＋型の第１の不純物領域の１
つの領域（共通のソースドレイン領域）に対して、対向
する２つの縦型のMOSFET及び対向する２つのトレンチ型
キャパシタを形成できることによりさらなる高集積化
を、ビット線に接続するｎ＋型の第１の不純物領域を底
部の平坦な拡散層に形成できることにより接合耐圧をあ
げること及びゲート電極とセルプレート電極とトレンチ
内に埋め込むことができることによりステップカバレッ
ジの良い配線体を形成できることによる高信頼性を可能
とした半導体装置。

［産業上の利用分野］ 本発明はMIS型半導体装置に係り、特に高集積なキャ
パシタとトランスファーゲートを有するDRAMのメモリー
セルに関する。

従来、DRAMのメモリーセルの縮小に関しては微細なキ
ャパシタを形成することのみがおこなわれ、さまざまな
タイプのスタック型キャパシタ及びトレンチ画キャパシ
タが検討され、使用されてきたが、将来的に製造プロセ
スの容易さを考慮し、より微細なキャパシタを形成する
ためには、必要な容量を確保することが比較的容易なト
レンチ型キャパシタにやや分があるように思われる。し
かし、従来のトレンチ型キャパシタでは、キャパシタの
平面上の面積は縮小できても、レイアウトの関係上隣り
合トレンチ型キャパシタ間の分離間隔に限界が見えつつ
あり、高集積化への妨げになるということ、又、キャパ
シタは高集積化されてもMOSトランジスタからなるトラ
ンスファーゲートには何等高集積化がなされておらずメ
モリーセルの縮小には限界があるという問題が顕著にな
ってきている。そこで、トランスファーゲートを高集積
化し、且つキャパシタ間の分離を改善した高集積なトレ
ンチ型キャパシタを有するメモリーセルを形成できる手
段が要望されている。

［従来の技術］ 第５図は従来の半導体装置の模式側断面図であり、ト
レンチ型キャパシタを持つDRAMのメモリーセルを示して
いる。51はｐ−型シリコン（Si）基板、52はｐ型ウエル
領域、53はｐ＋型不純物領域、54はｎ＋型不純物領域、
55はフィールド酸化膜、56はキャパシタ絶縁膜、57はセ
ルプレート電極（多結晶シリコン膜）、58はゲート酸化
膜、59はワード線（多結晶シリコン膜）、60はブロック
用酸化膜、61は燐珪酸ガラス（PSG）膜、62はビット線
（Al配線）を示している。

同図においては、ｐ−型シリコン（Si）基板51に選択
的にｐ型ウエル領域52が設けられ、前記ｐ型ウエル領域
52にトレンチ型キャパシタ及びトランスファーゲートか
らなるメモリーセルが形成されている。トレンチ型キャ
パシタはトレンチ側面部及び底部にｎ＋型不純物領域54
からなる電荷蓄積電極と、キャパシタ絶縁膜56を介して
トレンチに埋め込まれた多結晶シリコン膜からなるセル
プレート電極57を二電極として形成されており、又、ｎ
＋型不純物領域54には高濃度のｐ＋型不純物領域53が接
する、いわゆるHiC構造のキャパシタを形成している。
隣り合うトレンチ型キャパシタはフィールド酸化膜55に
より分離画定されている。トレンチを深く掘ることによ
り微細な面積で十分な容量を持つトレンチ型キャパシタ
は形成できるが、トレンチ型キャパシタ間にはトレンチ
間リークを抑えるため接合分離型の分離領域を有するた
め（ｐ＋型不純領域53の濃度を上げればトレンチ間リー
クに関する分離領域はさらに微細にできるが、ｎ＋型不
純物領域54の接合耐圧がなくなるため、濃度上昇には限
界がある。）さらには高集積化が期待できないという欠
点があった。又、トランスファーゲートに対しては何等
高集積化がなされていないという欠点もあった。

［発明が解決しようとする問題点］ 本発明が解決しようとする問題点は、従来例に示され
るように、トレンチ型キャパシタはトレンチを深く掘る
ことにより微細な面積で形成できるが、トレンチ型キャ
パシタ間のリークを抑えるため接合分離型の分離領域を
接合耐圧の低下から微細に形成できないため、さらなる
高集積化ができなかったこと、及びトランスファーゲー
トに対しては何等高集積化がなされていないため、メモ
リーセルの高集積化に対して限界が来つつあることであ
る。

［問題点を解決するための手段］ 上記問題点は、一導電型半導体基板に形成された反対
導電型の第１の不純物領域と、前記第１の不純物領域の
一部を規定する第１の絶縁膜を埋め込んだ第１のトレン
チと、前記第１の不純物領域の残りの一部を規定する第
２のトレンチと、前記第２のトレンチの側壁及び底部に
形成された第２の絶縁膜と、前記第２のトレンチの側壁
に前記第２の絶縁膜を介して形成された第１の導電膜
と、前記第２のトレンチ内に前記第１の導電膜に自己整
合して形成された第３のトレンチと、前記第２のトレン
チの底面及び前記第３のトレンチの側面に形成された反
対導電型の第２の不純物領域と、前記第３のトレンチの
底面に形成された一導電型の不純物領域と、前記第１の
導電膜の内側の側面且つ前記第３のトレンチの側壁及び
底部に形成された第３の絶縁膜と、前記第３の絶縁膜を
介して前記第２のトレンチ及び前記第３のトレンチを埋
め込んだ第２の導電膜とを備え、前記第１の不純物領域
の１つの領域に対して、対向する２つの縦型のMOSFET及
び対向する２つのトレンチ型キャパシタが構成されてい
る本発明の半導体装置によって解決される。

［作 用］ 即ち本発明の半導体装置においては、第１の絶縁膜を
埋め込んだ第１のトレンチ及び第２のトレンチにより規
定され、一導電型半導体基板に形成された反対導電型の
第１の不純物領域と第２のトレンチの底部及び第３のト
レンチの側面図に形成された反対導電型の第２の不純物
領域をソースドレイン領域とし、第２のトレンチの側壁
に２の絶縁膜を介して形成された第１の導電膜をゲート
電極とする縦方向のMOSトランジスタを形成し、及び第
２のトレンチの底部及び第３のトレンチの側面図に形成
された反対導電型の第２の不純物領域を電荷蓄積電極と
し、第３のトレンチの側壁及び底部に形成された第３の
絶縁膜をキャパシタ絶縁膜とし、第３の絶縁膜を介して
第３トレンチを埋め込んだ第２の導電膜をセルプレート
電極とするキャパシタを形成することによりDRAMを構成
する構造に形成されている。したがって、ｎ＋型不純物
領域からなる電荷蓄積電極上のトレンチの側壁にゲート
電極を設けた縦方向のMOSトランジスタを形成できるた
め、特別に表面上のゲート電極面積を必要としない微細
なトランスファーゲートの形成が可能である。又、単一
のトレンチ内に埋め込み絶縁膜及びｐ＋型不純物領域に
よりｎ＋型不純物領域からなる電荷蓄積電極を二領域に
分割形成できるため、単一のトレンチ内にセルフアライ
ン形成した微細な２つのキャパシタの形成が可能であ
る。さらに、ｎ＋型の第１の不純物領域の１つの領域
（共通のソースドレイン領域）に対して、対向する２つ
の縦型のMOSFET及び対向する２つのトレンチ型キャパシ
タを形成できることによりさらなる高集積化が可能であ
る。そのうえビット線に接続するｎ＋型の第１の不純物
領域を底部の平坦な拡散層に形成できるため、接合耐圧
を上昇させることが可能である。又、ゲート電極及びセ
ルプレート電極をトレンチ内に埋め込み形成できるた
め、ステップカバレッジの良い配線体の形成も可能にす
ることができる。即ち、極めて高集積且つ高信頼な半導
体集積回路の形成を可能とした半導体装置を得ることが
できる。

［実施例］ 以下本発明を、図示実施例により具体的に説明する。
第１図（ａ）（ｂ）は本発明の半導体装置における第１
の実施例の模式図、第２図は本発明の半導体装置におけ
る第２の実施例の模式側断面図、第３図は本発明の半導
体装置における第３の実施例の模式側断面図、第４図
（ａ）〜（ｅ）は本発明の半導体装置における製造方法
の一実施例の工程断面図である。

全図を通じ同一対象物は同一符号で示す。

第１図はｐ型シリコン基板を用いた際の本発明の半導
体装置における第１の実施例で、（ａ）は側断面図で、
左側の図面はビット線方向に沿った側断面図を、右側の
図面はワード線方向に沿った側断面図を、（ｂ）は平面
図を示している。１は10¹⁵cm^-3程度のｐ−型シリコン基
板、２は10¹⁶cm^-3程度のｐ型ウエル領域、３は10¹⁷cm^-3
程度のｎ＋型不純物領域分割用のｐ＋型不純物領域、４
は10²⁰cm^-3程度の第２のｎ＋型不純物領域（電荷蓄積電
極兼ソースドレイン領域）、５は10²⁰cm^-3程度の第１の
ｎ＋型不純物領域（ソースドレイン領域）、６はトレン
チ素子分離用埋め込み酸化膜、７は20nm程度のゲート酸
化膜、８は幅0.3μｍ程度のワード線（多結晶シリコン
膜）、９は10nm程度のキャパシタ絶縁膜、10はセルプレ
ート電極（多結晶シリコン膜）、11は50nm程度のブロッ
ク用酸化膜、12は0.6μｍ程度の燐珪酸ガラス（PSG）
膜、13は１μｍ程度のビット線（Al配線）、14は深さ８
μｍ程度の第１のトレンチ、15は深さ１μｍ程度の第２
のトレンチ、16は深さ５μｍ程度の第３のトレンチ、17
は10¹⁷cm^-3程度のｐ＋型チャネルストッパー領域を示し
ている。

同図においては、酸化膜６を埋め込んだ素子分離用の
第１のトレンチ14及び第２のトレンチ15により規定さ
れ、ｐ−型シリコン基板１の表面に形成された第１のｎ
＋型不純物領域５と第２のトレンチ15の底部及び第３の
トレンチ16の側面部に形成された第２のｎ＋型不純物領
域４をソースドレイン領域とし、第２のトレンチ15の側
壁にゲート酸化膜７を介して形成された多結晶シリコン
膜８をゲート電極とするトランスファーゲートと、第２
のトレンチ15の底部及び第３のトレンチ16の側面部に形
成された第２のｎ＋型不純物領域４を電荷蓄積電極と
し、第３のトレンチ16の側壁及び底部に形成された第３
の絶縁膜をキャパシタ絶縁膜９とし、キャパシタ絶縁膜
９を介して第３のトレンチ16を埋め込んだ多結晶シリコ
ン膜10をセルプレート電極とするトレンチ型キャパシタ
が形成され、ｎ＋型の第１の不純物領域の１つの領域５
（共通のソースドレイン領域）に対して、対向する２つ
の縦型のMOSFET及び対向する２つのトレンチ型キャパシ
タからなるDRAMのメモリーセルが構成されている。トレ
ンチ型キャパシタは単一のトレンチにおいて、電荷蓄積
電極となる第２のｎ＋型不純物領域４が側面部を酸化膜
６を埋め込んだ素子分離用の第１のトレンチ14により、
底部をｐ＋型不純物領域３により分割され、独立の二領
域になっており、２つのトレンチ型キャパシタを形成し
ている。（第３のトレンチ底部におけるｐ＋型不純物領
域の形成法は製造方法において詳述するが、一度底部に
形成したｎ＋型不純物領域をエッチング除去して後、側
面部のｎ＋型不純物領域に接触しないように底部にのみ
ｐ＋型不純物領域を形成したものである。）したがっ
て、ｎ＋型不純物領域からなる電荷蓄積電極上のトレン
チの側壁にゲート電極を設けた縦方向のMOSトランジス
タを形成できるため、特別に表面上のゲート電極面積を
必要としない微細なトランスファーゲートの形成が可能
である。又、単一のトレンチ内に埋め込み絶縁膜及びｐ
＋型不純物領域によりｎ＋型不純物領域からなる電荷蓄
積電極を二領域に分割形成できるため、単一のトレンチ
内にセルフアライン形成した微細な２つのキャパシタの
形成が可能である。さらに、ｎ＋型の第１の不純物領域
の１つの領域（共通のソースドレイン領域に対して、対
向する２つの縦型のMOSFET及び対向する２つのトレンチ
型キャパシタを形成できることによりさらなる高集積化
が可能である。そのうえビット線に接続するｎ＋型の第
１の不純物領域を底部の平坦な拡散層に形成できるた
め、接合耐圧を上昇させることが可能である。又、ゲー
ト電極及セルプレート電極をトレンチ内に埋め込み形成
できるため、ステップカバレッジの良い配線体の形成も
可能にすることができる。

第２図は本発明の半導体装置における第２の実施例の
模式側断面図で、１〜17は第１図と同じ物を、18は第２
のｎ−型不純物領域、19は第１のｎ−型不純物領域を示
している。

同図においては、LDD（Lightly Doped Drain）構造
のショートチャネルトランジスタを形成しており、第１
のｎ＋型不純物領域５及び第２のｎ＋型不純物領域４に
接して第１のｎ−型不純物領域19及び第２のｎ−型不純
物領域18がそれぞれ形成されている点を除き、第１の実
施例と同じ構造に形成されている。本実施例において
は、第１の実施例の効果に加え、トランスファーゲート
をより微細に形成できるため高速化を可能にすることが
できる。

第３図は本発明の半導体装置における第３の実施例の
模式側断面図で、１、３〜17は第１図と同じ物を、20は
チャネル領域形成用のｐ＋型不純物領域を示している。

同図においては、DSA（Diffusion Self Aligned）
構造のショートチャネルトランジスタを形成しており、
第２のｎ＋型不純物領域４に接してゲート電極下の一部
に延在するｐ＋型不純物領域からなるチャネル領域が形
成されている点を除き、第１の実施例と同じ構造に形成
されている。本実施例においては、第１の実施例の効果
に加え、トランスファーゲートをより微細に形成できる
ことによる高速化及び電荷蓄積電極形成用の第２のｎ＋
型不純物領域４をチャネル領域形成用のｐ＋型不純物領
域で完全に囲むように形成できるため、HiC構造のトレ
ンチ型キャパシタを形成できるできることによる高集積
化及び高性能化を可能にすることができる。

次いで本発明に係る半導体装置の製造方法の一実施例
について第４図（ａ）〜（ｅ）及び第１図を参照して説
明する。

第４図（ａ） ｐ−型シリコン基板１に酸化膜21及び窒化膜22を成長
させる。次いで通常のフォトリソグラフィー技術を利用
し、レジスト（図示せず）をマスク層として、硼素をイ
オン注入してｐ型ウエル領域２を、燐をイオン注入して
ｎ型ウエル領域（図示せず）をそれぞれ選択的に順次画
定する。次いで不要なレジストを除去する。次いで高温
ランニングし所望の深さを持つｐ型ウエル領域２及びｎ
型ウエル領域（図示せず）を形成する。次いで通常のフ
ォトリソグラフィー技術を利用し、レジスト（図示せ
ず）をマスク層として、窒化膜22、酸化膜21、ｐ−型シ
リコン基板１の一部（深さ８μｍ程度）を選択的に順次
エッチングし、第１のトレンチ14を形成する。次いでレ
ジストを除去する。次いで通常のフォトリソグラフィー
技術を利用し、レジスト（図示せず）及び窒化膜22をマ
スク層として、硼素をイオン注入してｐ＋型チャネルス
トッパー領域17を、燐をイオン注入してｎ＋型チャネル
ストッパー領域（図示せず）をそれぞれ選択的に順次第
１のトレンチ14底部に形成する。次いで不要なレジスト
を除去する。次いで化学気相成長酸化膜６を成長させ、
異方性ドライエッチングをおこない、第１のトレンチ14
に埋め込む。次いで通常のフォトリソグラフィー技術を
利用し、レジスト（図示せず）をマスク層として、窒化
膜22、酸化膜21、埋め込み酸化膜６の一部（深さ１μｍ
程度）、ｐ−型シリコン基板１の一部（深さ１μｍ程
度）を選択的に順次エッチングし、第２のトレンチ15を
形成する。（この第２のトレンチ15の深さがトランジス
タのゲート長になる。）次いでレジストを除去する。

第４図（ｂ） 次いでゲート酸化膜７を成長させる。次いで不純物を
含んだ第１の多結晶シリコン膜を成長させ、異方性ドラ
イエッチングし、第２のトレンチ15の側壁にワード線
（多結晶シリコン膜）８を形成する。次いで不要部のゲ
ート酸化膜７をエッチング除去する。次いでエッチング
のマスク層となる酸化膜23を形成する。この酸化膜23は
不純物を含んだ多結晶シリコン膜８には厚く、ｐ−型シ
リコン基板１には薄く形成されるので、この膜厚差を利
用してｐ−型シリコン基板１上の酸化膜をエッチング除
去し、不純物を含んだ多結晶シリコン膜８には若干酸化
膜23を残す。

第４図（ｃ） 次いで残された酸化膜23をマスク層として第２のトレ
ンチ15内に露出したｐ−型シリコン基板１を４μｍ程度
エッチングし、セルフアラインに第３のトレンチ16を形
成する。次いで第１のトレンチ14埋め込み酸化膜６、ワ
ード線（多結晶シリコン膜）８及び窒化膜22をマスク層
として、砒素を回転イオン注入して、第３のトレンチ16
の側面部及び底部に第２のｎ＋型不純物領域４を形成す
る。

第４図（ｄ） 次いで第３のトレンチ16の底部を１μｍ程度異方性ド
ライエッチングし、第３のトレンチ16の底部にｐ−型シ
リコン基板１を露出する。次いで前記第１のトレンチ14
埋め込み酸化膜６、ワード線（多結晶シリコン膜）８及
び窒化膜22をマスク層として、硼素をイオン注入して、
第３のトレンチ16の底部にｎ＋型不純物領域４分割用の
ｐ＋型不純物領域３を形成する。

第４図（ｅ） 次いで酸化膜23をエッチング除去する。次いでキャパ
シタ絶縁膜８（酸化膜／窒化膜／酸化膜からなる３層
膜）を成長する。次いで第２の多結晶シリコン膜を成長
させ、異方性ドライエッチングし、第２のトレンチ15及
び第３のトレンチ16に埋め込みセルプレート電極９を形
成する。次いで不要のキャパシタ絶縁膜８をエッチング
除去する。次いで不要の窒化膜22、酸化膜21を順次エッ
チング除去する。次いでイオン注入用の薄い酸化膜（図
示せず）を成長する。次いで通常のフォトリソグラフィ
ー技術を利用し、レジスト（図示せず）、第１のトレン
チ14埋め込み酸化膜６及びワード線（多結晶シリコン
膜）８をマスク層として、硼素をイオン注入してｐ＋型
ソースドレイン領域（図示せず）を、砒素をイオン注入
して第１のｎ＋型不純物領域（ソースドレイン領域）５
をそれぞれ選択的に順次画定する。次いで不要のレジス
トを除去する。次いで不要のイオン注入用の薄い酸化膜
をエッチング除去する。

第１図 次いで通常の技法を適用することによりブロック用酸
化膜11及び燐珪酸ガラス（PSG）膜12の成長、高温熱処
理による各不純物領域の深さの制御、電極コンタクト窓
の形成、Al配線13（ビット線を含む）の形成等をおこな
って半導体装置を完成する。

以上実施例に示したように、本発明の半導体装置によ
れば、ｎ＋型不純物領域からなる電荷蓄積電極上のトレ
ンチの側壁にゲート電極を設けた縦方向のMOSトランジ
スタを形成できるため、特別に表面上のゲート電極面積
を必要としない微細なトランスファーゲートの形成が可
能である。又、単一のトレンチ内に埋め込み絶縁膜及び
ｐ＋型不純物領域によりｎ＋型不純物領域からなる電荷
蓄積電極を二領域に分割形成できるため、単一のトレン
チ内にセルフアライン形成した微細な２つのキャパシタ
の形成が可能である。さらに、ｎ＋型の第１の不純物領
域の１つの領域（共通のソースドレイン領域）に対し
て、対向する２つの縦型のMOSFET及び対向する２つのト
レンチ型キャパシタを形成できることによりさらなる高
集積化が可能である。そのうえビット線に接続するｎ＋
型の第１の不純物領域を底部の平坦な拡散層に形成でき
るため、接合耐圧を上昇させることが可能である。又、
ゲート電極及びセルプレート電極をトレンチ内に埋め込
み形成できるため、ステップカバレッジの良い配線体の
形成も可能にすることができる。

［発明の効果］ 以上説明のように本発明によれば、MIS型半導体装置
において、トレンチの側壁にゲート電極を形成した縦方
向のMOSトランジスタからなるトランスファーゲートと
単一のトレンチ内に二領域に分割形成した不純物領域か
らなる電荷蓄積電極を持つトレンチ型キャパシタを形成
できるため、縦方向のMOSトランジスタを形成できるこ
とにより、表面上のゲート電極面積を必要としないこと
及び単一のトレンチ内に２つのキャパシタを形成できる
ことによる高集積化を、ｎ＋型の第１の不純物領域の１
つの領域（共通のソースドレイン領域）に対して、対向
する２つの縦型のMOSFET及び対向する２つのトレンチ型
キャパシタを形成できることによりさらなる高集積化
を、ビット線に接続するｎ＋型の第１の不純物領域を底
部の平坦な拡散層に形成できることにより接合耐圧をあ
げること及びゲート電極とセルプレート電極をトレンチ
内に埋め込むことができることによりステップカバレッ
ジの良い配線体を形成できることによる高信頼性を可能
にすることができる。即ち、極めて高集積且つ高信頼な
半導体集積回路の形成を可能とした半導体装置を得るこ
とができる。

【図面の簡単な説明】

第１図（ａ）（ｂ）は本発明の半導体装置における第１
の実施例の模式図、 第２図は本発明の半導体装置における第２の実施例の模
式側断面図、 第３図は本発明の半導体装置における第３の実施例の模
式側断面図、 第４図（ａ）〜（ｅ）は本発明の半導体装置における製
造方法の一実施例の工程断面図、 第５図は従来の半導体装置の模式側断面図である。 図において、 １はｐ−型シリコン（Si）基板、 ２はｐ型ウエル領域、 ３はｎ＋型不純物領域分割用のｐ＋型不純物領域、 ４は第２のｎ＋型不純物領域（電荷蓄積電極兼ソースド
レイン領域）、 ５は第１のｎ＋型不純物領域（ソースドレイン領域）、 ６はトレンチ素子分離用埋め込み酸化膜、 ７はゲート酸化膜、 ８はワード線（多結晶シリコン膜）、 ９はキャパシタ絶縁膜、 10はセルプレート電極（多結晶シリコン膜）、 11はブロック用酸化膜、 12は燐珪酸ガラス（PSG）膜、 13はビット線（Al配線）、 14は第１のトレンチ、 15は第２のトレンチ、 16は第３のトレンチ、 17はｐ＋型チャネルストッパー領域、 18は第２のｎ−型不純物領域、 19は第１のｎ−型不純物領域、 20はチャネル領域形成用のｐ＋型不純物領域を示す。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】一導電型半導体基板に形成された反対導電
   型の第１の不純物領域と、前記第１の不純物領域の一部
   を規定する第１の絶縁膜を埋め込んだ第１のトレンチ
   と、前記第１の不純物領域の残りの一部を規定する第２
   のトレンチと、前記第２のトレンチの側壁及び底部に形
   成された第２の絶縁膜と、前記第２のトレンチの側壁に
   前記第２の絶縁膜を介して形成された第１の導電膜と、
   前記第２のトレンチ内に前記第１の導電膜に自己整合し
   て形成された第３のトレンチと、前記第２のトレンチの
   底面及び前記第３のトレンチの側面に形成された反対導
   電型の第２の不純物領域と、前記第３のトレンチの底面
   に形成された一導電型の不純物領域と、前記第１の導電
   膜の内側の側面且つ前記第３のトレンチの側壁及び底部
   に形成された第３の絶縁膜と、前記第３の絶縁膜を介し
   て前記第２のトレンチ及び前記第３のトレンチを埋め込
   んだ第２の導電膜とを備え、前記第１の不純物領域の１
   つの領域に対して、対向する２つの縦型のMOSFET及び対
   向する２つのトレンチ型キャパシタが構成されているこ
   とを特徴とする半導体装置。
2. 【請求項２】前記第２の絶縁膜をゲート酸化膜として、
   前記第１の導電膜をゲート電極とし、前記第１の不純物
   領域及び前記第２の不純物領域をソースドレイン領域と
   するMOSFETからなるトランスファーゲートと、前記第２
   の不純物領域を電荷蓄積電極とし、前記第３の絶縁膜を
   キャパシタ絶縁膜とし、前記第２の導電膜をセルプレー
   ト電極とするキャパシタとからなるダイナミックランダ
   ムアクセスメモリー装置を構成していることを特徴とす
   る特許請求の範囲第１項記載の半導体装置。
3. 【請求項３】特許請求の範囲第１項記載の半導体装置が
   マトリックス状に形成されていることを特徴とする半導
   体集積回路。