JPH0793368B2

JPH0793368B2 - 半導体記憶装置の製造方法

Info

Publication number: JPH0793368B2
Application number: JP60128155A
Authority: JP
Inventors: 修土屋
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-06-14
Filing date: 1985-06-14
Publication date: 1995-10-09
Anticipated expiration: 2010-10-09
Also published as: JPS61287258A

Description

【発明の詳細な説明】［技術分野］本発明は、半導体記憶装置に関するものであり、特に容
量素子とMISFETとの直列回路からなるメモリセルを備え
た半導体記憶装置の製造方法に適用して有効な技術に関
するものである。

［背景技術］ダイナミックランダムアクセスメモリ（DRAM）のメモリ
セルはMISFETと容量素子の直列回路からなるものであ
る。このDRAMの集積度を増大するために、前記容量素子
の容量値を低減させずに半導体基板に占める面積を縮小
させる技術が研究されている。このような技術の一つと
して、半導体基板のMISFETの近傍の表面を深さ方向にエ
ッチングして細孔（trenchまたはmoat）を形成し、この
細孔内に半導体基板を用いずに容量素子を形成する技術
がある。容量素子を構成するための第１電極、誘電体と
なる絶縁膜および第２電極のそれぞれは、細孔の内壁を
酸化して絶縁膜を形成した後に、順次積層して形成され
る。

ところが、本発明者の検討によれば、前記のような構成
の容量素子では、DRAMの集積度をさらに増大させること
は困難となる。前記第２電極は、接地電位、例えば０
［Ｖ］またはVcc電位、例えば５［Ｖ］の電源に接続さ
れるが、第１電極はMISFETの一方の半導体領域に接続す
る必要がある。このため、その半導体領域の上面に、第
１導電層と半導体領域を接続するための接続孔を形成す
る必要があり、この接続孔の専有面積及び形成時のマス
ク合せ余裕によってメモリセルの面積が増加するからで
ある。

なお、細孔の内部に導電層と絶縁膜を順次積層して容量
素子を構成する技術は、例えば特願昭59−125174号に記
載されている。

［発明の目的］本発明の目的は、メモリセルの専有面積を小さくし、か
つメモリセルの情報の保持時間を増大することが可能な
技術を提供することにある。

本発明の他の目的は、メモリセルの専有面積を縮小し、
かつメモリセルのMISFETの半導体領域の寄生容量を低減
してDRAMの電気的動作速度を向上することが可能な技術
を提供することにある。

本発明の他の目的は、メモリセルの専有面積を縮小し、
かつメモリセルのMISFETの半導体領域と半導体基板の間
の絶縁耐圧を向上することが可能な技術を提供すること
にある。

本発明の他の目的は、メモリセルのMISFETのチャネル領
域を簡単な工程で単結晶することが可能な技術を提供す
ることにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付した図面によって明らかになる
であろう。

［発明の概要］本願によって開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。

すなわち、本発明による半導体記憶装置の製造方法は、（ａ）．半導体基板の主面をエッチングすることによ
り、前記半導体基板内の深さ方向に延びる細孔を形成す
る工程と、（ｂ）．前記半導体基板の主面および前記細孔の内壁に
第１絶縁膜を形成した後、前記第１絶縁膜を選択的にエ
ッチングすることにより、MISFETのチャネル領域が設け
られる部分の前記第１絶縁膜に開孔を形成する工程と、（ｃ）．前記半導体基板の全面に第１多結晶シリコン膜
を堆積し、前記開孔の底部の前記半導体基板に接する部
分の前記第１多結晶シリコン膜をエピタキシャル成長さ
せることにより、前記第１多結晶シリコン膜のうち、前
記MISFETのチャネル領域が設けられる部分を単結晶化す
る工程と、（ｄ）．メモリセル間の前記第１多結晶シリコン膜を選
択的に酸化して素子分離用絶縁膜を形成した後、容量素
子の第１電極となる前記第１多結晶シリコン膜上に前記
容量素子の誘導体膜となる第２絶縁膜を形成する工程
と、（ｅ）．前記半導体基板の全面に堆積した第２多結晶シ
リコン膜をエッチングすることにより、前記容量素子の
第２電極を形成する工程と、（ｆ）．前記開孔の上方にゲート絶縁膜を介してMISFET
のゲート電極を形成した後、前記開孔の両側の前記第１
多結晶シリコン膜に不純物をイオン注入することによ
り、MISFETNのソース、ドレインを形成する工程とを有することにより、DRAMのメモリセルの占有面積を小
さくし、かつメモリセルの情報の保持時間を増大すると
共に、メモリセルを構成するMISFETのチャネル領域を簡
単な工程で単結晶することができるようにしたものであ
る。

以下、本発明の構成について、実施例とともに説明す
る。

なお、実施例を説明するための全図において、同一機能
を有するものには同一符号を付け、そのくりかえしの説
明は省略する。

［実施例］第１図乃至第３図は、本発明の一実施例のDRAMのメモリ
セルの構成を説明するための図であり、第１図は、その
メモリセルの平面図、第２図は、メモリセルの構成を見
易くするために、データ線と、容量素子の容量電極のう
ちの半導体基板上に設けられた部分を除去して示すメモ
リセルの平面図、第３図は、第１図のIII−III切断線に
おける断面図である。

なお、第１図および第２図において、メモリセルの構成
を見易すくするために、導電層間に設けられる絶縁膜を
図示しない。

第１図乃至第３図において、１はメモリセルの容量素子
であり、第２図に示すように、後述するMISFETのゲート
電極２と交差しないように設けられ、第３図に示すよう
に、p^-型の半導体基板３の表面から深さ方向に延びる細
孔（符号を付していない。）の内部の絶縁膜４上に、第
１電極５、絶縁膜６、第２電極７を順次積層して構成し
てあり、前記第２電極７の細孔の内部以外の部分は、第
１図に示すようなパターンで、半導体基板３の上部に設
けてある。

また、メモリセルのMISFETは、第３図に示すように、半
導体基板３の上面に設けた薄い絶縁膜17の上に設けてあ
り、n⁺型の多結晶シリコン層からなる半導体領域８、エ
ピタキシャル層からなるチャネル領域９、ゲート絶縁膜
10およびゲート電極２とで構成してある。このMISFETの
半導体領域８およびチャネル領域９は、容量素子１の第
１電極５と同層の導電層からなり、またMISFETの一つの
半導体領域８は前記第１電極５に電気的に接続してあ
る。11はチャネル領域９の下部の絶縁膜17を選択的に除
去して形成した開孔であり、エピタキシャル層を形成す
るためのものである。

12は絶縁膜であり、メモリセルの間を電気的に分離する
ためのものである。この絶縁膜11は、同一のメモリセル
において、容量素子１とMISFETの半導体領域８の間には
設けていない。13と14は縁膜、15は接続孔であり、この
接続孔15を通してデータ線16が所定の半導体領域８に接
続してある。

以上の説明から理解できるように、メモリセルの容量素
子１をMISFETのゲート電極２と交差しないように設け、
かつ前記容量素子１の第１電極５とMISFETの一つの半導
体領域８が同層の導電層となるように構成したことによ
り、前記第１電極５と半導体領域８を接続孔を用いるこ
となく電気的に接続することができるので、メモリセル
の占める面積を縮小して、DRAMの集積度を増大すること
ができる。また、容量素子１に蓄積される電荷が容量素
子１の周囲の半導体基板３中に生じる反転層によってデ
ータ線16に流出することがないので、情報の保持時間を
増大することができる。

MISFETの半導体領域８と半導体基板３との間に絶縁膜17
を設けたことにより、前記半導体領域８と半導体基板３
の間の寄生容量が低減されるので、DRAMの書き込み読出
しの動作速度の高速化を図ることができる。また、デー
タ線16が半導体領域８中に拡散することによる半導体領
域８と半導体基板３の間の絶縁破壊を防止することがで
きるので、DRAMの電気的信頼性を向上することができ
る。

MISFETのチャネル領域は不純物を含有しない多結晶シリ
コン層によって構成することもできるが、このようにす
ると、その多結晶シリコン層からなるチャネル領域と半
導体領域８の間の接合耐圧が低下し、リーク電流が増大
する。そこで、本実施例では、前記のようにチャネル領
域をエピタキシャル層としたものである。これにより、
ソース領域またはドレイン領域となる半導体領域８とチ
ャネル領域の間の接合耐圧が向上するので、それら半導
体領域８とチャネル領域の間のリーク電流を低減してメ
モリセルの電気的特性を向上することができる。

前記のように細孔の内部の絶縁膜４上に、第１電極５、
絶縁膜６、第２電極７を順次積層して容量素子１を構成
したことにより、容量素子１が半導体基板３の表面上に
占める面積が同一であっても、容量素子１の表面積が増
加するので、容量素子１の容量値を増大することができ
る。

また、前記絶縁膜17は、細孔の内壁の絶縁膜４より薄い
ので、この膜厚差を利用して、半導体基板３の上面が露
出する程度にエッチングして除去することもできる。こ
のように、半導体基板３の上面に絶縁膜17を形成しない
ことによって、MISFETのチャネル領域９ばかりでなく、
半導体領域８もエピタキシャル層にすることも可能であ
る。チャネル領域および半導体領域８をともにエピタキ
シャル層にすることによって、MISFETの導通状態におい
ては、チャネル領域と半導体領域８との接合抵抗が低減
され、非導通状態においては、チャネル領域と半導体領
域８との接合耐圧が高くなるので、MISFETの電気的特性
を向上することができる。

前記のように、半導体基板３の上面に絶縁膜17を設けな
くとも、細孔型容量素子１をゲート電極１と交差しない
ように設けてあるので、情報となる電荷の反転層による
リークは防止することができる。

次に、本実施例の容量素子１およびMISFETの製造方法を
説明する。

第４図乃至第７図は本実施例のDRAMの製造方法を説明す
るための図であり、第４図乃至第７図において領域Ａは
メモリセルの各製造工程における断面図、第４図乃至第
７図において領域Ｂは周辺回路を構成するMISFETの各製
造工程における断面図である。

まず、第４図に示すように、領域Ａの半導体基板３の表
面を異方性のエッチングによってエッチングして、細孔
を形成する。エッチング用のマスクは、半導体基板３の
表面を酸化して形成した酸化シリコン膜17と、この上に
CVD技術等によって形成した窒化シリコン膜（図示して
いない）およびレジスト膜（図示していない）とで構成
する。前記マスクとなる酸化シリコン膜17と窒化シリコ
ン膜とは、半導体基板３の全面に形成するので、領域Ｂ
全域に形成される。次に、前記窒化シリコン膜をマスク
として細孔の内壁を酸化することによって酸化シリコン
膜からなる絶縁膜４を厚く形成する。細孔を形成した後
に、マスクとして用いた窒化シリコン膜を除去する。こ
の後、酸化シリコン膜17を除去し、新たに基板表面に酸
化シリコン膜を熱酸化により形成してもよい。あるい
は、細孔のエッチング用マスクを全て除去したのち、基
板上全面に熱酸化による酸化膜を形成してもよい。

次に、容量素子１の第１電極５の一部となる導電層18を
形成するために、多結晶シリコン層を例えばCVD技術に
よって絶縁膜４および酸化シリコン膜17の全面に形成す
る。この多結晶シリコン層には抵抗値を低減するための
不純物としてｎ型不純物（リン、ヒ素）を導入する。次
に、酸化シリコン膜17の上面が露出する程度に前記多結
晶シリコン層を異方性のエッチングによってエッチング
して、細孔の内部の側壁にのみ多結晶シリコン層を残
す。導電層18は、後述の導電層19を選択的にｎ型化する
ときに有効である。細孔の底部の前記多結晶シリコン層
はエッチングによって除去される。

次に、MISFETのチャネル領域が設けられる部分の酸化シ
リコン膜17を選択的にエッチングして開孔11を形成す
る。

次に、CVD技術等によって多結晶シリコン層19を基板全
面に（導電層18および絶縁膜17を覆って）形成する。こ
の後、領域Ｂに設けられた多結晶シリコン層19を選択的
に除去する。多結晶シリコン層19には抵抗値を低減する
ための不純物を導入しないようにする。これは、後述す
る酸化膜及び22形成のとき有効である。多結晶シリコン
層19の形成時に、開孔11を通して半導体基板３に被着し
た部分の多結晶シリコン層19がエピタキシャル成長する
ので、チャネル領域９となるべき部分を単結晶化するこ
とができる。このように、開孔17を通して半導体基板３
に接している部分及びその近接のみをエピタキシャル成
長させることにより、その開孔11の部分を容易に単結晶
化することができる。なお、エピタキシャル層、すなわ
ちチャネル領域９となるべき部分は、半導体基板３上の
全面に多結晶シリコン層19を堆積した後、チャネル領域
９となるべき部分の多結晶シリコン層19をレーザー等に
よってアニールすることによって単結晶化することもで
きる。

次に、第５図に示すように、領域Ｂに相補型のMISFET
（Ｃ−MISFET）を形成するためのp^-型ウエル領域20とn^-
型ウエル領域21を良く知られたイオン打込み及びアニー
ルによって形成する。

次に、領域Ａに示すように、メモリセル間の多結晶シリ
コン層19を選択的に熱酸化することによって絶縁膜12を
形成する。これは、周知の窒化シリコン膜をマスクとし
て用いたシリコンの選択的な酸化（LOCOS）によって形
成すればよい。この絶縁膜12を形成する工程と同一工程
で領域Ｂにフィールド絶縁膜22を形成する。多結晶シリ
コン層19には抵抗値を低減するための不純物が導入され
ていないので、絶縁膜12およびフィールド絶縁膜22を形
成する際の酸化速度は同程度である。なお、p^-型ウエル
領域20におけるフィールド絶縁膜22の下部には、p⁺型チ
ャネルストッパ領域23を形成する。チャネルストッパ領
域23を形成するためのｐ型不純物、例えばボロンは、フ
ィールド絶縁膜22を形成する以前に、予じめイオン打込
みによって半導体基板３の表面に導入する。この不純物
を導入するためのマスクは、例えばシリコンの選択的酸
化のためのシリコン窒化膜マスク及びレジストを用い
る。次に、第２電極７（第３図参照）の下部となる多結
晶シリコン層19にｎ型不純物、例えばヒ素またはリンを
イオン打込み等によって導入する。イオン打込み時のマ
スクは、例えばレジストを用いる。このレジストマスク
は、少なくとも、チャネル領域９となるべき領域を覆っ
ていればよい。詳細は図示していないが、多結晶シリコ
ン層18の存在によって多結晶シリコン層19は基板の主表
面に対して垂直ではなく、ある角度をもって形成され
る。このため、イオン打込みした不純物は、多結晶シリ
コン層19の底部のみならず、側壁部分にも導入される。
さらに、各熱処理工程において、導電層18に含まれてい
る不純物が多結晶シリコン層19に拡散する。これによっ
て第１電極５の抵抗値は、充分に小さな値となる。

次に、第６図に示すように、領域Ａにメモリセルの誘電
体となる絶縁膜６を形成する。この絶縁膜６は、多結晶
シリコン層19の表面を酸化して形成した酸化シリコン膜
と、この上にCVD技術等によって形成した窒化シリコン
膜とで構成する。多結晶シリコン層19の酸化時に、領域
Ｂの半導体基板１の表面も酸化されて酸化シリコン膜が
形成され、また窒化シリコン膜も同様に形成される。な
お、窒化シリコン膜は絶縁膜12およびフィールド絶縁膜
22の上にも形成されるが、図示はしていない。

次に、容量素子１の第２電極７となる多結晶シリコン層
をCVD技術等によって絶縁膜６の全面に形成する。この
多結晶シリコン層には、抵抗値を低減するためのｎ型不
純物、例えばリンを熱拡散等によって導入する。次に、
前記多結晶シリコン層の不要な部分をエッチングによっ
て除去して、第１図に示したようなパターンの第２電極
７を形成する。このエッチングによって、誘電体を構成
する窒化シリコン膜が露出する。

この露出した誘電体を構成する窒化シリコン膜を熱リン
酸によって除去し、さらにその窒化シリコン膜の下の酸
化シリコン膜をフッ酸系のエッチング液によって除去す
る。次に、第２電極７の表面を酸化して絶縁膜13を形成
する。絶縁膜13の形成時に、露出している多結晶シリコ
ン層19の表面および半導体基板３の表面が酸化される
が、多結晶シリコン層19および半導体基板３に形成され
る酸化シリコン膜の膜厚は、絶縁膜13の膜厚より極めて
薄い。

この膜厚差は、第２電極７の不純物濃度と、多結晶シリ
コン層19および半導体基板３の不純物濃度の差による。
具体的には、絶縁膜13の膜厚を2000オングストローム
（以下、［Ａ］と記述する）程度に形成すると、多結晶
シリコン層19の表面および半導体基板３の表面に形成さ
れる酸化膜の膜厚は、150［Ａ］程度である。

なお、第２電極７の形成時に露出した誘電体を構成する
窒化シリコン膜をマスクとして絶縁膜13を形成し、多結
晶シリコン層19および半導体基板３の表面が酸化されな
いようにすることもできる。この残存させた窒化シリコ
ン膜は、絶縁膜13をマスクとして除去すればよい。

次に、第７図に示すように、絶縁膜13の形成時に領域Ａ
の多結晶シリコン層19および領域Ｂの半導体基板３の表
面に形成された酸化膜を除去した後に、それらの表面を
新に酸化して、MISFETのゲート絶縁膜10を形成する。次
に、MISFETのしきい値電圧を調整するためのｐ型不純
物、例えばボロンをイオン打込みによって導入する。こ
れは、例えばレジストマスクを用い、少なくとも、チヤ
ネル領域９となる領域に選択的に行なう。次に、半導体
基板３上の全面にCVD技術等によって多結晶シリコン層
を形成し、この多結晶シリコン層を選択的にエッチング
して領域Ａと領域ＢとにそれぞれMISFETのゲート電極２
を形成する。このゲート電極２は、モリブデン、タンタ
ル、ダングステン等の高融点金属層またはこれら高融点
金属のシリサイド層またはこれらのいずれかの層を多結
晶シリコン層の上に設けた多層膜とすることもできる。

次に、領域Ａのメモリセルの半導体領域８および領域Ｂ
のｎチャネル型MISFETのソース、ドレイン24を形成する
ためのリン、ヒ素等のｎ型不純物をイオン打込みによっ
て多結晶シリコン層19またはｐ型ウエル領域20に導入す
る。イオン打込みのためのマスクは、例えばレジストを
用いる。

前記イオン打込みの後に、ｎチャネル型MISFETが設けら
れている領域にレジスト等からなるマスクを形成する。
次に、領域Ｂのｐチャネル型MISFETのソース、ドレイン
25を形成するためのボロン等のｐ型不純物をイオン打込
みによって導入する。

次に、第３図に示した絶縁膜14を半導体基板３上の全面
に形成する。次に、接続孔15を形成し、さらに、データ
線16を形成する。このデータ線16の形成時には、領域Ｂ
に設けられているMISFETの間を接続するための導電層も
形成する。

以上の説明から理解できるように、本実施例のDRAMの製
造方法によれば、次の効果を得ることができる。

（１）メモリセルのMISFETのゲート絶縁膜10を不純物を
導入していない多結晶シリコン層19を酸化して形成した
ことにより、その多結晶シリコン層19と半導体基板３の
酸化速度が同程度になるので、前記メモリセルのゲート
絶縁膜10の形成時に周辺回路を構成するMISFETのゲート
絶縁膜10を形成することができる。

（２）前記（１）により、メモリセルのMISFETと周辺回
路のMISFETを同一製造工程で形成することができる。

（３）容量素子１の第１電極５を形成するための多結晶
シリコン層に不純物を導入する以前に、その多結晶シリ
コン層の所定部を酸化してメモリセル間を分離するため
の絶縁膜12を形成したことにより、その多結晶シリコン
層と半導体基板３の酸化速度が同程度であるので、絶縁
膜12とフィールド絶縁膜22を同一工程で形成できる。

（４）多結晶シリコン層に形成したメモリセルのMISFET
のチャネル領域を容易に単結晶化することができる。

なお、前記容量素子１は、細孔の内部に構成したが、前
記細孔を形成せずに、半導体基板３の表面上に絶縁膜４
を形成し、この上に前記第１電極５、絶縁膜６、第２電
極７を積層して構成することもできる。このように、細
孔を形成せずに容量素子１を構成することにより、細孔
を形成するために必要となるマスク工程、エッチング工
程等を不要にすることができる。

［効果］本願によって開示された新規な技術によれば、以下の効
果を得ることができる。

（１）．メモリセルの細孔型容量素子をMISFETのゲート
電極と交差しないように設け、かつ前記細孔型容量素子
の第１電極とMISFETの一つの半導体領域が同層の導電層
となるように構成したことにより、前記第１電極と半導
体領域を接続孔を用いることなく電気的に接続すること
ができるので、メモリセルの占める面積を縮小して、DR
AMの集積度を向上することができる。

（２）．前記（１）により、細孔型容量素子に蓄積され
る電荷が、細孔型容量素子の周囲の半導体基板中に生じ
る反転層によってデータ線に流出することがないので、
情報の保持時間を増大することができる。

（３）.MISFETの半導体領域と半導体基板との間に絶縁
膜を設けたことにより、前記半導体領域と半導体基板の
間の寄生容量が低減されるので、DRAMの書き込み読み出
しの動作速度の高速化を図ることができる。

（４）．前記（３）により、データ線が半導体領域中に
拡散することによるその半導体領域と半導体基板の間の
絶縁破壊を防止することができるので、DRAMの電気的信
頼性を向上することができる。

（５）．多結晶シリコン層に構成したメモリセルのMISF
ETのチャネル領域をエピタキシャル成長によって単結晶
シリコンとしたことにより、ソース領域またはドレイン
領域となる半導体領域とチャネル領域の間の接合耐圧が
向上するので、それらチャネル領域と半導体領域の間の
リーク電流を低減してメモリセルの電気的特性を向上す
ることができる。

（６）．半導体基板に細孔を形成し、この細孔の内部に
容量素子を構成したことにより、半導体基板の表面に占
める容量素子の面積を増加させずに容量値を増大するこ
とができる。

（７）．メモリセルのMISFETのチャネル領域とソース、
ドレイン領域をともにエピタキシャル成長によって単結
晶シリコンとすることによって、MISFETの導通状態にお
いては、チャネル領域とソース、ドレイン領域の接合抵
抗が低減され、非導通状態においては、チャネル領域と
ソース、ドレイン領域の接合耐圧が高くなるので、MISF
ETの電気的特性を向上することができる。

（８）．メモリセルのMISFETのゲート絶縁膜を不純物を
導入していない多結晶シリコン層を酸化して形成したこ
とにより、その多結晶シリコン層と半導体基板の酸化速
度が同程度になるので、前記メモリセルのゲート絶縁膜
の形成時に周辺回路を構成するMISFETのゲート絶縁膜も
形成することができる。

（９）．前記（７）により、メモリセルのMISFETの周辺
回路のMISFETを同一製造工程で形成することができる。

（10）．容量素子の第１電極を形成するための多結晶シ
リコン層に不純物を導入する以前に、その多結晶シリコ
ン層の所定部を酸化してメモリセル間を分離するための
絶縁膜を形成したことにより、その多結晶シリコン層と
半導体基板の酸化速度が同程度になるので、前記絶縁膜
とフィールド絶縁膜を同一工程で形成できる。

（11）．多結晶シリコン層に形成したメモリセルのMISF
ETのチャネル領域を容易に単結晶化することができる。

以上、本発明者によってなされた発明を実施例にもとず
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変形可能であることはいうまでもない。

例えば、本発明は、半導体基板ばかりでなく、ガリウム
とヒ素との化合物からなる半絶縁性基板を用いた場合に
も有効である。半絶縁性基板を用いるときには、前記実
施例において説明した絶縁膜４は不要である。

また、絶縁膜４を半導体基板のメモリセルが設けられる
領域の全域に形成することもできる。この絶縁膜４は、
実施例においてメモリセルを構成するMISFETの下部に設
けた絶縁膜17より厚いので、MISFETの半導体領域と半導
体基板との間の寄生容量をさらに低減することができ
る。絶縁膜４をMISFETと半導体基板の間に介在させるに
は、次のようにして絶縁膜４を形成すればよい。すなわ
ち、細孔の形成時のエッチングマスクとなる窒化シリコ
ン膜のメモリセル形成領域に設けられる部分を選択的に
除去し、この後半導体基板の露出した表面を酸化して絶
縁膜４を形成すればよい。

【図面の簡単な説明】

第１図乃至第３図は本発明の一実施例のDRAMのメモリセ
ルの構成を説明するための図であり、第１図はそのメモリセルの平面図、第２図はメモリセルの構成を見易すくするために、デー
タ線および容量素子の容量電極の半導体基板の平面上に
設けられた部分を除去して示したメモリセルの平面図、第３図は第１図のIII−III切断線におけるメモリセルの
断面図である。第４図乃至第７図は本発明の一実施例のDRAMの製造方法
を説明するための図である。１……容量素子、２……ゲート電極、３……半導体基
板、４、６、12、13、14、17……絶縁膜、５、７……容
量電極、８、24、25……半導体領域、９……エピタキシ
ャル層からなるチャネル領域、10……ゲート絶縁膜、11
……開孔、15……接続孔、16……データ線、18……容量
電極を構成するための導電層、19……多結晶シリコン
層、20、21……ウエル領域、22……フィールド絶縁膜、
23……チャネルストッパ領域。

Claims

【特許請求の範囲】

【請求項１】半導体基板に設けた細孔の内部に第１絶縁
膜、第１電極、第２絶縁膜および第２電極を積層して形
成された容量素子と、前記半導体基板の主面上に形成さ
れたMISFETとでメモリセルを構成する半導体記憶装置の
製造方法であって、（ａ）．半導体基板の主面をエッチングすることによ
り、前記半導体基板内の深さ方向に延びる細孔を形成す
る工程と、（ｂ）．前記半導体基板の主面および前記細孔の内壁に
第１絶縁膜を形成した後、前記第１絶縁膜を選択的にエ
ッチングすることにより、MISFETのチャネル領域が設け
られる部分の前記第１絶縁膜に開孔を形成する工程と、（ｃ）．前記半導体基板の全面に第１多結晶シリコン膜
を堆積し、前記開孔の底部の前記半導体基板に接する部
分の前記第１多結晶シリコン膜をエピタキシャル成長さ
せることにより、前記第１多結晶シリコン膜のうち、前
記MISFETのチャネル領域が設けられる部分を単結晶化す
る工程と、（ｄ）．メモリセル間の前記第１多結晶シリコン膜を選
択的に酸化して素子分離用絶縁膜を形成した後、容量素
子の第１電極となる前記第１多結晶シリコン膜上に前記
容量素子の誘導体膜となる第２絶縁膜を形成する工程
と、（ｅ）．前記半導体基板の全面に堆積した第２多結晶シ
リコン膜をエッチングすることにより、前記容量素子の
第２電極を形成する工程と、（ｆ）．前記開孔の上方にゲート絶縁膜を介してMISFET
のゲート電極を形成した後、前記開孔の両側の前記第１
多結晶シリコン膜に不純物をイオン注入することによ
り、MISFETのソース、ドレインを形成する工程とを有することを特徴とする半導体記憶装置の製造方法。
【請求項２】前記半導体基板の主面および前記細孔の内
壁に前記第１絶縁膜を形成した後、前記第１絶縁膜に開
孔を形成する工程に先立って、前記半導体基板の全面に
堆積した第３多結晶シリコン膜をエッチングして、前記
細孔の側壁のみに前記第３多結晶シリコン膜を残すこと
により、前記細孔の側壁に導電層を形成することを特徴
とする特許請求の範囲第１項記載の半導体記憶装置の製
造方法。