JP3037509B2 - 半導体記憶装置の製造方法 - Google Patents

半導体記憶装置の製造方法

Info

Publication number
JP3037509B2
JP3037509B2 JP4208213A JP20821392A JP3037509B2 JP 3037509 B2 JP3037509 B2 JP 3037509B2 JP 4208213 A JP4208213 A JP 4208213A JP 20821392 A JP20821392 A JP 20821392A JP 3037509 B2 JP3037509 B2 JP 3037509B2
Authority
JP
Japan
Prior art keywords
memory device
semiconductor memory
semiconductor
film
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP4208213A
Other languages
English (en)
Other versions
JPH0661446A (ja
Inventor
智船 谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Steel Corp
Original Assignee
Nippon Steel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Steel Corp filed Critical Nippon Steel Corp
Priority to JP4208213A priority Critical patent/JP3037509B2/ja
Priority to US08/102,008 priority patent/US5432113A/en
Publication of JPH0661446A publication Critical patent/JPH0661446A/ja
Application granted granted Critical
Publication of JP3037509B2 publication Critical patent/JP3037509B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate

Landscapes

  • Element Separation (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置の製造
方法に関し、特にダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭ）の製造方法に関する。
【０００２】
【従来の技術】従来の半導体記憶装置の製造方法は、素
子分離絶縁膜をロコス(LOCOS) 法によって形成するため
に、バーズビークが発生し、半導体記憶装置の高集積・
高密度化を図る上で問題となっていた。
【０００３】この問題を解決するために、従来よりバー
ズビークの低減の目的で素子分離絶縁膜形成にポリシリ
コン(Poly-Si) バッファ層を用いた、いわゆる改良ロコ
ス法が適用されてきた。
【０００４】このポリシリコンバッファ層を用いた半導
体記憶装置の製造方法を図２に示す。この従来の半導体
記憶装置の製造方法においては、図２（Ａ）に示すよう
に、まずシリコン基板１０１の表面にポリシリコンバッ
ファ層を用いた改良ＬＯＣＯＳ法により素子分離絶縁膜
１０２を形成し、その後、反応性イオンエッチング（Ｒ
ＩＥ）法を用いてキャパシタ用トレンチ１０３を形成す
る。その後、図２（Ｂ）に示すように、第１キャパシタ
電極１０４、キャパシタ絶縁膜１０５、第２キャパシタ
電極１０６、ゲート酸化膜１０７、ゲート電極１０８、
拡散層領域１０９を順次形成する。
【０００５】しかしこのポリシリコンバッファ層を用い
た従来の方法では、ポリシリコンを一層多く形成するの
で工程が煩雑になり、更に露光時のマスクの合わせずれ
およびプロセスのばらつきに対し設計余裕が必要とな
り、半導体記憶装置の高集積・高密度化を図る上で妨げ
になるという問題があった。
【０００６】
【発明が解決しようとする課題】そこで、本発明は、工
程を簡略化し、かつ高集積・高密度化を図ることが可能
となる半導体記憶装置の製造方法を提供することを目的
とする。
【０００７】
【課題を解決するための手段】本発明は、上記課題を解
決するために、半導体記憶装置の製造方法において、半
導体基板に二つのトレンチを形成する工程と、前記半導
体基板上および前記トレンチ内に半導体膜を形成する工
程と、前記半導体膜を用いて、前記二つのトレンチの間
の前記半導体基板上に素子分離絶縁膜を、前記トレンチ
内に第１記憶電極をそれぞれ形成する工程とを具備する
ことを特徴とする。
【０００８】また本発明は、前記素子分離絶縁膜が前記
半導体膜の一部を酸化することにより形成され、前記第
１記憶電極が前記半導体膜のうち前記トレンチ内に堆積
した部分により形成されることを特徴とする半導体記憶
装置の製造方法である。
【０００９】
【作用】上述のように構成された本発明による半導体記
憶装置の製造方法によれば、素子分離絶縁膜と第１記憶
電極が同一の半導体膜から形成されるため、工程の簡略
化が図られ、かつ露光時のマスクの合わせずれおよびプ
ロセスのばらつきに対する設計上のマージンを減少させ
高集積・高密度化が図られる。また、素子分離絶縁膜形
成時に発生するバーズビークが低減され半導体記憶装置
の高集積・高密度化が図られる。
【００１０】
【実施例】以下、本発明を実施例につき図面を参照しな
がら説明する。
【００１１】図１（Ａ）〜図１（Ｃ）は本発明の一実施
例による半導体記憶装置の製造方法である。
【００１２】本実施例においては、図１（Ａ）に示すよ
うに、まず一導電型のシリコン基板１に、キャパシタ用
トレンチ２を、例えば反応性イオンエッチング（ＲＩ
Ｅ）法により形成する。ここでキャパシタ用トレンチ２
の大きさは、直径が、例えば０．３〜２μｍで、深さ
は、例えば０．５〜６μｍである。次にシリコン基板１
の表面全体に、例えばＣＶＤ法により半導体膜３を形成
する。ここで半導体膜３の材質は、例えばポリシリコン
である。また、半導体膜３の膜厚は例えば１０〜１００
ｎｍ程度である。
【００１３】この後、図１（Ｂ）に示すように、シリコ
ン基板１の表面全体に、例えばＣＶＤ法により耐酸化性
膜４を形成する。ここでこの耐酸化性膜４の材質は、例
えば窒化シリコンである。次にこの耐酸化性膜４をパタ
ーニングし、その後、この耐酸化性膜４をマスクとして
熱酸化法により半導体膜３の一部を選択的に酸化して二
つのトレンチ２の間のシリコン基板１上に素子分離絶縁
膜５を形成する。次に耐酸化性膜４をエッチングにより
除去し、半導体膜６をパターニングして、トレンチ２内
に第１キャパシタ電極７（第１記憶電極）を形成する。
【００１４】この後、図１（Ｃ）に示すように、キャパ
シタ絶縁膜８、第２キャパシタ電極９、ゲート絶縁膜１
０、ゲート電極１１、拡散層領域１２を順次形成し、第
１キャパシタ電極７、キャパシタ絶縁膜８、第２キャパ
シタ電極９よりなる電荷蓄積用のキャパシタおよび、ゲ
ート電極１１、ゲート絶縁膜１０、ソース・ドレイン領
域となる拡散層領域１２からなるトランジスタを形成す
る。
【００１５】この後、層間絶縁膜、ビットコンタクト、
ビット線、層間絶縁膜、ゲート電極の裏打ち配線および
パッシベーション膜等（図示せず）を順次形成し目的と
する半導体記憶装置を完成する。
【００１６】以上のように本発明の一実施例によれば、
素子分離絶縁膜５および第１キャパシタ電極７は同一の
半導体膜３より一つの工程で形成されるため、従来より
工程の簡略化が図られる。また素子分離絶縁膜５とキャ
パシタ用トレンチ２とのマスクの露光における合わせず
れやプロセスのばらつきに対するマージンが減少し、更
に素子分離絶縁膜５におけるバーズビークは低減され、
半導体記憶装置の高集積・高密度化が図られる。
【００１７】
【発明の効果】以上説明したように本発明によれば、半
導体記憶装置の製造方法において、工程の簡略化および
高集積・高密度化を図ることが可能となる。
【図面の簡単な説明】
【図１】 本発明の一実施例による半導体記憶装置の製
造方法を工程順に示す断面図である。
【図２】 は従来の半導体記憶装置の製造方法を示す断
面図である。
【符号の説明】
１，１０１…シリコン基板、 ２，１０３…キャ
パシタ用トレンチ、３，６…半導体膜、
４…耐酸化性膜、５，１０２…素子分離絶縁膜、
７，１０４…第１キャパシタ電極、８，１０５…キャ
パシタ絶縁膜、 ９，１０６…第２キャパシタ電極、
１０，１０７…ゲート絶縁膜、 １１，１０８…ゲ
ート電極、１２，１０９…拡散層領域。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/76 H01L 21/8242

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板に二つのトレンチを形成する
    工程と、前記 半導体基板上および前記トレンチ内に半導体膜を形
    成する工程と、前記 半導体膜を用いて、前記二つのトレンチの間の前記
    半導体基板上に素子分離絶縁膜を、前記トレンチ内に第
    １記憶電極をそれぞれ形成する工程とを具備することを
    特徴とする半導体記憶装置の製造方法。
  2. 【請求項２】 前記素子分離絶縁膜は前記半導体膜の一
    部を酸化することにより形成され、前記第１記憶電極は
    前記半導体膜のうち前記トレンチ内に堆積した部分によ
    り形成されることを特徴とする請求項１に記載の半導体
    記憶装置の製造方法。
JP4208213A 1992-08-04 1992-08-04 半導体記憶装置の製造方法 Expired - Lifetime JP3037509B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP4208213A JP3037509B2 (ja) 1992-08-04 1992-08-04 半導体記憶装置の製造方法
US08/102,008 US5432113A (en) 1992-08-04 1993-08-04 Method of making a semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4208213A JP3037509B2 (ja) 1992-08-04 1992-08-04 半導体記憶装置の製造方法

Publications (2)

Publication Number Publication Date
JPH0661446A JPH0661446A (ja) 1994-03-04
JP3037509B2 true JP3037509B2 (ja) 2000-04-24

Family

ID=16552553

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4208213A Expired - Lifetime JP3037509B2 (ja) 1992-08-04 1992-08-04 半導体記憶装置の製造方法

Country Status (2)

Country Link
US (1) US5432113A (ja)
JP (1) JP3037509B2 (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5701022A (en) * 1989-05-22 1997-12-23 Siemens Aktiengesellschaft Semiconductor memory device with trench capacitor
US5792686A (en) * 1995-08-04 1998-08-11 Mosel Vitelic, Inc. Method of forming a bit-line and a capacitor structure in an integrated circuit
US6114082A (en) * 1996-09-16 2000-09-05 International Business Machines Corporation Frequency doubling hybrid photoresist having negative and positive tone components and method of preparing the same
TW356601B (en) * 1997-08-28 1999-04-21 Tsmc Acer Semiconductor Mfg Corp Method for making memory cell of self-aligning field plate and structure of the same
DE10108290A1 (de) * 2001-02-21 2002-09-12 Infineon Technologies Ag Elektroanordnung zur Ladungsspeicherung
US7235862B2 (en) 2001-07-10 2007-06-26 National Semiconductor Corporation Gate-enhanced junction varactor
US7081663B2 (en) 2002-01-18 2006-07-25 National Semiconductor Corporation Gate-enhanced junction varactor with gradual capacitance variation
US7023069B2 (en) * 2003-12-19 2006-04-04 Third Dimension (3D) Semiconductor, Inc. Method for forming thick dielectric regions using etched trenches
JP2005197374A (ja) * 2004-01-05 2005-07-21 Toshiba Corp 集積キャパシタの製造方法、集積キャパシタ
US7439583B2 (en) * 2004-12-27 2008-10-21 Third Dimension (3D) Semiconductor, Inc. Tungsten plug drain extension
TWI401749B (zh) * 2004-12-27 2013-07-11 Third Dimension 3D Sc Inc 用於高電壓超接面終止之方法
US20090026586A1 (en) * 2005-04-22 2009-01-29 Icemos Technology Corporation Superjunction Device Having Oxide Lined Trenches and Method for Manufacturing a Superjunction Device Having Oxide Lined Trenches
US7446018B2 (en) * 2005-08-22 2008-11-04 Icemos Technology Corporation Bonded-wafer superjunction semiconductor device
US7429772B2 (en) * 2006-04-27 2008-09-30 Icemos Technology Corporation Technique for stable processing of thin/fragile substrates
US7351634B2 (en) * 2006-05-25 2008-04-01 United Microelectronics Corp. Trench-capacitor DRAM device and manufacture method thereof
US7723172B2 (en) * 2007-04-23 2010-05-25 Icemos Technology Ltd. Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material
US8580651B2 (en) * 2007-04-23 2013-11-12 Icemos Technology Ltd. Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material
US20080272429A1 (en) * 2007-05-04 2008-11-06 Icemos Technology Corporation Superjunction devices having narrow surface layout of terminal structures and methods of manufacturing the devices
US8012806B2 (en) * 2007-09-28 2011-09-06 Icemos Technology Ltd. Multi-directional trenching of a die in manufacturing superjunction devices
US7846821B2 (en) * 2008-02-13 2010-12-07 Icemos Technology Ltd. Multi-angle rotation for ion implantation of trenches in superjunction devices
US8030133B2 (en) 2008-03-28 2011-10-04 Icemos Technology Ltd. Method of fabricating a bonded wafer substrate for use in MEMS structures
US8946814B2 (en) 2012-04-05 2015-02-03 Icemos Technology Ltd. Superjunction devices having narrow surface layout of terminal structures, buried contact regions and trench gates
CN103474479B (zh) * 2012-06-08 2016-09-07 上海华虹宏力半导体制造有限公司 垂直mim电容及其制造方法
US9576842B2 (en) 2012-12-10 2017-02-21 Icemos Technology, Ltd. Grass removal in patterned cavity etching

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5776856A (en) * 1980-10-30 1982-05-14 Toshiba Corp Manufacture of semiconductor device
JPS58186A (ja) * 1981-06-25 1983-01-05 Seiko Epson Corp 半導体装置の製造方法
JPS58175844A (ja) * 1982-04-08 1983-10-15 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH0793368B2 (ja) * 1985-06-14 1995-10-09 株式会社日立製作所 半導体記憶装置の製造方法
US4855953A (en) * 1987-02-25 1989-08-08 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having stacked memory capacitors and method for manufacturing the same
JPS63302536A (ja) * 1987-06-02 1988-12-09 Sanyo Electric Co Ltd 素子分離領域の形成方法
JPS63307743A (ja) * 1987-06-09 1988-12-15 Seiko Epson Corp 半導体装置の製造方法
US5258321A (en) * 1988-01-14 1993-11-02 Mitsubishi Denki Kabushiki Kaisha Manufacturing method for semiconductor memory device having stacked trench capacitors and improved intercell isolation
JPH01214142A (ja) * 1988-02-23 1989-08-28 Mitsubishi Electric Corp 半導体装置の製造方法
JPH05102420A (ja) * 1991-10-04 1993-04-23 Nippon Steel Corp 半導体記憶装置の製造方法
US5198386A (en) * 1992-06-08 1993-03-30 Micron Technology, Inc. Method of making stacked capacitors for DRAM cell

Also Published As

Publication number Publication date
JPH0661446A (ja) 1994-03-04
US5432113A (en) 1995-07-11

Similar Documents

Publication Publication Date Title
JP3037509B2 (ja) 半導体記憶装置の製造方法
EP0644591B1 (en) Trench capacitor cell structure of dram
US20090029524A1 (en) Method of manufacturing a semiconductor integrated circuit device having a trench
JP4468187B2 (ja) 半導体装置の製造方法
JPH0620108B2 (ja) 半導体装置の製造方法
JP3146316B2 (ja) 半導体装置及びその製造方法
JPH05102420A (ja) 半導体記憶装置の製造方法
JP2593524B2 (ja) 半導体装置の製造方法
JPH0888332A (ja) 半導体記憶装置の製造方法
JP3061025B2 (ja) 半導体装置の製造方法
JPH04348070A (ja) 半導体装置及びその製造方法
JPH0834303B2 (ja) 半導体記憶装置の製造方法
JPH06209088A (ja) 半導体記憶装置及びその製造方法
JP3233935B2 (ja) コンデンサ電極とｍｏｓトランジスタのソース／ドレイン領域との間に接触を製造するための方法
JP2786041B2 (ja) 不揮発性半導体記憶装置の製造方法
JP3127866B2 (ja) 半導体素子の製造方法
JP3099779B2 (ja) 半導体装置の製造方法
JP3039475B2 (ja) 半導体装置およびその製造方法
JP3120633B2 (ja) 半導体記憶装置とその製造方法
JP3173046B2 (ja) 半導体記憶装置の製造方法
JP2891192B2 (ja) 半導体装置の製造方法
JP2890550B2 (ja) 半導体装置の製造方法
JPH0381297B2 (ja)
JP3224904B2 (ja) 半導体記憶装置及びその製造方法
JPH0695550B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20000125