JPH05102420A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH05102420A JPH05102420A JP3283902A JP28390291A JPH05102420A JP H05102420 A JPH05102420 A JP H05102420A JP 3283902 A JP3283902 A JP 3283902A JP 28390291 A JP28390291 A JP 28390291A JP H05102420 A JPH05102420 A JP H05102420A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【目的】 トレンチ型キャパシタを有する高集積且つ高
密度化を図った半導体記憶装置を簡便且つ安定的に製造
する。 【構成】 トレンチ２を形成したＳｉ基板１の全面に絶
縁膜を形成し、トレンチ２の途中深さまでレジストを埋
め込み、このレジストをマスクとして絶縁膜をエッチン
グ除去し、コンタクト部９を形成する。その後、多結晶
Ｓｉ膜を全面に形成し、この多結晶Ｓｉ膜のうちで素子
活性領域以外の部分を酸化して素子分離用の絶縁膜８を
形成し、且つ、この多結晶Ｓｉ膜のうちのトレンチ２内
の部分をキャパシタのストレージノード１１とする。 【効果】 コンタクト部９の形成に際して、ホトリソ工
程を用いないので、そのマスク合わせが不要になる。ま
た、絶縁膜８とトレンチ２との間の設計マージンも小さ
くできる。
密度化を図った半導体記憶装置を簡便且つ安定的に製造
する。 【構成】 トレンチ２を形成したＳｉ基板１の全面に絶
縁膜を形成し、トレンチ２の途中深さまでレジストを埋
め込み、このレジストをマスクとして絶縁膜をエッチン
グ除去し、コンタクト部９を形成する。その後、多結晶
Ｓｉ膜を全面に形成し、この多結晶Ｓｉ膜のうちで素子
活性領域以外の部分を酸化して素子分離用の絶縁膜８を
形成し、且つ、この多結晶Ｓｉ膜のうちのトレンチ２内
の部分をキャパシタのストレージノード１１とする。 【効果】 コンタクト部９の形成に際して、ホトリソ工
程を用いないので、そのマスク合わせが不要になる。ま
た、絶縁膜８とトレンチ２との間の設計マージンも小さ
くできる。
Description
【０００１】
【産業上の利用分野】本発明は、例えばＤＲＡＭに用い
られる半導体記憶装置の製造方法に関する。
られる半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】stacked trench capacitor を有するＤ
ＲＡＭ（Dynamic Random Access Memory）の従来の製造
方法を、図１０、図１１及び図９に示す。
ＲＡＭ（Dynamic Random Access Memory）の従来の製造
方法を、図１０、図１１及び図９に示す。
【０００３】この方法では、まず、図１０に示すよう
に、シリコン基板１０１の表面にＬＯＣＯＳ法により素
子分離用の絶縁膜１０２を形成した後、例えばＲＩＥ
（Reactive Ion Etching）法によりシリコン基板１０１
にトレンチ１０３を形成する。そして、このトレンチ１
０３の内面を含むシリコン基板１０１の全面に、例えば
熱酸化法やＣＶＤ法により、絶縁膜１０４を形成する。
この絶縁膜１０４は、後にトレンチ１０３内に形成され
るキャパシタ電極をシリコン基板１０１から電気的に分
離し、且つ、隣接するトレンチ間の電流リーク、ソフト
エラー等を防止するためのものである。
に、シリコン基板１０１の表面にＬＯＣＯＳ法により素
子分離用の絶縁膜１０２を形成した後、例えばＲＩＥ
（Reactive Ion Etching）法によりシリコン基板１０１
にトレンチ１０３を形成する。そして、このトレンチ１
０３の内面を含むシリコン基板１０１の全面に、例えば
熱酸化法やＣＶＤ法により、絶縁膜１０４を形成する。
この絶縁膜１０４は、後にトレンチ１０３内に形成され
るキャパシタ電極をシリコン基板１０１から電気的に分
離し、且つ、隣接するトレンチ間の電流リーク、ソフト
エラー等を防止するためのものである。
【０００４】次に、図１１に示すように、トレンチ１０
３の途中までレジスト又はシリコン１０５を埋め込み、
更に、トレンチ１０３の開口部の一部のみを露出させる
ようにレジスト１０６をパターン形成する。そして、こ
れらのレジスト又はシリコン１０５及びレジスト１０６
をマスクとして絶縁膜１０４の一部をエッチング除去
し、トレンチ１０３の内側面の所定位置に、キャパシタ
のストレージノードとシリコン基板１０１とのコンタク
ト部１０７を開口する。
３の途中までレジスト又はシリコン１０５を埋め込み、
更に、トレンチ１０３の開口部の一部のみを露出させる
ようにレジスト１０６をパターン形成する。そして、こ
れらのレジスト又はシリコン１０５及びレジスト１０６
をマスクとして絶縁膜１０４の一部をエッチング除去
し、トレンチ１０３の内側面の所定位置に、キャパシタ
のストレージノードとシリコン基板１０１とのコンタク
ト部１０７を開口する。
【０００５】次に、図９に示すように、レジスト１０６
及びレジスト又はシリコン１０５（の少なくとも一部）
を除去した後、トレンチ１０３内に、キャパシタのスト
レージノード１０８、キャパシタ絶縁膜１０９及びセル
プレート１１０を順次形成して stacked trench capaci
tor を形成する。次いで、シリコン基板１０１上に、例
えば熱酸化法によりゲート酸化膜１１２を形成し、更
に、 stacked trench capacitor のストレージノード１
０８とのコンタクト用の拡散層１１１をシリコン基板１
０１内に形成する。
及びレジスト又はシリコン１０５（の少なくとも一部）
を除去した後、トレンチ１０３内に、キャパシタのスト
レージノード１０８、キャパシタ絶縁膜１０９及びセル
プレート１１０を順次形成して stacked trench capaci
tor を形成する。次いで、シリコン基板１０１上に、例
えば熱酸化法によりゲート酸化膜１１２を形成し、更
に、 stacked trench capacitor のストレージノード１
０８とのコンタクト用の拡散層１１１をシリコン基板１
０１内に形成する。
【０００６】その後、ゲート電極１１３、トランジスタ
のソース・ドレイン領域となる拡散層１１４、層間絶縁
膜１１５、ビット線とのコンタクト用の拡散層１１６を
夫々形成する。そして更に、ビット線１１７、層間絶縁
膜１１８、ゲート電極１１３用の裏打ち配線１１９を夫
々形成し、最後に、パッシベーション膜１２０を形成す
る。
のソース・ドレイン領域となる拡散層１１４、層間絶縁
膜１１５、ビット線とのコンタクト用の拡散層１１６を
夫々形成する。そして更に、ビット線１１７、層間絶縁
膜１１８、ゲート電極１１３用の裏打ち配線１１９を夫
々形成し、最後に、パッシベーション膜１２０を形成す
る。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た従来の製造方法では、コンタクト部１０７の形成に際
して、２層のエッチングマスク１０５及び１０６が必要
であり、しかもレジスト１０６に対してはパターニング
工程が必要であるので、工程が複雑であった。
た従来の製造方法では、コンタクト部１０７の形成に際
して、２層のエッチングマスク１０５及び１０６が必要
であり、しかもレジスト１０６に対してはパターニング
工程が必要であるので、工程が複雑であった。
【０００８】また、露光装置の合わせずれや下地段差に
よる露光不足等でレジスト１０６を所望の形状に精確に
パターニングすることが難しく、コンタクト部１０７ひ
いてはＤＲＡＭ全体を安定的に製造することが困難であ
った。そして、レジスト１０６のパターニングに際し、
そのマスク合わせ余裕が必要となるので、上述した従来
の製造方法は、高集積且つ高密度のＤＲＡＭの製造には
適当ではなかった。
よる露光不足等でレジスト１０６を所望の形状に精確に
パターニングすることが難しく、コンタクト部１０７ひ
いてはＤＲＡＭ全体を安定的に製造することが困難であ
った。そして、レジスト１０６のパターニングに際し、
そのマスク合わせ余裕が必要となるので、上述した従来
の製造方法は、高集積且つ高密度のＤＲＡＭの製造には
適当ではなかった。
【０００９】更に、上述した従来の製造方法では、素子
分離用の絶縁膜１０２をＬＯＣＯＳ法により形成した
後、トレンチ１０３を形成しているので、各工程に用い
るマスクの露光装置の合わせずれや絶縁膜１０２のバー
ズビークの長さのばらつきを考慮した設計余裕が必要と
なり、このことによっても、高集積且つ高密度のＤＲＡ
Ｍを製造することが困難であった。
分離用の絶縁膜１０２をＬＯＣＯＳ法により形成した
後、トレンチ１０３を形成しているので、各工程に用い
るマスクの露光装置の合わせずれや絶縁膜１０２のバー
ズビークの長さのばらつきを考慮した設計余裕が必要と
なり、このことによっても、高集積且つ高密度のＤＲＡ
Ｍを製造することが困難であった。
【００１０】そこで、本発明の目的は、簡便且つ安定的
な方法で、上述したコンタクト部を形成することが可能
であり、従って、高集積化且つ高密度化が容易な半導体
記憶装置の製造方法を提供することである。
な方法で、上述したコンタクト部を形成することが可能
であり、従って、高集積化且つ高密度化が容易な半導体
記憶装置の製造方法を提供することである。
【００１１】
【課題を解決するための手段】上述した課題を解決する
ために、本発明では、トレンチキャパシタを用いた半導
体記憶装置の製造方法において、半導体基板にトレンチ
を形成する工程と、少なくともこのトレンチの内面の全
面に第１の絶縁膜を形成する工程と、この第１の絶縁膜
を形成した前記トレンチの内部にエッチングのマスク材
を形成する工程と、このマスク材をマスクとして前記第
１の絶縁膜の一部をエッチング除去する工程と、前記半
導体基板上及び前記トレンチ内に所定膜厚の半導体膜を
形成する工程と、この半導体膜の所定部分を酸化するこ
とにより、前記第１の絶縁膜に連続した素子分離用の第
２の絶縁膜を形成するとともに、前記トレンチ内の前記
半導体膜をトレンチキャパシタの下部電極として残す工
程とを有している。
ために、本発明では、トレンチキャパシタを用いた半導
体記憶装置の製造方法において、半導体基板にトレンチ
を形成する工程と、少なくともこのトレンチの内面の全
面に第１の絶縁膜を形成する工程と、この第１の絶縁膜
を形成した前記トレンチの内部にエッチングのマスク材
を形成する工程と、このマスク材をマスクとして前記第
１の絶縁膜の一部をエッチング除去する工程と、前記半
導体基板上及び前記トレンチ内に所定膜厚の半導体膜を
形成する工程と、この半導体膜の所定部分を酸化するこ
とにより、前記第１の絶縁膜に連続した素子分離用の第
２の絶縁膜を形成するとともに、前記トレンチ内の前記
半導体膜をトレンチキャパシタの下部電極として残す工
程とを有している。
【００１２】本発明の好ましい態様においては、前記マ
スク材を、前記トレンチの所定深さ位置まで埋め込み形
成し、このマスク材よりも上の部分の前記第１の絶縁膜
をエッチング除去する。
スク材を、前記トレンチの所定深さ位置まで埋め込み形
成し、このマスク材よりも上の部分の前記第１の絶縁膜
をエッチング除去する。
【００１３】
【作用】本発明の半導体記憶装置の製造方法において
は、キャパシタから半導体基板へのリーク及びソフトエ
ラーを防ぐためにトレンチ内面に設けられた絶縁膜に、
トレンチ内に形成されるキャパシタの下部電極と半導体
基板に形成されるドレイン領域との間の電気的接続をと
るためのコンタクト部を、トレンチ内部に形成したエッ
チングマスクのみを用いて上記絶縁膜の所定部分をエッ
チング除去することにより形成している。従って、従来
のようなマスク合わせの必要なマスク層を用いる必要が
なく、そのためのマスク合わせ余裕が不要になる。
は、キャパシタから半導体基板へのリーク及びソフトエ
ラーを防ぐためにトレンチ内面に設けられた絶縁膜に、
トレンチ内に形成されるキャパシタの下部電極と半導体
基板に形成されるドレイン領域との間の電気的接続をと
るためのコンタクト部を、トレンチ内部に形成したエッ
チングマスクのみを用いて上記絶縁膜の所定部分をエッ
チング除去することにより形成している。従って、従来
のようなマスク合わせの必要なマスク層を用いる必要が
なく、そのためのマスク合わせ余裕が不要になる。
【００１４】また、本発明の半導体記憶装置の製造方法
では、素子分離用の絶縁膜とトレンチ内のキャパシタの
下部電極の両方を同一の半導体膜から形成しているの
で、素子分離用の絶縁膜とトレンチとの間のマスク合わ
せ余裕も不要になる。
では、素子分離用の絶縁膜とトレンチ内のキャパシタの
下部電極の両方を同一の半導体膜から形成しているの
で、素子分離用の絶縁膜とトレンチとの間のマスク合わ
せ余裕も不要になる。
【００１５】
【実施例】以下、本発明の一実施例を図１〜図８を参照
して説明する。
して説明する。
【００１６】本実施例の製造方法においては、まず、図
２に示すように、Ｓｉ基板１にキャパシタ用のトレンチ
２をＲＩＥ法等で形成し、更に、トレンチ２の内面を含
むＳｉ基板１の全面に、１０〜５０ｎｍ程度の膜厚の絶
縁膜３を熱酸化法若しくはＣＶＤ法で形成する。
２に示すように、Ｓｉ基板１にキャパシタ用のトレンチ
２をＲＩＥ法等で形成し、更に、トレンチ２の内面を含
むＳｉ基板１の全面に、１０〜５０ｎｍ程度の膜厚の絶
縁膜３を熱酸化法若しくはＣＶＤ法で形成する。
【００１７】次に、図３に示すように、トレンチ２の所
定深さ位置までレジスト４を埋め込み、このレジスト４
をマスクにして絶縁膜３をエッチングし、絶縁膜５を残
す。なお、レジスト４の代わりに多結晶Ｓｉ膜を用いて
もよい。
定深さ位置までレジスト４を埋め込み、このレジスト４
をマスクにして絶縁膜３をエッチングし、絶縁膜５を残
す。なお、レジスト４の代わりに多結晶Ｓｉ膜を用いて
もよい。
【００１８】次に、レジスト４を除去した後、図４に示
すように、１０〜１００ｎｍ程度の膜厚の多結晶Ｓｉ膜
６をＣＶＤ法等で全面に堆積させる。
すように、１０〜１００ｎｍ程度の膜厚の多結晶Ｓｉ膜
６をＣＶＤ法等で全面に堆積させる。
【００１９】次に、ＳｉＮ膜等の絶縁膜をＣＶＤ法等で
全面に堆積させ、この絶縁膜を、素子活性領域上の部分
のみを残すようにパターニングして、図５に示すような
絶縁膜７を形成する。そして、この絶縁膜７を耐酸化膜
として多結晶Ｓｉ膜６の一部を熱酸化し、素子分離用の
絶縁膜８を形成する。この際、絶縁膜８が絶縁膜５と一
体になるようにし、これらの絶縁膜５と絶縁膜８とが一
体になった部分以外の部分でＳｉ基板１と多結晶Ｓｉ膜
６との間のコンタクトをとるようにして、この部分をコ
ンタクト部９とする。
全面に堆積させ、この絶縁膜を、素子活性領域上の部分
のみを残すようにパターニングして、図５に示すような
絶縁膜７を形成する。そして、この絶縁膜７を耐酸化膜
として多結晶Ｓｉ膜６の一部を熱酸化し、素子分離用の
絶縁膜８を形成する。この際、絶縁膜８が絶縁膜５と一
体になるようにし、これらの絶縁膜５と絶縁膜８とが一
体になった部分以外の部分でＳｉ基板１と多結晶Ｓｉ膜
６との間のコンタクトをとるようにして、この部分をコ
ンタクト部９とする。
【００２０】なお、多結晶Ｓｉは単結晶Ｓｉに比べて一
般に酸素の拡散係数が低い。このため、本実施例のよう
に多結晶Ｓｉ膜６を熱酸化すると、通常のＬＯＣＯＳ法
のように単結晶のＳｉ基板を熱酸化する場合に比べて、
絶縁膜８に発生するバーズビークが小さくなり、素子の
高集積化且つ高密度化に有利である。
般に酸素の拡散係数が低い。このため、本実施例のよう
に多結晶Ｓｉ膜６を熱酸化すると、通常のＬＯＣＯＳ法
のように単結晶のＳｉ基板を熱酸化する場合に比べて、
絶縁膜８に発生するバーズビークが小さくなり、素子の
高集積化且つ高密度化に有利である。
【００２１】次に、図６に示すように、絶縁膜７をエッ
チング等で除去し、多結晶Ｓｉ膜６にイオン注入等で不
純物１０を１×１０14〜１×１０16／ｃｍ2 程度のドー
ズ量で導入する。この時、多結晶Ｓｉ膜６にはトレンチ
２に起因する凹部があるので、この凹部の側壁及び底部
にも不純物１０を導入するため、Ｓｉ基板１に対して例
えば最大４５°程度傾斜した方向からのいわゆる斜めイ
オン注入を行う。
チング等で除去し、多結晶Ｓｉ膜６にイオン注入等で不
純物１０を１×１０14〜１×１０16／ｃｍ2 程度のドー
ズ量で導入する。この時、多結晶Ｓｉ膜６にはトレンチ
２に起因する凹部があるので、この凹部の側壁及び底部
にも不純物１０を導入するため、Ｓｉ基板１に対して例
えば最大４５°程度傾斜した方向からのいわゆる斜めイ
オン注入を行う。
【００２２】次に、図７に示すように、多結晶Ｓｉ膜６
をトレンチ２内にのみ残すようにパターニングして、キ
ャパシタのストレージノード（下部電極）１１を形成
し、更に、ＣＶＤ法等で絶縁膜１２を全面に形成する。
この絶縁膜１２としては、ＳｉＯ2 膜や、ＳｉＯ2 膜と
ＳｉＮ膜とＳｉＯ2 膜との３層膜であるＯＮＯ膜や、酸
化タンタル膜等を用いることができる。
をトレンチ２内にのみ残すようにパターニングして、キ
ャパシタのストレージノード（下部電極）１１を形成
し、更に、ＣＶＤ法等で絶縁膜１２を全面に形成する。
この絶縁膜１２としては、ＳｉＯ2 膜や、ＳｉＯ2 膜と
ＳｉＮ膜とＳｉＯ2 膜との３層膜であるＯＮＯ膜や、酸
化タンタル膜等を用いることができる。
【００２３】その後、ＣＶＤ法等で多結晶Ｓｉ膜１３を
全面に形成し、この多結晶Ｓｉ膜１３にイオン注入等に
より不純物１４を１×１０14〜１×１０16／ｃｍ2 程度
のドーズ量で導入する。
全面に形成し、この多結晶Ｓｉ膜１３にイオン注入等に
より不純物１４を１×１０14〜１×１０16／ｃｍ2 程度
のドーズ量で導入する。
【００２４】次に、この多結晶Ｓｉ膜１３と絶縁膜１２
をパターニングして、図８に示すように、キャパシタの
セルプレート１５とキャパシタ絶縁膜１２を形成すると
ともに、Ｓｉ基板１のうちでトレンチ２以外の素子活性
領域の部分を露出させる。即ち、本実施例の stacked t
rench capacitor は、ストレージノード１１とキャパシ
タ絶縁膜１２とセルプレート１５とで構成される。
をパターニングして、図８に示すように、キャパシタの
セルプレート１５とキャパシタ絶縁膜１２を形成すると
ともに、Ｓｉ基板１のうちでトレンチ２以外の素子活性
領域の部分を露出させる。即ち、本実施例の stacked t
rench capacitor は、ストレージノード１１とキャパシ
タ絶縁膜１２とセルプレート１５とで構成される。
【００２５】その後、露出したＳｉ基板１の表面に、５
〜５０ｎｍ程度の膜厚のゲート絶縁膜１７をＣＶＤ法又
は熱酸化法で形成する。このゲート絶縁膜１７として
は、ＳｉＯ2 膜やＳｉＮ膜等を用いることができる。
〜５０ｎｍ程度の膜厚のゲート絶縁膜１７をＣＶＤ法又
は熱酸化法で形成する。このゲート絶縁膜１７として
は、ＳｉＯ2 膜やＳｉＮ膜等を用いることができる。
【００２６】なお、Ｓｉ基板１のうちでコンタクト部９
を介してストレージノード１１にコンタクトしている部
分には、ストレージノード１１からＳｉ基板１へ不純物
が固層拡散して、Ｓｉ基板１と逆導電型の拡散層１６が
形成される。
を介してストレージノード１１にコンタクトしている部
分には、ストレージノード１１からＳｉ基板１へ不純物
が固層拡散して、Ｓｉ基板１と逆導電型の拡散層１６が
形成される。
【００２７】次に、図１に示すように、ゲート電極１８
及びトランジスタのソース・ドレイン領域となる拡散層
１９を順次形成し、トランジスタを形成する。その後、
層間絶縁膜２０及びビット線とのコンタクト用の拡散層
２１を形成する。
及びトランジスタのソース・ドレイン領域となる拡散層
１９を順次形成し、トランジスタを形成する。その後、
層間絶縁膜２０及びビット線とのコンタクト用の拡散層
２１を形成する。
【００２８】そして、更に、ビット線２２、層間絶縁膜
２３及びゲート電極１８用の裏打ち配線２４を夫々形成
し、最後に、パッシベーション膜２５を形成して、ＤＲ
ＡＭを完成させる。
２３及びゲート電極１８用の裏打ち配線２４を夫々形成
し、最後に、パッシベーション膜２５を形成して、ＤＲ
ＡＭを完成させる。
【００２９】以上に説明したように、本実施例の製造方
法によれば、 stacked trench capacitor のトレンチ側
壁のコンタクト部９を、ホトリソ工程を用いずに形成す
ることができ、従って、簡便且つ安定した方法でコンタ
クト部９を形成することができる。また、素子分離用の
絶縁膜８とキャパシタの下部電極１１とは同じ多結晶Ｓ
ｉ膜６から形成されるので、これらの間のマスク合わせ
ずれは問題なくなり、また、バーズビークも低減される
ため、素子分離用の絶縁膜８とキャパシタ用トレンチと
の間の設計マージンを小さくすることができ、素子の高
集積化且つ高密度化に有利である。
法によれば、 stacked trench capacitor のトレンチ側
壁のコンタクト部９を、ホトリソ工程を用いずに形成す
ることができ、従って、簡便且つ安定した方法でコンタ
クト部９を形成することができる。また、素子分離用の
絶縁膜８とキャパシタの下部電極１１とは同じ多結晶Ｓ
ｉ膜６から形成されるので、これらの間のマスク合わせ
ずれは問題なくなり、また、バーズビークも低減される
ため、素子分離用の絶縁膜８とキャパシタ用トレンチと
の間の設計マージンを小さくすることができ、素子の高
集積化且つ高密度化に有利である。
【００３０】
【発明の効果】本発明の半導体記憶装置の製造方法によ
れば、キャパシタを形成するトレンチの側壁に設けるキ
ャパシタ電極と半導体基板との間のコンタクト部を簡便
且つ安定な方法で形成することができ、また、素子分離
用の絶縁膜とキャパシタの下部電極とを同一の半導体膜
から形成するために、素子分離用の絶縁膜とトレンチと
の間の設計マージンを小さくすることができ、素子の高
集積化且つ高密度化を図ることができる。
れば、キャパシタを形成するトレンチの側壁に設けるキ
ャパシタ電極と半導体基板との間のコンタクト部を簡便
且つ安定な方法で形成することができ、また、素子分離
用の絶縁膜とキャパシタの下部電極とを同一の半導体膜
から形成するために、素子分離用の絶縁膜とトレンチと
の間の設計マージンを小さくすることができ、素子の高
集積化且つ高密度化を図ることができる。
【図１】本発明の一実施例によるＤＲＡＭの製造方法を
説明するための断面図である。
説明するための断面図である。
【図２】本発明の一実施例によるＤＲＡＭの製造方法を
説明するための断面図である。
説明するための断面図である。
【図３】本発明の一実施例によるＤＲＡＭの製造方法を
説明するための断面図である。
説明するための断面図である。
【図４】本発明の一実施例によるＤＲＡＭの製造方法を
説明するための断面図である。
説明するための断面図である。
【図５】本発明の一実施例によるＤＲＡＭの製造方法を
説明するための断面図である。
説明するための断面図である。
【図６】本発明の一実施例によるＤＲＡＭの製造方法を
説明するための断面図である。
説明するための断面図である。
【図７】本発明の一実施例によるＤＲＡＭの製造方法を
説明するための断面図である。
説明するための断面図である。
【図８】本発明の一実施例によるＤＲＡＭの製造方法を
説明するための断面図である。
説明するための断面図である。
【図９】従来例によるＤＲＡＭの製造方法を説明するた
めの断面図である。
めの断面図である。
【図１０】従来例によるＤＲＡＭの製造方法を説明する
ための断面図である。
ための断面図である。
【図１１】従来例によるＤＲＡＭの製造方法を説明する
ための断面図である。
ための断面図である。
１ Ｓｉ基板 ２ トレンチ ３ 絶縁膜 ４ レジスト ５ 絶縁膜 ６ 多結晶Ｓｉ膜 ８ 絶縁膜 ９ コンタクト部 １１ ストレージノード
Claims (2)
- 【請求項１】 トレンチキャパシタを用いた半導体記憶
装置の製造方法において、 半導体基板にトレンチを形成する工程と、 少なくともこのトレンチの内面の全面に第１の絶縁膜を
形成する工程と、 この第１の絶縁膜を形成した前記トレンチの内部にエッ
チングのマスク材を形成する工程と、 このマスク材をマスクとして前記第１の絶縁膜の一部を
エッチング除去する工程と、 前記半導体基板上及び前記トレンチ内に所定膜厚の半導
体膜を形成する工程と、 この半導体膜の所定部分を酸化することにより、前記第
１の絶縁膜に連続した素子分離用の第２の絶縁膜を形成
するとともに、前記トレンチ内の前記半導体膜をトレン
チキャパシタの下部電極として残す工程とを有すること
を特徴とする方法。 - 【請求項２】 前記マスク材を、前記トレンチの所定深
さ位置まで埋め込み形成し、このマスク材よりも上の部
分の前記第１の絶縁膜をエッチング除去することを特徴
とする請求項１に記載の方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3283902A JPH05102420A (ja) | 1991-10-04 | 1991-10-04 | 半導体記憶装置の製造方法 |
| US07/953,980 US5273928A (en) | 1991-10-04 | 1992-09-30 | Method of manufacturing semiconductor memory device having trench capacitors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3283902A JPH05102420A (ja) | 1991-10-04 | 1991-10-04 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102420A true JPH05102420A (ja) | 1993-04-23 |
Family
ID=17671668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3283902A Withdrawn JPH05102420A (ja) | 1991-10-04 | 1991-10-04 | 半導体記憶装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5273928A (ja) |
| JP (1) | JPH05102420A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05110017A (ja) * | 1991-10-18 | 1993-04-30 | Hitachi Ltd | 半導体装置とその製造方法 |
| JP3037509B2 (ja) * | 1992-08-04 | 2000-04-24 | 新日本製鐵株式会社 | 半導体記憶装置の製造方法 |
| US5395784A (en) * | 1993-04-14 | 1995-03-07 | Industrial Technology Research Institute | Method of manufacturing low leakage and long retention time DRAM |
| JPH07254640A (ja) * | 1993-12-30 | 1995-10-03 | Texas Instr Inc <Ti> | スタック・トレンチ・コンデンサ形成工程におけるトレンチ分離構造形成方法 |
| US5849625A (en) * | 1994-12-07 | 1998-12-15 | United Microelectronics Coporation | Planar field oxide isolation process for semiconductor integrated circuit devices using liquid phase deposition |
| US5792686A (en) * | 1995-08-04 | 1998-08-11 | Mosel Vitelic, Inc. | Method of forming a bit-line and a capacitor structure in an integrated circuit |
| US5717628A (en) * | 1996-03-04 | 1998-02-10 | Siemens Aktiengesellschaft | Nitride cap formation in a DRAM trench capacitor |
| US6177699B1 (en) | 1998-03-19 | 2001-01-23 | Lsi Logic Corporation | DRAM cell having a verticle transistor and a capacitor formed on the sidewalls of a trench isolation |
| US6090661A (en) | 1998-03-19 | 2000-07-18 | Lsi Logic Corporation | Formation of novel DRAM cell capacitors by integration of capacitors with isolation trench sidewalls |
| US6369418B1 (en) | 1998-03-19 | 2002-04-09 | Lsi Logic Corporation | Formation of a novel DRAM cell |
| US6555487B1 (en) | 2000-08-31 | 2003-04-29 | Micron Technology, Inc. | Method of selective oxidation conditions for dielectric conditioning |
| DE102005039666B3 (de) * | 2005-08-22 | 2007-05-31 | Infineon Technologies Austria Ag | Verfahren zum Herstellen einer Halbleiterstruktur mit selektiven Dotierstoffbereichen |
| CN116867265A (zh) * | 2022-03-25 | 2023-10-10 | 长鑫存储技术有限公司 | 半导体结构和半导体结构的制备方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793368B2 (ja) * | 1985-06-14 | 1995-10-09 | 株式会社日立製作所 | 半導体記憶装置の製造方法 |
| GB2193034B (en) * | 1986-07-25 | 1990-01-04 | Plessey Co Plc | Process for the production of bipolar devices |
-
1991
- 1991-10-04 JP JP3283902A patent/JPH05102420A/ja not_active Withdrawn
-
1992
- 1992-09-30 US US07/953,980 patent/US5273928A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5273928A (en) | 1993-12-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |