JPH11214499A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH11214499A
JPH11214499A JP10014119A JP1411998A JPH11214499A JP H11214499 A JPH11214499 A JP H11214499A JP 10014119 A JP10014119 A JP 10014119A JP 1411998 A JP1411998 A JP 1411998A JP H11214499 A JPH11214499 A JP H11214499A
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insulating film
mask
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trench isolation
mask pattern
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Katsuyuki Hotta
勝之 堀田
Takashi Kuroi
隆 黒井
Maiko Sakai
舞子 酒井
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 素子分離のためにトレンチ分離を形成する際
に、トレンチ分離の表面平坦性を向上させる。 【解決手段】 微細なトレンチ開口部に対する絶縁膜の
埋め込みにはＨＤＰ−ＣＶＤ法を用い、活性領域となる
基板表面に余剰に積層される絶縁膜に対して選択的にド
ライエッチングしてプリ平坦化を行い、その後ＣＭＰ法
による研磨を行うことで絶縁膜の表面の平坦性を向上さ
せる。トレンチ開口部の開口の際に用いるエッチングマ
スクをシリコン窒化膜と多結晶シリコン膜との積層構造
の膜とし、プリ平坦化の際には多結晶シリコン膜をエッ
チングストッパとして用い、その後のＣＭＰ法による研
磨の際にはシリコン窒化膜をエッチングストッパとして
余剰な絶縁膜と多結晶シリコン膜を同時に除去する。そ
の後、活性領域となる基板表面を露出させることで、良
好な形状のトレンチ分離が得られる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、特にトレンチ分離形成に関するものであ
る。
【０００２】
【従来の技術】図１７は、従来の技術である特公平３−
３０３００号公報に示されたトレンチ分離の形成方法を
示す図であり、トレンチ開口部形成の際に多結晶シリコ
ン膜とシリコン窒化膜との積層構造からなるエッチング
マスクを用い、トレンチ開口部内を絶縁膜で埋め込んで
トレンチ分離を形成した後は多結晶シリコン膜をエッチ
ングストッパとしてスパッタエッチングを行い、さらに
ウェットまたはドライエッチングを行うことによってエ
ッチングマスクを除去し、半導体基板表面を露出させる
とともにトレンチ分離のみ残す方法が示されている。
【０００３】まず、図１７（ａ）に示すように半導体基
板１０１の表面上に熱酸化法によってシリコン酸化膜１
０２を形成後、さらにＣＶＤ（ｃｈｅｍｉｃａｌ ｖａ
ｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法によってシリコン窒
化膜１０３、多結晶シリコン膜１０４を順次積層する。
シリコン窒化膜１０３及び多結晶シリコン膜１０４はト
レンチ開口マスクとして用いるものであり、さらにシリ
コン窒化膜１０３は後工程の熱処理工程での保護膜とな
る。この多結晶シリコン膜１０４及びシリコン窒化膜１
０３をパターニングしてトレンチ分離に相当する抜きパ
ターンを有するマスクパターンを形成後、このマスクパ
ターンを用いて半導体基板１０１に開口幅１μｍのトレ
ンチ開口部１０５を開口する。
【０００４】その後、図１７（ｂ）に示すように、トレ
ンチ開口部１０５の内壁及び底面に熱処理によってシリ
コン酸化膜１０６を形成後、ＣＶＤ法若しくは熱酸化法
によってシリコン酸化膜１０７を形成し、トレンチ開口
部１０５を埋設する。さらに、シリコン酸化膜１０７の
表面にフォトレジスト１０８を積層する。
【０００５】次に、図１７（ｃ）に示すように、スパッ
タエッチングを行って多結晶シリコン膜１０４の表面上
に位置するフォトレジスト１０８、シリコン酸化膜１０
７を除去する。
【０００６】その後、図１７（ｄ）に示すように、ウェ
ット若しくはドライエッチングによって多結晶シリコン
膜１０４を除去し、同時に多結晶シリコン膜１０４と同
じ高さに位置するシリコン酸化膜１０７についても除去
する。ここで、熱処理によってシリコン酸化膜１０７の
膜質を緻密なものとする。
【０００７】次に、図１７（ｅ）に示すように、ウェッ
ト若しくはドライエッチングによってシリコン窒化膜１
０３を除去し、さらにシリコン酸化膜１０２を除去し、
同時に半導体基板１０１の表面よりも高い位置のシリコ
ン酸化膜１０７も選択的に除去してトレンチ開口部１０
５内にシリコン酸化膜１０６、１０７からなるトレンチ
分離を得る。
【０００８】ここでは、多結晶シリコン膜１０４を埋め
込み用の絶縁膜であるシリコン酸化膜１０７のエッチバ
ックの際のストッパ膜とし、シリコン窒化膜１０３をト
レンチ分離酸化膜となるシリコン酸化膜１０７の膜質を
緻密にする熱処理の際にマスクとして用いることによっ
て活性領域となる半導体基板１０１へのダメージ与える
ことがなく、また汚染するということもないというもの
である。
【０００９】しかし、半導体装置の素子の微細化によっ
て、トレンチ分離の寸法が小さくなると、次にような問
題が生じる。図１８は、マスクパターン１０９をエッチ
ングマスクとして、例えば最小デザイン寸法の開口幅
（ｓ）のトレンチ開口部１０５ａ、最小デザイン寸法よ
りも大きな開口幅のトレンチ開口部１０５ｂを開口した
場合の断面図を示している。この場合、減圧ＣＶＤ法に
よってシリコン酸化膜１０８ａを形成すると、開口幅が
最小デザイン寸法であるトレンチ開口部１０５ａは完全
に絶縁膜で埋め込むことができず、シーム（空隙）１１
０が生じてしまう。この影響は最終的にトレンチ分離１
０７ａを得た段階でも凹部となって残り、次工程の能動
素子形成段階で導電物質が凹部に埋め込まれて残る等し
て、ショートの原因になりかねなかった。（トレンチ開
口部１０５ｂ内に絶縁膜を埋め込むことで得られるトレ
ンチ分離は符号１０７ｂで示す。）
【００１０】そこで、減圧ＣＶＤ法によって微細な寸法
のトレンチ埋め込みを行うのではなく、ＨＤＰ−ＣＶＤ
（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ−ｃｈｅｍ
ｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法によ
る埋め込みを行う例を示す。図１９は、最小デザイン寸
法のトレンチ開口部１０５ａ内をＨＤＰ−ＣＶＤ法によ
って形成したシリコン酸化膜１０８ｂによって埋め込ん
だ場合の断面図を示している。なお、図１９において、
符号１０９ａ、１０９ｂ、１０９ｃはこの断面の水平方
向の寸法がそれぞれＸａ、Ｘｂ、Ｘｃ（Ｘａ＜Ｘｂ＜Ｘ
ｃ）であるマスクパターンを示すものであり、そのうち
Ｘａは最小デザイン寸法に相当する大きさとする。その
他、既に説明のために用いた符号と同一符号は同一、若
しくは相当部分を示すものである。
【００１１】ＨＤＰ−ＣＶＤ法による成膜では、トレン
チ開口部１０５ａの埋め込みに用いるシリコン酸化膜１
０８ｂを積層しながら、同時に積層された膜の角部を集
中的にエッチングしていくため、微細な開口寸法であっ
てもシームを生じることなく良好な埋め込みを行うこと
ができる。
【００１２】ＨＤＰ−ＣＶＤ法によって積層されたシリ
コン酸化膜１０８ｂは、マスクパターン１０９ａ、１０
９ｂ、１０９ｃ上に４５°の角度をもって形成される場
合、マスクパターン１０９ａ、１０９ｂ上にはＸａ、Ｘ
ｂの２分の１に相当する高さｈａ、ｈｂの、断面が二等
辺三角形の膜となる。マスクパターン１０９ｃのように
大きなマスク上には最大でトレンチ開口部１０５ａの埋
め込みのために積層した膜厚に相当する厚さｈｃのシリ
コン酸化膜１０８ｂが積層される。
【００１３】マスクパターン１０９ａ、１０９ｂ、１０
９ｃ上に積層された余分なシリコン酸化膜１０８ｂを除
去する方法としては、ＣＭＰ（chemical mechanical po
lishing）法による研磨か、またはエッチングマスクを
用いて選択的なドライエッチングを行うという方法が考
えられる。
【００１４】しかし、ＣＭＰ法による研磨は、マスクパ
ターン１０９ｃ上に積層されるような厚いシリコン酸化
膜１０８ｂが多数形成された領域の処理には不向きであ
る。これは処理後に得られる加工面の平坦性の問題であ
り、マスクパターン１０９ａ上に積層される膜厚の小さ
なシリコン酸化膜１０８ｂが多数形成された領域と、膜
厚の大きなシリコン酸化膜１０８ｂが多数形成された領
域とはＣＭＰ法による平坦化後に均一な高さの表面が得
られず、シリコン酸化膜１０８ｂの膜厚が大きな領域で
はこの影響が平坦化後にも残り、他の領域よりも高い位
置に表面が形成されてしまうという理由による。また、
ＣＭＰ法による研磨はコスト的に割高になるため、厚い
膜のエッチングには適しているとは言えない。
【００１５】次に、選択的なドライエッチングによっ
て、マスクパターン１０９ａ、１０９ｂ、１０９ｃ上の
シリコン酸化膜１０８ｂを除去する場合を図２０に示
す。まず、図２０（ａ）に示すように、レジストパター
ン１１１をトレンチ分離１０７ａとなる領域上すなわち
トレンチ開口部１０５ａ上に形成する。しかし、トレン
チ開口部１０５ａ上に完全に合致するようにレジストパ
ターン１１１を形成出来ず、アライメントのズレｘが生
じたとする。
【００１６】その後、図２０（ｂ）に示すように、レジ
ストパターン１１１をエッチングマスクとしてドライエ
ッチングを行うことで余分なシリコン酸化膜１０８ｂを
除去する。しかし、マスクパターン１０９ａ、１０９
ｂ、１０９ｃがシリコン窒化膜で構成されている場合に
は、シリコン酸化膜１０８ｂとシリコン窒化膜１０９ｃ
との選択比が十分に確保できないため、マスクパターン
１０９ａ、１０９ｂ、１０９ｃ上のシリコン酸化膜１０
８ｂの膜厚が小さな領域においては過剰なエッチングが
なされ、削れＡ、Ｂ、Ｃが生じてしまう。このようにト
レンチ分離１０７ａの一部がアライメントのズレｘのた
めに削られ、活性領域に位置するマスクパターン１０９
ａ、１０９ｂ、１０９ｃの一部、さらには活性領域の一
部もマスクパターン１０９ａ、１０９ｂ、１０９ｃが最
上層にストッパを持たないために削られてしまうという
問題があった。
【００１７】
【発明が解決しようとする課題】この発明は上記のよう
な問題を解決するためになされたものであり、素子の高
集積化にも対応できるトレンチ分離を有する半導体装置
の製造方法であって、微細なトレンチ開口部に対して絶
縁膜の埋設が可能であり、その後の製造過程においても
活性領域となる半導体基板に対してダメージを与えるこ
とのない、良好な形状のトレンチ分離を有する半導体装
置の製造方法を提供するものである。
【００１８】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置の製造方法は、半導体基板上にトレンチ分
離領域に相当する抜きパターンを有する第一のマスクパ
ターンを形成する工程、上記半導体基板の上記トレンチ
分離領域に対してエッチングを行いトレンチ開口部を形
成する工程、上記半導体基板上に絶縁膜を積層し、上記
トレンチ開口部内を上記絶縁膜によって埋設する工程、
上記トレンチ分離領域に相当する領域上に第二のマスク
パターンを形成する工程、上記第二のマスクパターンを
エッチングマスクとして上記絶縁膜に対してドライエッ
チングを行いプリ平坦化する工程、上記第二のマスクパ
ターンを除去し、上記第一のマスクパターンをストッパ
としてＣＭＰ法によって上記絶縁膜を研磨する工程、上
記第一のマスクパターンを除去し、上記半導体基板の表
面を露出させ、上記トレンチ分離領域にトレンチ分離を
得る工程を含むものである。
【００１９】さらに、この発明の請求項２に係る半導体
装置の製造方法は、請求項１に相当する半導体装置の製
造方法において、第一のマスクパターンは、第一のマス
ク層と第二のマスク層とが順次積層された多層構造であ
り、上記第二のマスク層はプリ平坦化の際のドライエッ
チング時のエッチングストッパとなり、上記第一のマス
ク層をストッパとするＣＭＰ法による平坦化の際には上
記第二のマスク層は上記絶縁膜と同等の研磨レートで研
磨されるものである。
【００２０】さらに、この発明の請求項３に係る半導体
装置の製造方法は、請求項２に相当する半導体装置の製
造方法において、第一のマスク層はシリコン窒化膜であ
り、第二のマスク層は非単結晶シリコン膜で構成するも
のである。
【００２１】また、この発明の請求項４に係る半導体装
置の製造方法は、請求項１に相当する半導体装置の製造
方法において、絶縁膜に対してプリ平坦化処理を行う際
に用いる第二のマスクパターンの端面は、トレンチ分離
領域に相当する第一の領域の端部上若しくは上記第一の
領域を取り囲む第二の領域上に配置され、上記第一の領
域の端部から上記第二の領域の外周までの距離は、上記
第二のマスクパターン形成の際のアライメントマージン
に相当する大きさであるものである。
【００２２】さらに、この発明の請求項５に係る半導体
装置の製造方法は、請求項４に相当する半導体装置の製
造方法において、ＨＤＰ−ＣＶＤ法によって絶縁膜を積
層する場合、第一の領域の端部から第二の領域の外周ま
での距離は、最小デザイン寸法の２分の１に相当するも
のである。
【００２３】また、この発明の請求項６に係る半導体装
置の製造方法は、請求項１に相当する半導体装置の製造
方法において、減圧ＣＶＤ法によって絶縁膜を成膜する
場合、上記絶縁膜に対してプリ平坦化処理を行う際に用
いる第二のマスクパターンの端面は、トレンチ分離領域
内に積層される上記絶縁膜の垂直方向の膜厚が、トレン
チ開口部の底面から第一のマスクパターンの底面までの
高さと上記第一のマスクパターン上に積層される上記絶
縁膜の膜厚との合計以上の大きさとなる領域上に配置さ
れるものである。
【００２４】さらに、この発明の請求項１、４、５、６
のいずれか一項記載の半導体装置の製造方法において、
第二のマスクパターンは最小デザイン寸法以上の大きさ
にパターニングするものである。
【００２５】
【発明の実施の形態】実施の形態１．この発明の実施の
形態１について説明する。図１は半導体基板１に形成さ
れたトレンチ分離３を示す断面図であり、トレンチ分離
３は開口幅の小さなトレンチ開口部２に埋設された絶縁
物質から構成されている。トレンチ開口部２の開口幅
は、例えば２００ｎｍの大きさであるとする。この図１
に示すトレンチ分離３の形成方法について、以下に示
す。
【００２６】まず、図２に示すように、半導体基板１の
表面を酸化することで膜厚５〜３０ｎｍ程度の下敷き酸
化膜４を形成し、さらにシリコン窒化膜、多結晶シリコ
ン膜を順次、１００〜３００ｎｍ、５０〜３００ｎｍ程
度の膜厚となるように積層する。さらに、トレンチ分離
３の形成領域に相当する抜きパターンを有するレジスト
パターンを形成後、このレジストパターンをエッチング
マスクとして多結晶シリコン膜及びシリコン窒化膜に対
して選択的にエッチングを行い、シリコン窒化膜５ａ、
５ｂ、５ｃ、多結晶シリコン膜６ａ、６ｂ、６ｃがそれ
ぞれ積層されたマスクパターン７ａ、７ｂ、７ｃを得、
さらに半導体基板１に対して異方性エッチングを行い、
深さ１００〜５００ｎｍ程度、例えば３００ｎｍ程度
で、開口幅２００ｎｍのトレンチ開口部２を形成する。
レジストパターンは除去する。なお、他の方法を用いて
トレンチ開口部２を形成しても問題ない。
【００２７】次に、図３に示すように、ＨＤＰ−ＣＶＤ
法によってＨＤＰ−ＣＶＤ酸化膜３ａを３５５〜１１３
０ｎｍ程度の膜厚となるように積層し、トレンチ開口部
２を完全に埋設する。ＨＤＰ−ＣＶＤ法による成膜であ
るため、トレンチ開口部２の内部は完全に埋設すること
ができ、シーム等の欠陥は生じない。ＨＤＰ−ＣＶＤ酸
化膜３ａは、例えば、マスクパターン７ａの水平方向の
断面の寸法が最小デザイン寸法であり、マスクパターン
７ａの端部から４５°の角度をもって積層されている場
合、マスクパターン７ａ上のＨＤＰ−ＣＶＤ酸化膜３ａ
の高さｈａは最小デザイン寸法の２分の１の大きさとな
る。
【００２８】また、マスクパターン７ｂの水平方向の断
面の寸法が最小デザイン寸法の２倍の大きさである場
合、ＨＤＰ−ＣＶＤ酸化膜３ａの高さｈｂは最小デザイ
ン寸法の大きさとなる。さらに大きなマスクパターン７
ｃ上には、ＨＤＰ−ＣＶＤ法によって積層された膜厚に
相当する高さｈｃのＨＤＰ−ＣＶＤ酸化膜３ａが積層さ
れる。さらに、トレンチ開口部２上のＨＤＰ−ＣＶＤ酸
化膜３ａの上面が、多結晶シリコン膜６ａ、６ｂ、６ｃ
の上面と等しい高さとなるように調整を行うことで、後
工程のＣＭＰ法による研磨時間を最小限にとどめること
が可能になる。
【００２９】次に、図４に示すように、トレンチ分離３
上にレジストパターン８を形成する。その後、図５に示
すようにレジストパターン８をエッチングマスクとして
ＨＤＰ−ＣＶＤ酸化膜３ａに対してドライエッチングを
行い、余剰に積層されたＨＤＰ−ＣＶＤ酸化膜３ａを除
去し、トレンチ分離３の形成に必要な部分のみ残す。こ
のとき、多結晶シリコン膜はシリコン酸化膜に対してエ
ッチング選択比が十分に大きいため、ドライエッチング
を行った領域では平坦な多結晶シリコン膜６ａ、６ｂ、
６ｃの表面の一部または全部が露出するが、その下層の
シリコン窒化膜５ａ、５ｂ、５ｃが露出したり、その一
部がエッチングされて除去されることはない。
【００３０】次に、図６に示すように、レジストパター
ン８を除去し、ＣＭＰ法によって、シリコン窒化膜５
ａ、５ｂ、５ｃをストッパとして研磨を行い、マスクパ
ターン７ａ、７ｂ、７ｃを構成する多結晶シリコン膜６
ａ、６ｂ、６ｃを除去し、ＨＤＰ−ＣＶＤ酸化膜３ａに
ついても同時に研磨を行い、被処理面の平坦化を行う。
このとき多結晶シリコン膜と、シリコン酸化膜と同等の
研磨レートを持つため、被処理面の平坦性は良好なもの
となる。その後、例えばシリコン窒化膜に対してシリコ
ン酸化膜の選択比を十分に保つことが可能なエッチング
条件下において熱リン酸によるウェットエッチングを行
いシリコン窒化膜５ａ、５ｂ、５ｃを除去し、さらに半
導体基板１の表面が露出するまでシリコン酸化膜からな
る下敷き酸化膜４をエッチバックすることで、図１に示
すようなトレンチ分離３を得る。
【００３１】このように形成されたトレンチ分離３は、
その表面にシーム等の影響による凹部がなく、平坦性に
優れた良好な形状となる。また、ＨＤＰ−ＣＶＤ法によ
ってトレンチ開口部２を埋め込んだ後、マスクパターン
７ａ、７ｂ、７ｃ上の余剰な絶縁膜を除去するプリ平坦
化を行うため、次工程のＣＭＰ法による研磨までに被処
理面を平坦な状態に近づけることができ、ＣＭＰ法によ
る研磨によって得られる被処理面の平坦性を高め、最終
的に得られるトレンチ分離３の表面平坦性を向上させる
ことが可能である。さらに、プリ平坦化を行うことで、
ＣＭＰ法によって研磨すべき酸化膜の絶対量を低減して
いるため、コストの高い処理であるＣＭＰ処理時間を低
減することが可能となる。なお、マスクパターン７ａ、
７ｂ、７ｃを構成する多結晶シリコン膜６ａ、６ｂ、６
ｃをアモルファスシリコンで形成することも可能であ
り、同様の効果が得られる。
【００３２】実施の形態２．次に、この発明の実施の形
態２について説明する。実施の形態１では、プリ平坦化
の際にエッチングマスクとして用いるレジストパターン
８を重ね合わせのズレなくトレンチ分離３上に形成する
例を示したが、この実施の形態２では、プリ平坦化の際
にエッチングマスクとして用いるレジストパターンをト
レンチ分離３の形成領域よりもアライメントマージンｘ
１分、例えば５０ｎｍだけ外側にはみ出して形成すると
いう点に特徴がある。
【００３３】図７はこの実施の形態２のプリ平坦化の際
のエッチングマスクとなるレジストパターン９の形成時
の断面図を示している。レジストパターン９の形成前ま
では実施の形態１と同様に行うものとする。図７に示す
ように、レジストパターン９の端面をトレンチ分離３の
端面から外側にアライメントマージンに相当する大きさ
ｘ１だけはみ出した位置に形成するため、この状態でア
ライメントのズレが生じたとしても、レジストパターン
９の端面がトレンチ分離３上に配置されるということが
ない。
【００３４】レジストパターン９を用いてＨＤＰ−ＣＶ
Ｄ酸化膜３ａに対して異方性エッチングを行うことによ
り、図８に示すように、ＨＤＰ−ＣＶＤ酸化膜３ａの膜
厚が大きな領域についてはこれを除去する。アライメン
トマージンｘ１を考慮してレジストパターン９の形状を
決めているため、プリ平坦化の際にトレンチ分離３とし
て必要な絶縁膜まで除去してしまうことがなく、確実に
トレンチ分離３を構成する絶縁膜を残すことが可能とな
る。
【００３５】なお、プリ平坦化の際にエッチングマスク
として用いるレジストパターン９は、最小デザイン寸法
に相当する大きさにパターニングされたマスクパターン
７ａ上には開口せず、マスクパターンの水平方向の寸法
が最小デザイン寸法とアライメントマージンｘ１の２倍
の寸法を足した大きさ以上であるマスクパターン上を選
択的に開口するものとする。このように開口部を決める
ことで、最小デザイン寸法以下のパターンが生じること
がなく、本方法を用いればデザインルールを縮小する必
要がない。
【００３６】上記のようにアライメントマージンを考慮
してエッチングマスクであるレジストパターン９を形成
し、これを用いてプリ平坦化を行うことで、被処理面の
形状を平坦に近づけることが可能である。またＣＭＰ法
によって研磨すべきＨＤＰ−ＣＶＤ酸化膜３ａからなる
突出部の大きさが揃っていることからＣＭＰ後の平坦性
が向上するという効果がある。さらに、ＣＭＰ法による
研磨量を低減することで、高価な処理であるＣＭＰ法に
よる処理時間を短縮することが可能であり、コストを低
減できるという効果もある。なお、実施の形態１の場合
と同様に、マスクパターン７ａ、７ｂ、７ｃの最上層
が、プリ平坦化時にエッチングストッパとなる多結晶シ
リコン膜６ａ、６ｂ、６ｃによって構成されているた
め、シリコン窒化膜５ａ、５ｂ、５ｃ以下の層に対して
過剰なエッチングがなされることがない。
【００３７】実施の形態３．次に、この発明の実施の形
態３について説明する。実施の形態２においては、プリ
平坦化の際にエッチングマスクとして用いるレジストパ
ターン９は、トレンチ分離３の形成領域から外側に重ね
合わせのズレｘ１分だけはみ出した形状とする例を示し
た。この実施の形態３では、プリ平坦化の際にエッチン
グマスクとして用いるレジストパターン１０をトレンチ
分離３の端面から最小デザイン寸法の２分の１の大きさ
（ｘ２）だけはみ出した形状とする例を示す。最小デザ
イン寸法が２００ｎｍである場合、ｘ２は１００ｎｍと
する。
【００３８】ＨＤＰ−ＣＶＤ酸化膜３ａの成膜までは実
施の形態１に示した方法で同様に形成し、次工程のプリ
平坦化の際にエッチングマスクとして用いるレジストパ
ターン１０は図９に示すように、トレンチ分離３上及び
マスクパターン７ａ、７ｂ、７ｃ上に積層されるＨＤＰ
−ＣＶＤ酸化膜３ａのうち、トレンチ分離３から最小寸
法の２分の１だけはみ出した領域上に形成される。
【００３９】上記のようなレジストパターン１０をエッ
チングマスクとしてＨＤＰ−ＣＶＤ酸化膜３ａに対して
ドライエッチングを行うと、図１０に示すように、マス
クパターン７ａ、７ｂ、７ｃ上に残されるＨＤＰ−ＣＶ
Ｄ酸化膜３ａの高さ方向の寸法は、マスクパターン上に
積層されたＨＤＰ−ＣＶＤ酸化膜３ａの端部からの傾斜
角度が４５°である場合は最小デザイン寸法の２分の１
に相当する大きさとなる。このとき、マスクパターン７
ａ、７ｂ、７ｃ上に残されるＨＤＰ−ＣＶＤ酸化膜３ａ
の形状は高さが最小デザイン寸法の２分の１に揃えられ
る。
【００４０】その後、レジストパターン１０を除去後、
シリコン窒化膜５ａ、５ｂ、５ｃをストッパとしてＣＭ
Ｐ法によって多結晶シリコン膜６ａ、６ｂ、６ｃを研磨
し、同時にトレンチ分離３の上の多結晶シリコン膜６
ａ、６ｂ、６ｃに相当する高さに位置するＨＤＰ−ＣＶ
Ｄ酸化膜３ａを除去する。
【００４１】このＣＭＰ法による研磨の段階において、
マスクパターン７ａ、７ｂ、７ｃ上に残されたＨＤＰ−
ＣＶＤ酸化膜３ａの高さはほぼ最小デザイン寸法の２分
の１の大きさに揃っていることから、ＣＭＰ法による研
磨後の被処理面の平坦性をより向上させることが可能と
なる。その後の処理については、実施の形態１の場合と
同様に行い、熱リン酸によってシリコン窒化膜５ａ、５
ｂ、５ｃの除去を行い、下敷き酸化膜４のエッチバック
を行うことで活性領域を露出させるとともに図１に示す
トレンチ分離３を得ることができる。
【００４２】なお、この実施の形態３において、実施の
形態２で述べた場合と同様にアライメントマージンｘ１
が生じた場合であっても、アライメントマージンｘ１が
重ね合わせのズレの２分の１よりも小さいために、トレ
ンチ分離３上にプリ平坦化のエッチングマスクであるレ
ジストパターン１０の端面が配置されることがない。従
って、プリ平坦化の際にトレンチ分離３を構成する絶縁
膜を過剰にエッチングしてしまうことがなく、最終的に
良好な形状のトレンチ分離３を得ることが可能である。
さらに、実施の形態１、２の場合と同様に、マスクパタ
ーン７ａ、７ｂ、７ｃの最上層が、プリ平坦化時にエッ
チングストッパとなる多結晶シリコン膜６ａ、６ｂ、６
ｃによって構成されているため、プリ平坦化後もシリコ
ン窒化膜５ａ、５ｂ、５ｃ以下の層に対して過剰なエッ
チングがなされることがなく、活性領域となる半導体基
板１及びマスクパターン７ａ、７ｂ、７ｃを構成するシ
リコン窒化膜５ａ、５ｂ、５ｃを保護することが可能で
ある。
【００４３】実施の形態４．次に、この発明の実施の形
態４について説明する。既に説明した実施の形態１〜３
では、トレンチ開口部２の埋め込みの際に、ＨＤＰ−Ｃ
ＶＤ法によって成膜する絶縁膜を用いる例を示した。こ
の実施の形態４では、減圧ＣＶＤ法によって成膜する絶
縁膜によってトレンチ開口部２の埋め込みを行う例を示
す。
【００４４】図１１は実施の形態４によるトレンチ分離
３の製造過程を示す工程図であり、半導体基板１に対し
て開口幅５００ｎｍ以上の大きさのトレンチ開口部２を
形成後、減圧ＣＶＤ酸化膜１３を成膜することでトレン
チ開口部２の内部を埋め込んだ段階の断面図を示してい
る。トレンチ開口部２以外の、活性領域となる半導体基
板１上に形成されるマスクパターン１２ａ、１２ｂ、１
２ｃは、実施の形態１〜３の場合に形成したマスクパタ
ーンと同様、シリコン窒化膜と多結晶シリコン膜が順次
積層されてなるものとする。その他、既に説明のために
用いた符号と同一符号は同一、若しくは相当部分を示す
ものである。
【００４５】図１１において、Ａ１は一つのトレンチ開
口部２の開口幅を示しており、その寸法は例えば５００
ｎｍであるとし、またこの半導体装置における最小デザ
イン寸法は５００ｎｍであるとする。また、Ａ２は他方
のトレンチ開口部２の開口幅を示すものであり、トレン
チ開口部２の埋め込み時に５００ｎｍの膜厚の絶縁膜を
積層する場合であれば、その２倍よりも大きな寸法の開
口幅を示すものであり、減圧ＣＶＤ酸化膜１３を積層し
た場合に、その表面に凹部（符号１１）が生じるトレン
チ開口部２の開口幅を示すものとする。
【００４６】上記のようにトレンチ開口部２を減圧ＣＶ
Ｄ酸化膜１３によって埋設後、図１２に示すように、開
口幅Ａ２のトレンチ開口部２上にレジストパターン１４
をパターニングし、これをエッチングマスクとして減圧
ＣＶＤ酸化膜１３に対してドライエッチングを行い、余
剰に積層された減圧ＣＶＤ酸化膜１３を除去することで
プリ平坦化を行う。なお、ドライエッチングによるプリ
平坦化は、一般的にはパターンの密度／寸法やウエハ内
の場所に依存してレートがばらつくため、マスクパター
ン１２ａ、１２ｂ、１２ｃの上層を多結晶シリコンによ
って構成することは有効であり、過剰にエッチングがな
される部分がある場合でも、多結晶シリコンの層がスト
ッパとなって活性領域となる半導体基板１の表面にまで
エッチングが及ぶことがなく、必要十分なプリ平坦化を
行うことが可能となる。
【００４７】その後は、既に説明したＨＤＰ−ＣＶＤ法
を用いて埋め込みを行う場合と同様に処理を行い、レジ
ストパターン１４を除去後、マスクパターン１２ａ、２
ｂ、１２ｃをストッパとしてＣＭＰ法によって減圧ＣＶ
Ｄ酸化膜１３の研磨を行い、被処理面を平坦化し、マス
クパターン１２ａ、１２ｂ、１２ｃを除去後、酸化膜の
全面エッチバックを行うことで活性領域上の減圧ＣＶＤ
酸化膜１３を完全に除去し、表面の平坦性に優れたトレ
ンチ分離３を得ることが可能となる。
【００４８】上述したように、減圧ＣＶＤ酸化膜１３に
よってトレンチ開口部２を埋設する場合においても、プ
リ平坦化によって余剰に積層された減圧ＣＶＤ酸化膜１
３の厚さを減じることで、ＣＭＰ法による研磨量を低減
することが可能であり、また、プリ平坦化後に残される
減圧ＣＶＤ酸化膜１３のエッチングすべき凸部の高さを
揃えることが可能であるために、平坦性をより向上させ
ることが可能となる。
【００４９】実施の形態５．次に、この発明の実施の形
態５について説明する。先述の実施の形態４において
は、トレンチ開口部２を減圧ＣＶＤ法によって成膜する
絶縁膜で埋め込む例を示し、プリ平坦化を行う際に、エ
ッチングマスクとして用いるレジストパターン１４は、
減圧ＣＶＤ酸化膜１３の表面が凹部１１を構成するトレ
ンチ開口部２上であり、レジストパターン１４の端面が
トレンチ開口部２の端面上に位置する例について説明し
た。
【００５０】この実施の形態５では、プリ平坦化の際に
用いるエッチングマスクが、減圧ＣＶＤ酸化膜１３の表
面が凹部１１を構成するトレンチ開口部２上及びトレン
チ開口部２の端面から活性領域（またはマスクパターン
１２ｂ、１２ｃ）側にアライメントマージンｘ１分だけ
はみ出した領域上に形成される場合について説明する。
【００５１】図１３はこの発明の実施の形態５による半
導体装置の製造方法の、プリ平坦化工程の断面図であ
る。図において符号１５は、減圧ＣＶＤ酸化膜１３上に
エッチングマスクとして形成されたレジストパターンで
あり、最小デザイン寸法よりも大きな開口幅を持つトレ
ンチ開口部２の形成領域と、そのトレンチ開口部２の形
成領域から外側にアライメントマージンｘ１分だけはみ
出した領域上を覆う形状にパターニングされている。な
お、トレンチ分離２の開口幅が最小デザイン寸法より大
きなトレンチ開口部であっても、近接する別のトレンチ
開口部２との間の距離からアライメントマージンｘ１の
２倍の値を差し引いた寸法が最小デザイン寸法以下とな
る領域についてはレジストパターンを形成しない。
【００５２】レジストパターン１５をエッチングマスク
として用い、減圧ＣＶＤ酸化膜１３に対してドライエッ
チングを行うと図１３に示すように、余剰な減圧ＣＶＤ
酸化膜１３の大部分を除去し、プリ平坦化を行うことが
できる。その後、実施の形態１の場合と同様に、レジス
トパターン１５を除去し、ＣＭＰ法による研磨を行うこ
とで、処理後の加工面の平坦性をより向上させることが
可能となる。
【００５３】アライメントマージンｘ１を考慮した形状
のレジストパターン１５とすることで、プリ平坦化の際
のドライエッチングが過剰に施された場合においてもト
レンチ分離３として必要となる絶縁膜を除去することが
なく、良好な形状のトレンチ分離３を得ることが可能と
なる。また、レジストパターン１５は最小寸法以下の大
きさには形成しないため、デザインルールの縮小は不要
である。
【００５４】実施の形態６．次に、この発明の実施の形
態６について説明する。実施の形態４、５においては、
トレンチ開口部２の埋め込みに減圧ＣＶＤ酸化膜１３を
用い、プリ平坦化のためのエッチングマスクとしてトレ
ンチ開口部２以上の形成面積のレジストパターン１４若
しくは１５を用いる例を示した。この実施の形態６で
は、エッチングマスクをトレンチ開口部２よりも小さな
形成面積となるように形成し、トレンチ開口部２の外周
から内側に向かう所定の領域上の減圧ＣＶＤ酸化膜をプ
リ平坦化の際にエッチングする場合ついて説明する。
【００５５】図１４はエッチングマスクとしてレジスト
パターン１６を用いて減圧ＣＶＤ酸化膜１３に対してプ
リ平坦化を行った場合を示している。この図に示すよう
に、プリ平坦化後の減圧ＣＶＤ酸化膜１３の表面が、下
敷き酸化膜４の上面以上の高さとなるように、レジスト
パターン１６の形成位置を決める。レジストパターン１
６の端面は、減圧ＣＶＤ酸化膜１３の膜厚が、トレンチ
開口部２の深さと下敷き酸化膜４の膜厚、プリ平坦化に
よって除去される減圧ＣＶＤ酸化膜１３の膜厚の合計に
相当する大きさ以上となる領域上に配置し、減圧ＣＶＤ
酸化膜１３の表面の凹部１１を覆う領域上にレジストパ
ターン１６を配置する。減圧ＣＶＤ酸化膜１３の表面が
凹部１１を構成しない比較的小さな開口幅のトレンチ開
口部２上にはレジストパターン１６は形成しない。
【００５６】上記のようなレジストパターン１６を用い
てプリ平坦化を行うと、最終的にトレンチ分離３として
必要になる減圧ＣＶＤ酸化膜１３を残し、他の部分を効
率的に除去することが可能であり、その後のＣＭＰ法に
よる研磨で、より平坦性に優れた加工面を得ることが可
能となり、良好な形状のトレンチ分離３を得ることがで
きる。
【００５７】特に、この実施の形態６は、比較的開口幅
の大きなトレンチ開口部２が多く形成される場合に用い
ることで、ＣＭＰ法による研磨量を低減でき、平坦性の
向上、処理時間の短縮が可能となる。
【００５８】実施の形態７．次に、この発明の実施の形
態７について説明する。実施の形態１〜６においては、
トレンチ分離３の形成までについて述べた。この実施の
形態７では、実施の形態１〜６のいずれかの製造方法に
従って形成したトレンチ分離３を用いて、ＤＲＡＭメモ
リセルを形成する場合について説明する。
【００５９】図１５は、ＤＲＡＭメモリセルの断面図で
あり、図において符号１７は半導体基板１の活性領域表
面に成膜されたゲート酸化膜、１８はゲート酸化膜１７
上にパターニングされたワード線であり（ゲート酸化膜
１７上の部分はゲート電極１８とする。）、１９はゲー
ト電極１８下のチャネル領域を介して半導体基板１の表
面領域に形成された二つのソース／ドレイン領域、２０
はゲート電極１８の側面に付着形成された絶縁膜からな
るサイドウォールである。
【００６０】また、符号２１は一方のソース／ドレイン
領域１９上に形成されたビット線、２２はビット線２１
及びゲート電極１８上を含む半導体基板１の表面領域に
積層された層間絶縁膜、２３は他方のソース／ドレイン
領域１９に接し、層間絶縁膜２２上に配置されたストレ
ージノード、２５はストレージノード２３の表面上に誘
電体膜２４を介して積層されたセルプレートであり、ス
トレージノード２３、誘電体膜２４、セルプレート２５
からキャパシタ２６が構成されている。
【００６１】この図１５に示すＤＲＡＭメモリセルの形
成方法は次に示す通りである。まず、実施の形態１〜６
のいずれかの方法によってトレンチ分離３を形成する。
トレンチ分離３を埋め込むトレンチ開口部２の開口幅
が、減圧ＣＶＤ法による埋め込みではシームが生じてし
まう程小さな場合は実施の形態１〜３のいずれかの方法
を用いる必要があるが、それ以外の場合は実施の形態１
〜６のいずれかの方法を用いても問題ない。
【００６２】その後、図１６（ａ）に示すように、半導
体基板１の表面にＰウェル領域を形成し、半導体基板１
表面を熱酸化し、ゲート酸化膜１７を１０ｎｍ程度の膜
厚となるように形成する。さらにＣＶＤ法によって例え
ば多結晶シリコン膜を１００ｎｍ程度の膜厚となるよう
に成膜し、これをパターニングすることでワード線（ゲ
ート電極）１８を得る。次に、トレンチ分離３及びゲー
ト電極１８をマスクとしてＡｓを５０ＫｅＶ、５×１０
13／ｃｍ2の条件で注入し、ｎ型のソース／ドレイン領
域１９を形成する。さらに、ＣＶＤ法によって全面に１
００ｎｍ程度の膜厚の酸化膜を積層後、エッチバックす
ることでサイドウォール２０を形成する。
【００６３】次に、図１６（ｂ）に示すように、ＣＶＤ
法によってシリコン酸化膜を７００ｎｍ程度の膜厚とな
るように積層して層間絶縁膜２２ａを得、次に、層間絶
縁膜２２ａを貫通し、一方のソース／ドレイン領域１９
の表面を一部露出するコンタクトホールを開口する。次
に、ＣＶＤ法によって不純物を含有する多結晶シリコン
を１００ｎｍ程度の膜厚に、さらにタングステンシリサ
イドを１００ｎｍ程度の膜厚となるように成膜し、コン
タクトホールを埋設するとともに層間絶縁膜２２ａ表面
上に多結晶シリコン及びタングステンシリサイドからな
る導電膜を積層する。次に、導電膜に対してパターニン
グを行い、ビット線２１を得る。
【００６４】その後、図１６（ｃ）に示すように、さら
にＣＶＤ法によってシリコン酸化膜を７００ｎｍ程度の
膜厚となるように積層し、層間絶縁膜２２を得、この層
間絶縁膜２２を貫通し、他方のソース／ドレイン領域１
９を一部露出させるコンタクトホールを開口する。次に
不純物を含む多結晶シリコンを８００ｎｍ程度の膜厚と
なるように成膜し、コンタクトホール内を埋設すると同
時に層間絶縁膜２２の表面にストレージノード２３とな
る導電膜を積層する。次に、この導電膜に対してパター
ニングを行い、ストレージノード２３を得る。
【００６５】その後、誘電体膜２４として、シリコンオ
キシナイトライド（ＳｉＯＮ）膜を７ｎｍ程度の膜厚と
なるようにＣＶＤ法によって積層し、さらにセルプレー
ト２５となる不純物を含む多結晶シリコンを５０ｎｍ程
度の膜厚となるようにＣＶＤ法によって成膜すること
で、キャパシタ２６を得ることが可能であり、図１５に
示すＤＲＡＭメモリセル構造を形成することができる。
さらに、ＤＲＡＭを完成させるために、周辺回路との接
続等の処理が必要となるが、ここでは説明を省略する。
【００６６】この実施の形態７に挙げたようなＤＲＡＭ
デバイスをはじめ、高度に高集積化されるデバイスにお
いては分離幅の狭い素子分離としてトレンチ分離が用い
られるが、本発明を用いてこれを製造することで良好な
形状のトレンチ分離を得ることができる。さらにメモリ
セルを多数配置するようなＤＲＡＭデバイスにおいて、
トレンチ分離を均一な形状とすることができるため、メ
モリセル毎の素子特性のばらつきを抑制することが可能
となり、結果としてデバイスの安定動作と高歩留まりを
達成することが可能となる。
【００６７】
【発明の効果】以下に、この発明の各請求項の効果につ
いて記載する。この発明の請求項１に係る半導体装置の
製造方法は、トレンチ開口部を絶縁膜によって埋め込ん
だ後、半導体基板上に余剰に積層された絶縁膜をドライ
エッチングによって除去することでプリ平坦化し、その
後ＣＭＰ法によって研磨するため、ＣＭＰ法による研磨
量を低減することができ、被処理面の平坦性を向上させ
ることで最終的に得られるトレンチ分離の形状を良好な
ものとすることが可能である。
【００６８】また、この発明の請求項２に係る半導体装
置の製造方法によれば、第一のマスクパターンを、第一
のマスク層と第二のマスク層とが順次積層された多層構
造とすることで、プリ平坦化時に第二のマスク層をエッ
チングストッパとして用いることでドライエッチングに
よるマスクパターンの突き抜けを抑制でき、ＣＭＰ法に
よる平坦化の際には第二のマスク層を絶縁膜と同等の研
磨レートで研磨し、第一のマスク層をストッパとする研
磨を行うことが可能である。プリ平坦化によってＣＭＰ
法による研磨量を低減しているためＣＭＰ後の被処理面
の平坦性を向上させることが可能であり、最終的に得ら
れるトレンチ分離の表面平坦性も向上させることが可能
である。
【００６９】さらに、この発明の請求項３に係る半導体
装置の製造方法によれば、第二のマスク層を非単結晶シ
リコン膜によって構成することで、トレンチ開口部の埋
め込みに用いる絶縁膜、例えばシリコン酸化膜に対して
プリ平坦化を行う際に、十分なエッチング選択比を確保
することが可能となり、第一のマスク層及び活性領域に
対する過剰なエッチングを抑制することが可能となる。
【００７０】また、この発明の請求項４に係る半導体装
置の製造方法によれば、アライメントマージンを考慮し
て第二のマスクパターンを形成するため、アライメント
のズレが生じた場合においても、トレンチ分離形成領域
に対する過剰なエッチングを抑制することが可能とな
る。
【００７１】さらに、この発明の請求項５に係る半導体
装置の製造方法によれば、ＨＤＰ−ＣＶＤ法によってト
レンチ開口部を埋設する絶縁膜を積層する場合、トレン
チ分離形成領域の外周から最小デザイン寸法の２分の１
だけはみ出した領域上に第二のマスクパターンを形成す
るため、プリ平坦化後に残される絶縁膜の凸部の高さを
揃えることができる。従って、その後のＣＭＰ法による
平坦化で得られる被処理面及びトレンチ分離の平坦性を
向上させることが可能となる。
【００７２】また、この発明の請求項６に係る半導体装
置の製造方法によれば、減圧ＣＶＤ法によって成膜する
絶縁膜によってトレンチ開口部を埋め込む場合、プリ平
坦化時に余剰に積層された絶縁膜を効率よくエッチング
除去することが可能となり、その後のＣＭＰ法による平
坦化の際の絶縁膜の研磨量を低減することが可能となる
上、被処理面の平坦性をより向上させることが可能とな
る。
【００７３】さらに、この発明の請求項７に係る半導体
装置の製造方法によれば、プリ平坦化時にエッチングマ
スクとして用いる第二のマスクパターンは最小デザイン
寸法以上の大きさとなるように形成することで、デザイ
ンルールの縮小が不要になるという効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１の半導体装置を示す
図である。
【図２】 この発明の実施の形態１の半導体装置の製造
フローを示す図である。
【図３】 この発明の実施の形態１の半導体装置の製造
フローを示す図である。
【図４】 この発明の実施の形態１の半導体装置の製造
フローを示す図である。
【図５】 この発明の実施の形態１の半導体装置の製造
フローを示す図である。
【図６】 この発明の実施の形態１の半導体装置の製造
フローを示す図である。
【図７】 この発明の実施の形態２の半導体装置の製造
フローを示す図である。
【図８】 この発明の実施の形態２の半導体装置の製造
フローを示す図である。
【図９】 この発明の実施の形態３の半導体装置の製造
フローを示す図である。
【図１０】 この発明の実施の形態３の半導体装置の製
造フローを示す図である。
【図１１】 この発明の実施の形態４の半導体装置の製
造フローを示す図である。
【図１２】 この発明の実施の形態４の半導体装置の製
造フローを示す図である。
【図１３】 この発明の実施の形態５の半導体装置の製
造フローを示す図である。
【図１４】 この発明の実施の形態６の半導体装置の製
造フローを示す図である。
【図１５】 この発明の実施の形態７の半導体装置を示
す図である。
【図１６】 この発明の実施の形態７の半導体装置の製
造フローを示す図である。
【図１７】 従来の技術を示す図である。
【図１８】 従来の技術を示す図である。
【図１９】 従来の技術を示す図である。
【図２０】 従来の技術を示す図である。
【符号の説明】
１．半導体基板 ２．トレンチ開口部 ３．トレンチ分離 ３ａ．ＨＤＰ−ＣＶＤ酸化膜 ４．下敷き酸化膜 ５ａ、５ｂ、５ｃ．シリコン窒化膜 ６ａ、６ｂ、６ｃ．多結晶シリコン膜 ７ａ、７ｂ、７ｃ、１２ａ、１２ｂ、１２ｃ．マスクパ
ターン ８、９、１０、１４、１５、１６．レジストパターン １１．凹部 １３．減圧ＣＶＤ酸化膜 １７．ゲート酸化膜 １８．ワード線 １９．ソース／ドレイン領域 ２０．サイドウォール ２１．ビット線 ２２、２２ａ．層間絶縁膜 ２３．ストレージノード ２４．誘電体膜 ２５．セルプレート ２６．キャパシタ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にトレンチ分離領域に相当
    する抜きパターンを有する第一のマスクパターンを形成
    する工程、上記半導体基板の上記トレンチ分離領域に対
    してエッチングを行いトレンチ開口部を形成する工程、
    上記半導体基板上に絶縁膜を積層し、上記トレンチ開口
    部内を上記絶縁膜によって埋設する工程、上記トレンチ
    分離領域に相当する領域上に第二のマスクパターンを形
    成する工程、上記第二のマスクパターンをエッチングマ
    スクとして上記絶縁膜に対してドライエッチングを行い
    プリ平坦化する工程、上記第二のマスクパターンを除去
    し、上記第一のマスクパターンをストッパとしてＣＭＰ
    法によって上記絶縁膜を研磨する工程、上記第一のマス
    クパターンを除去し、上記半導体基板の表面を露出さ
    せ、上記トレンチ分離領域にトレンチ分離を得る工程を
    含むことを特徴とする半導体装置の製造方法。
  2. 【請求項２】 第一のマスクパターンは、第一のマスク
    層と第二のマスク層とが順次積層された多層構造であ
    り、上記第二のマスク層はプリ平坦化の際のドライエッ
    チング時のエッチングストッパとなり、上記第一のマス
    ク層をストッパとするＣＭＰ法による平坦化の際には上
    記第二のマスク層は上記絶縁膜と同等の研磨レートで研
    磨されることを特徴とする請求項１記載の半導体装置の
    製造方法。
  3. 【請求項３】 第一のマスク層はシリコン窒化膜であ
    り、第二のマスク層は非単結晶シリコン膜であることを
    特徴とする請求項２記載の半導体装置の製造方法。
  4. 【請求項４】 絶縁膜に対してプリ平坦化処理を行う際
    に用いる第二のマスクパターンの端面は、トレンチ分離
    領域に相当する第一の領域の端部上若しくは上記第一の
    領域を取り囲む第二の領域上に配置され、上記第一の領
    域の端部から上記第二の領域の外周までの距離は、上記
    第二のマスクパターン形成の際のアライメントマージン
    に相当する大きさであることを特徴とする請求項１記載
    の半導体装置の製造方法。
  5. 【請求項５】 ＨＤＰ−ＣＶＤ法によって絶縁膜を積層
    する場合、第一の領域の端部から第二の領域の外周まで
    の距離は、最小デザイン寸法の２分の１に相当すること
    を特徴とする請求項４記載の半導体装置の製造方法。
  6. 【請求項６】 減圧ＣＶＤ法によって絶縁膜を成膜する
    場合、上記絶縁膜に対してプリ平坦化処理を行う際に用
    いる第二のマスクパターンの端面は、トレンチ分離領域
    内に積層される上記絶縁膜の垂直方向の膜厚が、トレン
    チ開口部の底面から第一のマスクパターンの底面までの
    高さと上記第一のマスクパターン上に積層される上記絶
    縁膜の膜厚との合計以上の大きさとなる領域上に配置さ
    れることを特徴とする請求項１記載の半導体装置の製造
    方法。
  7. 【請求項７】 第二のマスクパターンは最小デザイン寸
    法以上の大きさにパターニングすることを特徴とする請
    求項１、４、５、６のいずれか一項記載の半導体装置の
    製造方法。
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