JPH11284138A

JPH11284138A - 半導体記憶装置の製造方法

Info

Publication number: JPH11284138A
Application number: JP10084378A
Authority: JP
Inventors: Toru Ozaki; 徹尾崎; Hirosuke Koyama; 裕亮幸山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-03-30
Filing date: 1998-03-30
Publication date: 1999-10-15
Anticipated expiration: 2018-03-30
Also published as: US6104052A; JP4404972B2

Abstract

(57)【要約】【課題】本発明は、セルフアライン・コンタクト構造を
採用するＤＲＡＭにおいて、一層目の配線層から下のコ
ンタクトを単一のマスクにより同時に形成できるように
することを最も主要な特徴とする。【解決手段】たとえば、周辺回路部の、素子分離用絶縁
膜１２上に形成されるフィールド上ゲート電極１９´
の、その上面を覆う絶縁膜１８をあらかじめ除去してお
く。こうして、フィールド上ゲート電極１９´に達する
コンタクト孔２６を、ゲート電極１９´に対して自己整
合的に開孔できるようにする。こうすることにより、一
枚のレジストパターン２３で、フィールド上ゲート電極
１９´に達するコンタクト孔２６を、メモリセル部の拡
散層２０ａに達するコンタクト孔２４、および、周辺回
路部の拡散層２０ｂに達するコンタクト孔２５と同時に
開孔することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
の製造方法に関するもので、特に、セルフアライン・コ
ンタクト（Self Align Contact）構造を採用するＤＲＡ
Ｍ（Dynamic Random Access Memory）に関するものであ
る。

【０００２】

【従来の技術】近年、半導体メモリでは、デザインルー
ルの微細化にともない、セルフアライン・コンタクト構
造が用いられるようになってきている。

【０００３】図６７は、従来のＤＲＡＭの概略構成を示
すものである。

【０００４】たとえば、同一基板上にメモリセル部とコ
ア回路部を含む周辺回路部とが設けられてなるＤＲＡＭ
において、メモリセル部は、半導体基板１０１の表面部
に選択的に素子分離用絶縁膜１０２が形成されて、その
素子分離領域により分離された素子領域上に、ゲート絶
縁膜１０３をそれぞれ介して、絶縁膜１０４によって上
面を覆われ、かつ、側面を保護された、複数（ここでは
３個）のゲート電極１０５が設けられてなる構成とされ
ている。

【０００５】そして、ゲート電極１０５間を埋め込むよ
うにして層間絶縁膜１０６が設けられ、この層間絶縁膜
１０６に形成されたビット線コンタクト１０７を介し
て、ソース／ドレイン拡散層１０８ａの一方がビット線
１０９と接続されている。

【０００６】また、層間絶縁膜１１０上に、スタック型
キャパシタの蓄積電極１１１、キャパシタ絶縁膜１１
２、および、プレート電極１１３が形成されるととも
に、上記キャパシタの蓄積電極１１１が、プラグ部１１
４を介して、ソース／ドレイン拡散層１０８ａの一方と
接続されている。

【０００７】一方、周辺回路部は、半導体基板１０１の
表面部に選択的に素子分離用絶縁膜１０２が形成され
て、その素子分離領域により分離された素子領域上に、
ゲート絶縁膜１０３を介して、絶縁膜１０４によって上
面を覆われ、かつ、側面を保護された、ゲート電極１０
５が設けられてなる構成とされている。

【０００８】また、素子分離領域上には、ゲート絶縁膜
１０３を介して、絶縁膜１０４によって上面を覆われ、
かつ、側面を保護された、フィールド上ゲート電極１０
５´が設けられてなる構成とされている。

【０００９】そして、ゲート電極１０５，１０５´間を
埋め込むようにして上記層間絶縁膜１０６が設けられ、
この層間絶縁膜１０６に形成されたビット線コンタクト
１０７を介して、ソース／ドレイン拡散層１０８ｂの一
方がビット線１０９と接続されている。

【００１０】さらに、上記層間絶縁膜１０６および上記
絶縁膜１０４に形成されたビット線コンタクト１０７´
を介して、上記フィールド上ゲート電極１０５´とビッ
ト線１０９とが接続されている。

【００１１】さて、このような構成のＤＲＡＭの場合、
たとえば、メモリセル部のビット線コンタクト１０７
は、ゲート電極１０５に対して自己整合的に形成され
て、通常、微細ホールの埋め込みに優位な多結晶シリコ
ンが埋め込まれるようになっている（いわゆる、セルフ
アライン・コンタクト）。

【００１２】これに対し、周辺回路部は低抵抗コンタク
トが必要なため、周辺回路部のビット線コンタクト１０
７，１０７´の埋め込みには、一般に、タングステンな
どの金属が用いられている。

【００１３】セルフアライン・コンタクトは、ゲート電
極をＳｉＮなどの絶縁膜で覆い、この絶縁膜によってコ
ンタクト開孔時のエッチングをストップさせることによ
り、コンタクト・ゲート間の絶縁性を保ちつつ、微細コ
ンタクトの形成を可能にするものである。

【００１４】しかしながら、上記した従来のＤＲＡＭに
おいては、基板１０１（正確には拡散層１０８ａ，１０
８ｂ）につながるビット線コンタクト１０７とゲート電
極１０５´上のビット線コンタクト１０７´とを、単一
のマスクでは形成できないという問題があった。

【００１５】図６８〜図７３は、上記した構成のＤＲＡ
Ｍの製造プロセスを概略的に示すものである。

【００１６】まず、たとえば図６８に示すように、半導
体基板１０１の表面部に選択的に素子分離用絶縁膜１０
２を形成し、素子分離領域と素子領域とを形成した後、
メモリセル部の素子領域上および周辺回路部の素子領域
上に、それぞれ、ゲート絶縁膜１０３を介して、絶縁膜
１０４によって上面を覆われ、かつ、側面を保護され
た、ゲート電極１０５を形成する。

【００１７】また、同時に、周辺回路部の素子分離領域
上に、ゲート絶縁膜１０３を介して、絶縁膜１０４によ
って上面を覆われ、かつ、側面を保護された、フィール
ド上ゲート電極１０５´を形成する。

【００１８】この後、上記基板１０１の表面部に不純物
をイオン注入して、メモリセル部のソース／ドレイン拡
散層１０８ａ、および、周辺回路部のソース／ドレイン
拡散層１０８ｂを、それぞれ形成する。

【００１９】次いで、たとえば図６９に示すように、上
記基板１０１の全面に、上記ゲート電極１０５，１０５
´間をそれぞれ埋め込むようにして、層間絶縁膜１０６
を形成する。そして、上記層間絶縁膜１０６の上面をＣ
ＭＰ（化学的機械研磨）法などにより平坦化する。

【００２０】次いで、たとえば図７０に示すように、上
記層間絶縁膜１０６上に、メモリセル部のビット線コン
タクト１０７を形成するためのレジストパターン（第一
のマスク）１２１を形成する。そして、これをマスク
に、上記層間絶縁膜１０６をエッチングし、上記ソース
／ドレイン拡散層１０８ａの一方に達するコンタクト孔
１２２を、上記ゲート電極１０５に対して自己整合的に
開孔する。

【００２１】次いで、たとえば図７１に示すように、上
記レジストパターン１２１を除去した後、上記コンタク
ト孔１２２内にのみ、導電材料（たとえば、多結晶シリ
コン）を埋め込んで、メモリセル部のビット線コンタク
ト１０７を形成する。

【００２２】この後、上記層間絶縁膜１０６上に、周辺
回路部のビット線コンタクト１０７を形成するためのレ
ジストパターン（第二のマスク）１２３を形成する。そ
して、これをマスクに、上記層間絶縁膜１０６をエッチ
ングし、上記ソース／ドレイン拡散層１０８ｂの一方に
達するコンタクト孔１２４を、上記ゲート電極１０５に
対して自己整合的に開孔する。

【００２３】次いで、たとえば図７２に示すように、上
記レジストパターン１２３を除去した後、上記コンタク
ト孔１２４内にのみ、金属（たとえば、タングステン）
を埋め込んで、周辺回路部のビット線コンタクト１０７
を形成する。

【００２４】この後、上記層間絶縁膜１０６上に、周辺
回路部のビット線コンタクト１０７´を形成するための
レジストパターン（第三のマスク）１２５を形成する。
そして、これをマスクに、上記層間絶縁膜１０６および
上記絶縁膜１０４をエッチングし、上記フィールド上ゲ
ート電極１０５´に達するコンタクト孔１２６を開孔す
る。

【００２５】次いで、たとえば図７３に示すように、上
記レジストパターン１２５を除去した後、上記コンタク
ト孔１２６内にのみ、金属（たとえば、タングステン）
を埋め込んで、上記フィールド上ゲート電極１０５´上
のビット線コンタクト１０７´を形成する。

【００２６】そして、上記層間絶縁膜１０６上にタング
ステン配線などをパターニングして、メモリセル部のビ
ット線コンタクト１０７につながるビット線１０９、周
辺回路部のビット線コンタクト１０７につながるビット
線１０９、および、フィールド上ゲート電極１０５´上
のビット線コンタクト１０７´につながるビット線１０
９を、それぞれ形成する。

【００２７】しかる後、メモリセル部において、層間絶
縁膜１１０を形成し、この層間絶縁膜１１０および上記
層間絶縁膜１０６を貫通させて、上記ソース／ドレイン
拡散層１０８ａの一方と接続されるプラグ部１１４を形
成するとともに、上記層間絶縁膜１１０の表面部に、蓄
積電極１１１、キャパシタ絶縁膜１１２、および、プレ
ート電極１１３の形成を行って、上記プラグ部１１４に
つながるスタック型キャパシタを形成することにより、
上記図６７に示した構成のＤＲＡＭが得られる。

【００２８】このように、従来のＤＲＡＭでは、フィー
ルド上ゲート電極１０５´上のビット線コンタクト１０
７´の形成において、コンタクト孔１２６の開孔時に、
フィールド上ゲート電極１０５´上の絶縁膜１０４も同
時に除去する必要があるため、このコンタクト孔１２６
の開孔と、絶縁膜１０４によってコンタクト開孔時のエ
ッチングをストップさせる、セルフアライン・コンタク
トによるコンクタト孔１２２，１２４の開孔とを同時に
は行うことができない。

【００２９】すなわち、単一のマスクを用いて、たとえ
ば、コンタクト孔１２６とコンクタト孔１２４とを同時
に開孔するようにした場合に、マスクの合わせずれが生
じて、コンタクト孔１２４の開孔位置がゲート電極１０
５側にずれたとする。すると、マスクの合わせずれに応
じて、コンタクト開孔時に、そのゲート電極１０５を覆
う絶縁膜１０４までもがエッチングされることになる。

【００３０】このマスクの合わせずれが過多となって、
ゲート電極１０５が露出するほどに絶縁膜１０４がエッ
チングされるような場合には、コンタクト・ゲート間の
絶縁性を保てなくなって、ゲート電極１０５とビット線
コンタクト１０７とがショートする。

【００３１】特に、１Ｇ（ギガ）レベルのＤＲＡＭで
は、周辺回路部における、拡散層上のコンタクトとゲー
ト電極との距離が０．１μｍ程度となる。このため、ゲ
ート電極に近付く方向へのマスクの合わせずれは、この
距離をさらに小さくする結果となる。

【００３２】このように、従来のＤＲＡＭの製造に際し
ては、メモリセル部のビット線コンタクト１０７と、周
辺回路部のビット線コンタクト１０７，１０７´とを同
時には形成できず、一層目の配線層から下のコンタクト
の形成には３種類のマスクが必要となっていた。この結
果、工程数の増加もさることながら、配線層とコンタク
トとの短絡に対する歩留まり（配線間のショート・イー
ルド）を向上させることが困難であった。

【００３３】

【発明が解決しようとする課題】上記したように、従来
においては、基板コンタクトと電極上コンタクトとを同
時に開孔できず、工程数の増加を招いたり、配線層とコ
ンタクトとの短絡に対する歩留まりを向上できないとい
う問題があった。

【００３４】そこで、この発明は、一層目の配線層から
下のコンタクトを単一のマスクにより同時に形成でき、
工程数の簡素化とともに、配線層とコンタクトとの短絡
に対する歩留まりを向上させることが可能な半導体記憶
装置の製造方法を提供することを目的としている。

【００３５】

【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体記憶装置の製造方法にあって
は、半導体基板上にメモリセル部とコア回路部を含む周
辺回路部とが設けられてなる場合であって、前記半導体
基板上の素子領域上に、第一の絶縁膜を介して、素子分
離上を横切り、上面および側面が第二の絶縁膜によって
覆われた複数の電極層をそれぞれ形成する工程と、前記
第二の絶縁膜を選択的に除去し、前記電極層の上面の一
部を露出せしめ、前記電極層上の、前記第二の絶縁膜に
接続孔を形成する工程と、全面に層間絶縁膜を堆積する
工程と、前記層間絶縁膜を、前記第二の絶縁膜を残すよ
うに、単一マスクを用いて選択的に除去し、前記半導体
基板に達する基板コンタクト孔、および、前記第二の絶
縁膜に形成された前記接続孔を介して前記電極層に達す
る電極コンタクト孔を同時に開孔する工程と、前記基板
コンタクト孔および前記電極コンタクト孔によりそれぞ
れ前記半導体基板および前記電極層とつながる配線層を
形成する工程とからなっている。

【００３６】また、この発明の半導体記憶装置の製造方
法にあっては、半導体基板上にメモリセル部とコア回路
部を含む周辺回路部とが設けられてなる場合であって、
前記半導体基板上の素子領域上に、第一の絶縁膜を介し
て、素子分離上を横切り、上面および側面が第二の絶縁
膜によって覆われた複数の電極層をそれぞれ形成する工
程と、全面に第一の層間絶縁膜を堆積する工程と、前記
第一の層間絶縁膜をエッチバックし、前記第二の絶縁膜
の上面を露出せしめる工程と、前記第二の絶縁膜を選択
的に除去し、前記電極層の上面の一部を露出せしめ、前
記電極層上の、前記第二の絶縁膜に接続孔を形成する工
程と、前記接続孔内に電極材料を埋め込む工程と、全面
に第二の層間絶縁膜を堆積する工程と、前記第一，第二
の層間絶縁膜を単一マスクを用いて選択的に除去し、前
記半導体基板に達する基板コンタクト孔、および、前記
電極材料に達する電極コンタクト孔を同時に開孔する工
程と、前記基板コンタクト孔および前記電極コンタクト
孔によりそれぞれ前記半導体基板および前記電極層とつ
ながる配線層を形成する工程とからなっている。

【００３７】また、この発明の半導体記憶装置の製造方
法にあっては、半導体基板上にメモリセル部とコア回路
部を含む周辺回路部とが設けられてなる場合であって、
前記半導体基板上の素子領域上に、第一の絶縁膜を介し
て、素子分離上を横切り、上面および側面が第二の絶縁
膜によって覆われた複数の電極層をそれぞれ形成する工
程と、全面に第一の層間絶縁膜を堆積する工程と、前記
第一の層間絶縁膜をエッチバックし、前記第二の絶縁膜
の上面を露出せしめる工程と、前記第一の層間絶縁膜
を、前記第二の絶縁膜が残るように選択的に除去し、前
記半導体基板に達する基板コンタクト孔を開孔する工程
と、前記基板コンタクト孔内に導電材料を埋め込んで接
続電極を形成する工程と、前記第二の絶縁膜を選択的に
除去し、前記電極層の上面の一部を露出せしめ、前記電
極層上の、前記第二の絶縁膜に接続孔を形成する工程
と、全面に第二の層間絶縁膜を堆積する工程と、前記第
二の層間絶縁膜を単一マスクを用いて選択的に除去し、
前記接続電極に達する電極コンタクト孔、および、前記
第二の絶縁膜に形成された前記接続孔を介して、前記電
極層に達する電極コンタクト孔を同時に開孔する工程
と、前記電極コンタクト孔によりそれぞれ前記接続電極
および前記電極層とつながる配線層を形成する工程とか
らなっている。

【００３８】さらに、この発明の半導体記憶装置の製造
方法にあっては、半導体基板上にメモリセル部とコア回
路部を含む周辺回路部とが設けられてなる場合であっ
て、前記半導体基板上の素子領域上に、第一の絶縁膜を
介して、素子分離上を横切り、上面および側面が第二の
絶縁膜によって覆われた複数の電極層をそれぞれ形成す
る工程と、全面に第一の層間絶縁膜を堆積する工程と、
前記第一の層間絶縁膜をエッチバックし、前記第二の絶
縁膜の上面を露出せしめる工程と、前記第一の層間絶縁
膜を選択的に除去し、前記半導体基板に達する基板コン
タクト孔を開孔する工程と、前記基板コンタクト孔内に
導電材料を埋め込んで接続電極を形成する工程と、全面
に第二の層間絶縁膜を堆積する工程と、前記第二の層間
絶縁膜を単一マスクを用いて選択的に除去し、前記接続
電極に達する電極コンタクト孔、および、前記電極層の
上部の前記第二の絶縁膜に達する第一のコンタクト孔を
同時に開孔する工程と、前記第一のコンタクト孔内に露
出する、前記電極層の上部の前記第二の絶縁膜を選択的
に除去し、前記電極層に達する第二のコンタクト孔を開
孔する工程と、前記電極コンタクト孔および前記第二の
コンタクト孔によりそれぞれ前記接続電極および前記電
極層とつながる配線層を形成する工程とからなってい
る。

【００３９】この発明の半導体記憶装置の製造方法によ
れば、基板コンタクト孔と電極コンタクト孔とを単一の
マスクを用いて同時に開孔できるようになる。これによ
り、基板コンタクトと電極コンタクトとを同一レイヤに
て形成することが可能となるものである。

【００４０】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。

【００４１】（実施の第一の形態）図１〜図５は、本発
明の実施の第一の形態にかかる半導体記憶装置の製造方
法の概略を、同一基板上にメモリセル部とコア回路部を
含む周辺回路部とが設けられてなるＤＲＡＭを例に示す
ものである。なお、ここでは、周辺回路部として、ＮＭ
ＯＳトランジスタ部のみを示している。

【００４２】まず、たとえば図１に示すように、Ｐ型シ
リコン基板（半導体基板）１１の表面部に選択的に素子
分離用絶縁膜１２を形成し、上面が略同一となるように
素子分離領域１３と素子領域１４とを形成した後、メモ
リセル部１５の素子領域１４上および周辺回路部１６の
素子領域１４上に、それぞれ、ＳｉＮからなるゲート絶
縁膜（第一の絶縁膜）１７を介して、絶縁膜（第二の絶
縁膜）１８によって上面および側面を覆われた、ゲート
電極（素子領域上電極）１９を形成する。

【００４３】また、同時に、周辺回路部１６の素子分離
領域１３に対応する、上記素子分離用絶縁膜１２上に、
上記ゲート絶縁膜１７を介して、上記絶縁膜１８によっ
て上面および側面を覆われた、フィールド上ゲート電極
（素子分離領域上電極）１９´を形成する。

【００４４】この後、上記基板１１の表面部にＮ型不純
物をイオン注入し、それを熱拡散させることにより、拡
散層領域としての、メモリセル部１５のソース／ドレイ
ン拡散層２０ａ、および、周辺回路部１６のソース／ド
レイン拡散層２０ｂを、それぞれ形成する。

【００４５】次いで、たとえば図２に示すように、上記
基板１１上の全面に、上記フィールド上ゲート電極１９
´の上面を覆う、上記絶縁膜１８を除去するためのレジ
ストパターン２１を形成する。そして、これをマスク
に、上記絶縁膜１８の一部を選択的にエッチングし、上
記フィールド上ゲート電極１９´の上面を露出させる。

【００４６】次いで、たとえば図３に示すように、上記
レジストパターン２１を除去した後、上記基板１１上の
全面に、上記ゲート電極１９，１９´間をそれぞれ埋め
込むようにして、層間絶縁膜２２を堆積する。そして、
上記層間絶縁膜２２をＣＭＰ（化学的機械研磨）法など
により研磨して、その上面を平坦化する。

【００４７】次いで、たとえば図４に示すように、上記
層間絶縁膜２２上に、メモリセル部１５のビット線コン
タクトおよび周辺回路部１６のビット線コンタクトをそ
れぞれ形成するための、レジストパターン２３を形成す
る。

【００４８】そして、これをマスクに、上記層間絶縁膜
２２をエッチングし、上記ソース／ドレイン拡散層２０
ａの一方に達するコンタクト孔（基板コンタクト孔）２
４、上記ソース／ドレイン拡散層２０ｂの一方に達する
コンタクト孔（基板コンタクト孔）２５、および、上記
フィールド上ゲート電極１９´に達するコンタクト孔
（電極コンタクト孔）２６を、それぞれ同時に開孔す
る。

【００４９】次いで、たとえば図５に示すように、上記
レジストパターン２３を除去した後、上記各コンタクト
孔２４，２５，２６内にのみ導電材料（たとえば、タン
グステン）を完全に埋め込む。そして、メモリセル部１
５の、上記ソース／ドレイン拡散層２０ａの一方につな
がるビット線コンタクト（基板コンタクト）２７を形成
する。

【００５０】同時に、周辺回路部１６の、上記ソース／
ドレイン拡散層２０ｂの一方につながるビット線コンタ
クト（基板コンタクト）２８、および、上記フィールド
上ゲート電極１９´につながるビット線コンタクト（電
極コンタクト）２８´を、それぞれ形成する。

【００５１】この後、一層目の配線層を形成するため
に、たとえば、上記層間絶縁膜２２上にタングステン配
線をパターニングして、メモリセル部１５のビット線コ
ンタクト２７につながるビット線２９と、周辺回路部１
６のビット線コンタクト２８につながるビット線２９、
および、フィールド上ゲート電極１９´上のビット線コ
ンタクト２８´につながるビット線２９とを、それぞれ
形成する。

【００５２】その際、ビット線２９の形成に用いるリソ
グラフィのマスクは、各ビット線コンタクト２７，２
８，２８´にそれぞれアライメントされていればよいた
め、直接、各ビット線コンタクト２７，２８，２８´に
対して位置合せすることができる。

【００５３】しかる後、メモリセル部１５において、さ
らに別の層間絶縁膜を介して、上記ソース／ドレイン拡
散層２０ａの他方と接続されるプラグ部の形成と、この
プラグ部につながるスタック型キャパシタの形成とが行
われて、所望のスタック型構造のＤＲＡＭが完成する。

【００５４】このような方法によれば、拡散層上のビッ
ト線コンタクトとフィールド上ゲート電極上のビット線
コンタクトとを形成するための各コンタクト孔を、単一
のマスクを用いて同時に開孔できるようになる。

【００５５】すなわち、フィールド上ゲート電極上のコ
ンタクト孔が開孔される部分の、フィールド上ゲート電
極を覆う絶縁膜をあらかじめ除去しておくことにより、
フィールド上ゲート電極上のビット線コンタクトを、メ
モリセル部および周辺回路部のビット線コンタクトと同
じセルフアライン・コンタクトとすることができる。

【００５６】これにより、ビット線下のコンタクト孔を
同時に開孔できるようになるため、フィールド上ゲート
電極上のビット線コンタクトとメモリセル部および周辺
回路部のビット線コンタクトとを同一レイヤにて形成す
ることが可能となる。

【００５７】したがって、従来は３種類のマスクが必要
であったのに対し、コンタクト孔の開孔に使用するマス
クを２種類に削減でき、工程数の簡素化とともに、配線
間のショート・イールド、つまり、ビット線とビット線
コンタクトとの短絡に対する歩留まりを向上させること
が可能となるものである。

【００５８】特に、ビット線の形成に際しては、ビット
線の形成に用いるマスクの、各コンタクトとの相対的な
位置関係のみが重要となるため、ビット線を、コンタク
ト合せで、かつ、全てのコンタクトと直に位置合わせす
ることが可能となり、周辺回路部のビット線コンタクト
およびフィールド上ゲート電極上のビット線コンタクト
から大きくずれたり、いずれかに対してのみずれるとい
った心配もない。

【００５９】（実施の第二の形態）図６〜図１０は、本
発明の実施の第二の形態にかかる半導体記憶装置の製造
方法の概略を、同一基板上にメモリセル部とコア回路部
を含む周辺回路部とが設けられてなるＤＲＡＭを例に示
すものである。なお、ここでは、上記第一の形態に示し
たＤＲＡＭにおいて、絶縁膜を除去したフィールド上ゲ
ート電極上の開孔部に接続電極を埋め込むようにした場
合を例に示している。

【００６０】まず、上記した第一の形態に示したよう
に、拡散層領域としての、メモリセル部１５のソース／
ドレイン拡散層２０ａ、および、周辺回路部１６のソー
ス／ドレイン拡散層２０ｂの形成までを行った後（図１
参照）、たとえば図６に示すように、上記基板１１上の
全面に、上記ゲート電極１９，１９´間をそれぞれ埋め
込むようにして、層間絶縁膜（第一の層間絶縁膜）２２
ａを堆積する。そして、上記層間絶縁膜２２ａの上面を
ＣＭＰ法などにより平坦化して、上記絶縁膜１８の上面
をそれぞれ露出させる。

【００６１】また、全面に、上記フィールド上ゲート電
極１９´の上面を覆う、上記絶縁膜１８を除去するため
のレジストパターン３１を形成する。そして、これをマ
スクに、上記絶縁膜１８の一部を熱燐酸液などを用いて
選択的にエッチングし、上記フィールド上ゲート電極１
９´の上面を露出させる。

【００６２】次いで、たとえば図７に示すように、上記
レジストパターン３１を除去した後、全面に、電極材料
（たとえば、タングステン）を堆積し、その上面をＣＭ
Ｐ法などにより研磨して、上記絶縁膜１８の除去され
た、上記フィールド上ゲート電極１９´の上面にのみ完
全に埋め込んで、接続電極３２を形成する。

【００６３】次いで、たとえば図８に示すように、上記
基板１１上の全面に、再度、層間絶縁膜（第二の層間絶
縁膜）２２ｂを堆積する。そして、上記層間絶縁膜２２
ｂをＣＭＰ法などにより研磨して、その上面を平坦化す
る。

【００６４】次いで、たとえば図９に示すように、上記
層間絶縁膜２２ｂ上に、メモリセル部１５のビット線コ
ンタクトおよび周辺回路部１６のビット線コンタクトを
それぞれ形成するための、レジストパターン２３を形成
する。

【００６５】そして、これをマスクに、上記層間絶縁膜
２２ａ，２２ｂをエッチングし、上記ソース／ドレイン
拡散層２０ａの一方に達するコンタクト孔（基板コンタ
クト孔）２４、上記ソース／ドレイン拡散層２０ｂの一
方に達するコンタクト孔（基板コンタクト孔）２５、お
よび、上記フィールド上ゲート電極１９´上の上記接続
電極３２に達するコンタクト孔（電極コンタクト孔）２
６を、それぞれ同時に開孔する。

【００６６】このとき、上記フィールド上ゲート電極１
９´は、その上面が上記接続電極３２によって保護され
るため、上記コンタクト孔２６の開孔により余計にエッ
チングされるのを防ぐことができる。

【００６７】次いで、たとえば図１０に示すように、上
記レジストパターン２３を除去した後、上記各コンタク
ト孔２４，２５，２６内にのみ導電材料（たとえば、タ
ングステン）を完全に埋め込んで、メモリセル部１５
の、上記ソース／ドレイン拡散層２０ａの一方につなが
るビット線コンタクト（基板コンタクト）２７、周辺回
路部１６の、上記ソース／ドレイン拡散層２０ｂの一方
につながるビット線コンタクト（基板コンタクト）２
８、および、上記フィールド上ゲート電極１９´上の上
記接続電極３２につながるビット線コンタクト（電極コ
ンタクト）２８´を、それぞれ形成する。

【００６８】この後、一層目の配線層を形成するため
に、たとえば、上記層間絶縁膜２２ｂ上にタングステン
配線をパターニングして、メモリセル部１５のビット線
コンタクト２７につながるビット線２９、周辺回路部１
６のビット線コンタクト２８につながるビット線２９、
および、フィールド上ゲート電極１９´上のビット線コ
ンタクト２８´につながるビット線２９を、それぞれ形
成する。

【００６９】この第二の形態にかかるＤＲＡＭの場合
も、ビット線２９の形成に用いるリソグラフィのマスク
は、各ビット線コンタクト２７，２８，２８´にそれぞ
れアライメントされていればよいため、直接、各ビット
線コンタクト２７，２８，２８´に対して位置合せする
ことができる。

【００７０】また、同様に、メモリセル部１５におい
て、さらに別の層間絶縁膜を介して、上記ソース／ドレ
イン拡散層２０ａの他方と接続されるプラグ部の形成
と、このプラグ部につながるスタック型キャパシタの形
成とが行われて、所望のスタック型構造のＤＲＡＭが完
成する。

【００７１】このような方法によっても、上記した第一
の形態にかかる方法の場合とほぼ同様の効果が期待でき
る。

【００７２】（実施の第三の形態）図１１〜図１７は、
本発明の実施の第三の形態にかかる半導体記憶装置の製
造方法の概略を、同一基板上にメモリセル部とコア回路
部を含む周辺回路部とが設けられてなるＤＲＡＭを例に
示すものである。なお、ここでは、上記第一の形態に示
したＤＲＡＭにおいて、ビット線コンタクトの底部に接
続電極を形成し、この接続電極を介して、ビット線コン
タクトとソース／ドレイン拡散層とを接続するようにし
た場合を例に示している。

【００７３】まず、上記した第一の形態に示したよう
に、拡散層領域としての、メモリセル部１５のソース／
ドレイン拡散層２０ａ、および、周辺回路部１６のソー
ス／ドレイン拡散層２０ｂの形成までを行った後（図１
参照）、たとえば図１１に示すように、上記基板１１上
の全面に、上記ゲート電極１９，１９´間をそれぞれ埋
め込むようにして、層間絶縁膜（第一の層間絶縁膜）２
２ａを堆積する。

【００７４】次いで、たとえば図１２に示すように、上
記層間絶縁膜２２ａの上面をＣＭＰ法などにより研磨し
て平坦化し、上記絶縁膜１８の上面をそれぞれ露出させ
る。

【００７５】次いで、たとえば図１３に示すように、全
面に、メモリセル部１５のビット線コンタクト、およ
び、周辺回路部１６のビット線コンタクト（電極上コン
タクトを除く）を、それぞれ形成するためのレジストパ
ターン３３を形成する。

【００７６】そして、これをマスクに、上記層間絶縁膜
２２ａを自己整合的にエッチングし、上記ソース／ドレ
イン拡散層２０ａの一方に達するコンタクト孔（基板コ
ンタクト孔）２４ａ、および、上記ソース／ドレイン拡
散層２０ｂ，２０ｂにそれぞれ達するコンタクト孔（基
板コンタクト孔）２５ａ，２５ａを、同時に開孔する。

【００７７】その際、上記コンタクト孔２５ａ，２５ａ
は、その下の、上記ソース／ドレイン拡散層２０ｂ，２
０ｂのほとんどが露出するように、できるだけ大きく開
孔されるようにする。

【００７８】次いで、たとえば図１４に示すように、上
記レジストパターン３３を除去した後、全面に、電極材
料（たとえば、多結晶シリコン）を堆積し、その上面を
ＣＭＰ法などにより研磨して、上記各コンタクト孔２４
ａ，２５ａ，２５ａ内にのみ完全に埋め込んで、上記ソ
ース／ドレイン拡散層２０ａの一方につながる接続電極
３４と、上記ソース／ドレイン拡散層２０ｂ，２０ｂに
それぞれつながる接続電極３５とを、形成する。なお、
この接続電極３４，３５の形成方法については、追って
詳細に説明する。

【００７９】この後、全面に、上記フィールド上ゲート
電極１９´の上面を覆う、上記絶縁膜１８を除去するた
めに、上記フィールド上ゲート電極１９´よりも大きい
開孔パターンを有するレジストパターン３６を形成す
る。そして、これをマスクに、上記絶縁膜１８を熱燐酸
液などを用いて選択的にエッチングし、上記フィールド
上ゲート電極１９´および上記絶縁膜１８の上面をそれ
ぞれ露出させる。

【００８０】次いで、たとえば図１５に示すように、上
記レジストパターン３６を除去した後、全面に、再度、
層間絶縁膜（第二の層間絶縁膜）２２ｂを堆積する。そ
して、上記層間絶縁膜２２ｂをＣＭＰ法などにより研磨
して、その上面を平坦化する。

【００８１】次いで、たとえば図１６に示すように、上
記層間絶縁膜２２ｂ上に、メモリセル部１５のビット線
コンタクトおよび周辺回路部１６のビット線コンタクト
をそれぞれ形成するための、レジストパターン２３を形
成する。

【００８２】そして、これをマスクに、上記層間絶縁膜
２２ｂをエッチングし、上記接続電極３４に達するコン
タクト孔（電極コンタクト孔）２４ｂ、上記接続電極３
５の一方に達するコンタクト孔（電極コンタクト孔）２
５ｂ、および、上記フィールド上ゲート電極１９´に達
するコンタクト孔（電極コンタクト孔）２６を、それぞ
れ同時に開孔する。

【００８３】次いで、たとえば図１７に示すように、上
記レジストパターン２３を除去した後、上記各コンタク
ト孔２４ｂ，２５ｂ，２６内にのみ導電材料（たとえ
ば、タングステン）を完全に埋め込んで、メモリセル部
１５の、上記ソース／ドレイン拡散層２０ａの一方につ
ながる、上記接続電極３４と接続されるビット線コンタ
クト（電極コンタクト）２７、周辺回路部１６の、上記
ソース／ドレイン拡散層２０ｂの一方につながる、上記
接続電極３５と接続されるビット線コンタクト（電極コ
ンタクト）２８、および、上記フィールド上ゲート電極
１９´につながるビット線コンタクト（電極コンタク
ト）２８´を、それぞれ形成する。

【００８４】この後、一層目の配線層を形成するため
に、たとえば、上記層間絶縁膜２２ｂ上にタングステン
配線をパターニングして、メモリセル部１５のビット線
コンタクト２７につながるビット線２９、周辺回路部１
６のビット線コンタクト２８につながるビット線２９、
および、フィールド上ゲート電極１９´上のビット線コ
ンタクト２８´につながるビット線２９を、それぞれ形
成する。

【００８５】この第三の形態にかかるＤＲＡＭの場合
も、ビット線２９の形成に用いるリソグラフィのマスク
は、各ビット線コンタクト２７，２８，２８´にそれぞ
れアライメントされていればよいため、直接、各ビット
線コンタクト２７，２８，２８´に対して位置合せする
ことができる。

【００８６】また、同様に、メモリセル部１５におい
て、さらに別の層間絶縁膜を介して、上記ソース／ドレ
イン拡散層２０ａの他方と接続されるプラグ部の形成
と、このプラグ部につながるスタック型キャパシタの形
成とが行われて、所望のスタック型構造のＤＲＡＭが完
成する。

【００８７】このような方法の場合、コンタクト孔の開
孔に使用するマスクの種類（枚数）は削減できないもの
の、ビット線を、コンタクト合せで、かつ、全てのコン
タクトと直に位置合わせすることが可能となるため、相
互の位置ずれは均等で、かつ、小さくて済む。

【００８８】しかも、周辺回路部の接続電極を、できる
だけ大面積となるように形成することで、低抵抗が要求
される周辺回路部のコンタクトに多結晶シリコンを使用
できるようになる。このため、従来のような、メモリセ
ル部のコンタクトに多結晶シリコンを使用する場合に
も、周辺回路部の低抵抗コンタクトとの両立が可能とな
る。

【００８９】すなわち、メモリセル部のコンタクトに用
いられる多結晶シリコンを、周辺回路部のコンタクトに
も用いることができるようになる結果、メモリセル部の
コンタクトと周辺回路部のコンタクトとを完全に同一レ
イヤ化することが可能となる。これにより、周辺回路部
をメモリセル部と同じデザインルールで実現でき、周辺
回路部でのアライメントエラーをメモリセル部と同程度
にできるようになる。

【００９０】特に、接続電極の形成に際しては、メモリ
セル部および周辺回路部のコンタクト孔の形成を単一の
マスクを用いて同時に開孔するようにしているため、そ
れぞれの接続電極に達する各コンタクト孔との合わせず
れは、全ての領域についてほぼ同一とすることができ
る。

【００９１】また、フィールド上ゲート電極のパターン
よりも大きい開孔を有するレジストパターンを用いて、
フィールド上ゲート電極上の絶縁膜を除去するようにし
ている。このため、接続電極を形成するコンタクト孔を
開孔するためのマスクをゲート電極に合わせることで、
フィールド上ゲート電極上の開孔部も、そのフィールド
上ゲート電極に達するコンタクト孔に対しては間接合わ
せにとどまり、０．１５μｍ程度の余裕があれば歩留ま
りよく形成できる。

【００９２】（実施の第四の形態）図１８〜図２１は、
本発明の実施の第四の形態にかかる半導体記憶装置の製
造方法の概略を、同一基板上にメモリセル部とコア回路
部を含む周辺回路部とが設けられてなるＤＲＡＭを例に
示すものである。なお、ここでは、上記第三の形態に示
したＤＲＡＭにおいて、絶縁膜を除去したフィールド上
ゲート電極上の開孔部に接続電極を埋め込むようにした
場合を例に示している。

【００９３】まず、上記した第三の形態に示したよう
に、全面に、上記フィールド上ゲート電極１９´よりも
大きい開孔パターンを有するレジストパターン３６を形
成し、これをマスクにエッチングを行って、上記フィー
ルド上ゲート電極１９´および上記絶縁膜１８の上面を
それぞれ露出させた後（図１４参照）、たとえば図１８
に示すように、上記レジストパターン３６を除去する。

【００９４】そして、全面に、電極材料（たとえば、タ
ングステン）を堆積し、その上面をＣＭＰ法などにより
研磨して、上記絶縁膜１８の除去された、上記フィール
ド上ゲート電極１９´上の開孔部内を完全に埋め込ん
で、接続電極３２を形成する。

【００９５】次いで、たとえば図１９に示すように、全
面に、再度、層間絶縁膜（第二の層間絶縁膜）２２ｂを
堆積する。そして、上記層間絶縁膜２２ｂをＣＭＰ法な
どにより研磨して、その上面を平坦化する。

【００９６】次いで、たとえば図２０に示すように、上
記層間絶縁膜２２ｂ上に、メモリセル部１５のビット線
コンタクトおよび周辺回路部１６のビット線コンタクト
をそれぞれ形成するための、レジストパターン２３を形
成する。

【００９７】そして、これをマスクに、上記層間絶縁膜
２２ｂをエッチングし、上記接続電極３４に達するコン
タクト孔（電極コンタクト孔）２４ｂ、上記接続電極３
５の一方に達するコンタクト孔（電極コンタクト孔）２
５ｂ、および、上記フィールド上ゲート電極１９´上の
上記接続電極３２に達するコンタクト孔（電極コンタク
ト孔）２６を、それぞれ同時に開孔する。

【００９８】次いで、たとえば図２１に示すように、上
記レジストパターン２３を除去した後、上記各コンタク
ト孔２４ｂ，２５ｂ，２６内にのみ導電材料（たとえ
ば、タングステン）を完全に埋め込んで、メモリセル部
１５の、上記ソース／ドレイン拡散層２０ａの一方につ
ながる、上記接続電極３４と接続されるビット線コンタ
クト（電極コンタクト）２７、周辺回路部１６の、上記
ソース／ドレイン拡散層２０ｂの一方につながる、上記
接続電極３５と接続されるビット線コンタクト（電極コ
ンタクト）２８、および、上記フィールド上ゲート電極
１９´上の上記接続電極３２につながるビット線コンタ
クト（電極コンタクト）２８´を、それぞれ形成する。

【００９９】この後、一層目の配線層を形成するため
に、たとえば、上記層間絶縁膜２２ｂ上にタングステン
配線をパターニングして、メモリセル部１５のビット線
コンタクト２７につながるビット線２９、周辺回路部１
６のビット線コンタクト２８につながるビット線２９、
および、フィールド上ゲート電極１９´上のビット線コ
ンタクト２８´につながるビット線２９を、それぞれ形
成する。

【０１００】この第四の形態にかかるＤＲＡＭの場合
も、ビット線２９の形成に用いるリソグラフィのマスク
は、各ビット線コンタクト２７，２８，２８´にそれぞ
れアライメントされていればよいため、直接、各ビット
線コンタクト２７，２８，２８´に対して位置合せする
ことができる。

【０１０１】また、同様に、メモリセル部１５におい
て、さらに別の層間絶縁膜を介して、上記ソース／ドレ
イン拡散層２０ａの他方と接続されるプラグ部の形成
と、このプラグ部につながるスタック型キャパシタの形
成とが行われて、所望のスタック型構造のＤＲＡＭが完
成する。

【０１０２】このような方法によれば、上記した第三の
形態の効果に加え、さらに、各ビット線コンタクトの、
コンタクト孔の深さがほぼ一定となるため、コンタクト
開孔時のエッチングの制御性をも向上できるようにな
る。

【０１０３】（実施の第五の形態）図２２〜図２５は、
本発明の実施の第五の形態にかかる半導体記憶装置の製
造方法の概略を、同一基板上にメモリセル部とコア回路
部を含む周辺回路部とが設けられてなるＤＲＡＭを例に
示すものである。なお、ここでは、上記第三の形態に示
したＤＲＡＭにおいて、フィールド上ゲート電極の上面
の絶縁膜を、ビット線コンタクトを形成するためのコン
タクト孔を開孔した後に除去するようにした場合を例に
示している。

【０１０４】まず、上記した第三の形態に示したよう
に、上記ソース／ドレイン拡散層２０ａの一方につなが
る接続電極３４と、上記ソース／ドレイン拡散層２０
ｂ，２０ｂにつながる接続電極３５，３５とを、それぞ
れ形成した後、たとえば図２２に示すように、全面に、
再度、層間絶縁膜（第二の層間絶縁膜）２２ｂを堆積す
る。そして、上記層間絶縁膜２２ｂをＣＭＰ法などによ
り研磨して、その上面を平坦化する。

【０１０５】次いで、たとえば図２３に示すように、上
記層間絶縁膜２２ｂ上に、メモリセル部１５のビット線
コンタクトおよび周辺回路部１６のビット線コンタクト
をそれぞれ形成するための、レジストパターン２３を形
成する。

【０１０６】そして、これをマスクに、上記層間絶縁膜
２２ｂをエッチングし、上記接続電極３４に達するコン
タクト孔（電極コンタクト孔）２４ｂ、上記接続電極３
５の一方に達するコンタクト孔（電極コンタクト孔）２
５ｂ、および、上記フィールド上ゲート電極１９´上の
上記絶縁膜１８に達するコンタクト孔（第一のコンタク
ト孔）２６ａを、それぞれ同時に開孔する。

【０１０７】次いで、たとえば図２４に示すように、上
記レジストパターン２３を除去した後、今度は、上記層
間絶縁膜２２ｂ上に、上記コンタクト孔２４ｂ，２５ｂ
をそれぞれレジスト膜で覆い隠すようにして、レジスト
パターン３７を形成する。

【０１０８】そして、これをマスクに、上記コンタクト
孔２６ａの底部に露出する上記絶縁膜１８を、熱燐酸液
などを用いて自己整合的にエッチングし、上記フィール
ド上ゲート電極１９´に達するコンタクト孔（第二のコ
ンタクト孔）２６ｂを開孔する。

【０１０９】次いで、たとえば図２５に示すように、上
記レジストパターン３７を除去した後、上記各コンタク
ト孔２４ｂ，２５ｂ，２６ａ，２６ｂ内にのみ導電材料
（たとえば、タングステン）を完全に埋め込んで、メモ
リセル部１５の、上記ソース／ドレイン拡散層２０ａの
一方につながる、上記接続電極３４と接続されるビット
線コンタクト（電極コンタクト）２７、周辺回路部１６
の、上記ソース／ドレイン拡散層２０ｂの一方につなが
る、上記接続電極３５と接続されるビット線コンタクト
（電極コンタクト）２８、および、上記フィールド上ゲ
ート電極１９´につながるビット線コンタクト（電極コ
ンタクト）２８´を、それぞれ形成する。

【０１１０】この後、一層目の配線層を形成するため
に、たとえば、上記層間絶縁膜２２ｂ上にタングステン
配線をパターニングして、メモリセル部１５のビット線
コンタクト２７につながるビット線２９、周辺回路部１
６のビット線コンタクト２８につながるビット線２９、
および、フィールド上ゲート電極１９´上のビット線コ
ンタクト２８´につながるビット線２９を、それぞれ形
成する。

【０１１１】この第五の形態にかかるＤＲＡＭの場合
も、ビット線２９の形成に用いるリソグラフィのマスク
は、各ビット線コンタクト２７，２８，２８´にそれぞ
れアライメントされていればよいため、直接、各ビット
線コンタクト２７，２８，２８´に対して位置合せする
ことができる。

【０１１２】また、同様に、メモリセル部１５におい
て、さらに別の層間絶縁膜を介して、上記ソース／ドレ
イン拡散層２０ａの他方と接続されるプラグ部の形成
と、このプラグ部につながるスタック型キャパシタの形
成とが行われて、所望のスタック型構造のＤＲＡＭが完
成する。

【０１１３】このような方法によれば、上記した第四の
形態とほぼ同様の効果が期待できるとともに、上記フィ
ールド上ゲート電極上の上記絶縁膜の除去には、比較的
パターンの緩いマスクを用いることが可能となる。

【０１１４】（実施の第六の形態）図２６〜図２９は、
本発明の実施の第六の形態にかかる半導体記憶装置の製
造方法の概略を、同一基板上にメモリセル部とコア回路
部を含む周辺回路部とが設けられてなるＤＲＡＭを例に
示すものである。なお、ここでは、上記第五の形態に示
したＤＲＡＭにおいて、フィールド上ゲート電極上の絶
縁膜を除去する際に、層間絶縁膜の表面を保護するよう
にした場合を例に示している。

【０１１５】まず、上記した第五の形態に示したよう
に、全面に、層間絶縁膜（第二の層間絶縁膜）２２ｂを
堆積し、その上面を平坦化した後（図２２参照）、たと
えば図２６に示すように、上記層間絶縁膜２２ｂ上に、
多結晶シリコン、アモルファスシリコンまたはカーボン
膜などからなる、上記層間絶縁膜２２ｂのエッチングに
際して、エッチング耐性を有する保護膜（表面保護膜）
３８を形成する。

【０１１６】次いで、たとえば図２７に示すように、上
記保護膜３８上に、メモリセル部１５のビット線コンタ
クトおよび周辺回路部１６のビット線コンタクトをそれ
ぞれ形成するための、レジストパターン２３を形成す
る。

【０１１７】そして、これをマスクに、上記保護膜３８
および上記層間絶縁膜２２ｂをエッチングし、上記接続
電極３４に達するコンタクト孔（電極コンタクト孔）２
４ｂ、上記接続電極３５の一方に達するコンタクト孔
（電極コンタクト孔）２５ｂ、および、上記フィールド
上ゲート電極１９´上の上記絶縁膜１８に達するコンタ
クト孔（第一のコンタクト孔）２６ａを、それぞれ同時
に開孔する。

【０１１８】次いで、たとえば図２８に示すように、上
記レジストパターン２３を除去した後、今度は、上記保
護膜３８上に、上記コンタクト孔２４ｂ，２５ｂをそれ
ぞれレジスト膜で覆い隠すようにして、レジストパター
ン３７を形成する。

【０１１９】そして、これをマスクに、上記コンタクト
孔２６ａの底部に露出する上記絶縁膜１８を、熱燐酸液
などを用いて自己整合的にエッチングし、上記フィール
ド上ゲート電極１９´に達するコンタクト孔（第二のコ
ンタクト孔）２６ｂを開孔する。

【０１２０】次いで、たとえば図２９に示すように、上
記レジストパターン３７および上記保護膜３８をそれぞ
れ除去した後、上記各コンタクト孔２４ｂ，２５ｂ，２
６ａ，２６ｂ内にのみ導電材料（たとえば、タングステ
ン）を完全に埋め込んで、メモリセル部１５の、上記ソ
ース／ドレイン拡散層２０ａの一方につながる、上記接
続電極３４と接続されるビット線コンタクト（電極コン
タクト）２７、周辺回路部１６の、上記ソース／ドレイ
ン拡散層２０ｂの一方につながる、上記接続電極３５と
接続されるビット線コンタクト（電極コンタクト）２
８、および、上記フィールド上ゲート電極１９´につな
がるビット線コンタクト（電極コンタクト）２８´を、
それぞれ形成する。

【０１２１】この後、一層目の配線層を形成するため
に、たとえば、上記層間絶縁膜２２ｂ上にタングステン
配線をパターニングして、メモリセル部１５のビット線
コンタクト２７につながるビット線２９、周辺回路部１
６のビット線コンタクト２８につながるビット線２９、
および、フィールド上ゲート電極１９´上のビット線コ
ンタクト２８´につながるビット線２９を、それぞれ形
成する。

【０１２２】この第六の形態にかかるＤＲＡＭの場合
も、ビット線２９の形成に用いるリソグラフィのマスク
は、各ビット線コンタクト２７，２８，２８´にそれぞ
れアライメントされていればよいため、直接、各ビット
線コンタクト２７，２８，２８´に対して位置合せする
ことができる。

【０１２３】また、同様に、メモリセル部１５におい
て、さらに別の層間絶縁膜を介して、上記ソース／ドレ
イン拡散層２０ａの他方と接続されるプラグ部の形成
と、このプラグ部につながるスタック型キャパシタの形
成とが行われて、所望のスタック型構造のＤＲＡＭが完
成する。

【０１２４】このような方法によれば、上記した第五の
形態とほぼ同様の効果が期待できるのみでなく、上記フ
ィールド上ゲート電極上の上記絶縁膜の除去に、比較的
パターンの緩いマスクを用いた場合にも、層間絶縁膜の
上面が荒れるのを防いで、良好な平坦性を維持できるよ
うになるものである。

【０１２５】ここで、上述した、実施の第三，第四，第
五，第六の各形態にかかる、ビット線コンタクトを基板
と接続するための、接続電極の形成方法について説明す
る。

【０１２６】図３０〜図３６は、本発明のスタック型構
造のＤＲＡＭにおいて、多結晶シリコンを用いて接続電
極を形成する場合の方法を示すものである。なお、ここ
では、周辺回路部として、ＮＭＯＳトランジスタ部とＰ
ＭＯＳトランジスタ部とを示している。

【０１２７】まず、たとえば図３０に示すように、Ｐ型
シリコン基板（半導体基板）１１の表面部に選択的に素
子分離用絶縁膜１２を形成し、上面が略同一となるよう
に素子分離領域１３と素子領域１４とを形成した後、メ
モリセル部１５の素子領域１４上に、ＳｉＮからなるゲ
ート絶縁膜（第一の絶縁膜）１７を介して、絶縁膜（第
二の絶縁膜）１８によって上面および側面を覆われた、
ゲート電極（素子領域上電極）１９をそれぞれ形成す
る。

【０１２８】また、同時に、周辺回路部１６の、ＮＭＯ
Ｓトランジスタ部１６ａおよびＰＭＯＳトランジスタ部
１６ｂの各素子領域１４上に、それぞれ、上記ゲート絶
縁膜１７を介して、上記絶縁膜１８によって上面および
側面を覆われた、上記ゲート電極１９を形成する。

【０１２９】さらに、同時に、ＮＭＯＳトランジスタ部
１６ａの素子分離領域１３に対応する、上記素子分離用
絶縁膜１２上に、上記ゲート絶縁膜１７を介して、上記
絶縁膜１８によって上面および側面を覆われた、フィー
ルド上ゲート電極（素子分離領域上電極）１９´を形成
する。

【０１３０】この後、上記基板１１の表面部にＮ型不純
物をイオン注入し、それを熱拡散させることにより、拡
散層領域としての、メモリセル部１５のソース／ドレイ
ン拡散層２０ａ、および、ＮＭＯＳトランジスタ部１６
ａのソース／ドレイン拡散層２０ｂを、それぞれ形成す
る。

【０１３１】また、ＰＭＯＳトランジスタ部１６ｂに対
しては、上記基板１１の表面のＮ型ウェル領域１１ａ内
にＰ型不純物をイオン注入し、それを熱拡散させること
により、拡散層領域としての、ソース／ドレイン拡散層
２０ｃを、それぞれ形成する。

【０１３２】次いで、たとえば図３１に示すように、上
記基板１１上の全面に、上記ゲート電極１９，１９´間
をそれぞれ埋め込むようにして、層間絶縁膜（第一の層
間絶縁膜）２２ａを堆積する。そして、その層間絶縁膜
２２ａの上面をＣＭＰ法などにより研磨して平坦化し、
上記絶縁膜１８の上面をそれぞれ露出させる。

【０１３３】次いで、たとえば図３２に示すように、全
面に、メモリセル部１５のビット線コンタクト、およ
び、周辺回路部１６のビット線コンタクト（電極上コン
タクトを除く）を、それぞれ形成するためのレジストパ
ターン３３を形成する。

【０１３４】次いで、たとえば図３３に示すように、上
記レジストパターン３３をマスクに、上記層間絶縁膜２
２ａを自己整合的にエッチングし、上記ソース／ドレイ
ン拡散層２０ａの一方に達するコンタクト孔（基板コン
タクト孔）２４ａ、上記ソース／ドレイン拡散層２０
ｂ，２０ｂにそれぞれ達するコンタクト孔（基板コンタ
クト孔）２５ａ，２５ａ、および、上記ソース／ドレイ
ン拡散層２０ｃ，２０ｃにそれぞれ達するコンタクト孔
（基板コンタクト孔）３９ａ，３９ａを、同時に開孔す
る。

【０１３５】その際、上記コンタクト孔２５ａ，２５ａ
は、その下の、上記ソース／ドレイン拡散層２０ｂ，２
０ｂのほとんどが露出するように、できるだけ大きく開
孔されるようにする。同様に、上記コンタクト孔３９
ａ，３９ａは、その下の、上記ソース／ドレイン拡散層
２０ｃ，２０ｃのほとんどが露出するように、できるだ
け大きく開孔されるようにする。

【０１３６】次いで、たとえば図３４に示すように、上
記レジストパターン３３を除去した後、全面に、電極材
料（たとえば、多結晶シリコン）を堆積し、その上面を
ＣＭＰ法などにより研磨して、上記各コンタクト孔２４
ａ，２５ａ，２５ａ，３９ａ，３９ａ内にのみ完全に埋
め込んで、上記ソース／ドレイン拡散層２０ａの一方に
つながる接続電極３４と、上記ソース／ドレイン拡散層
２０ｂ，２０ｂにそれぞれつながる接続電極３５と、上
記ソース／ドレイン拡散層２０ｃ，２０ｃにそれぞれつ
ながる接続電極４０とを、形成する。

【０１３７】次いで、たとえば図３５に示すように、Ｐ
ＭＯＳトランジスタ部１６ｂ側を覆い隠すようにしてレ
ジスト膜４１を形成し、この状態で、メモリセル部１５
およびＮＭＯＳトランジスタ部１６ａ側の、上記接続電
極３４，３５にＮ型不純物（たとえば、砒素）をイオン
注入する。

【０１３８】次いで、たとえば図３６に示すように、上
記レジスト膜４１を除去した後、メモリセル部１５およ
びＮＭＯＳトランジスタ部１６ａ側を覆い隠すようにし
てレジスト膜４２を形成し、この状態で、ＰＭＯＳトラ
ンジスタ部１６ｂ側の、上記接続電極４０にＰ型不純物
（たとえば、ボロン）をイオン注入する。

【０１３９】このように、多結晶シリコンを用いて形成
される上記接続電極３４，３５，４０は、ジャンクショ
ン・リークの悪化を防ぐのに効果的である。また、ジャ
ンクション・リークの悪化を防ぐことが可能な、上記接
続電極３４，３５，４０としては、たとえば、上記ソー
ス／ドレイン拡散層２０ａ，２０ｂ，２０ｃの、各表面
に形成されるＳｉＯ₂を飛ばして、界面抵抗をゼロにで
きる、選択エピタキシャル成長により形成される埋め込
みプラグを用いるようにしてもよい。

【０１４０】以降は、上述した通り、実施の第三，第
四，第五，第六の各形態に示したように、それぞれ、上
記フィールド上ゲート電極１９´上のビット線コンタク
ト（電極コンタクト）２８´の形成や、上記接続電極３
４，３５，４０と接続される、ビット線コンタクト（電
極コンタクト）２７，２８の形成などが行われることに
なる（たとえば、図１４〜図１７参照）。

【０１４１】なお、上記した多結晶シリコンを用いて接
続電極を形成する場合の方法においては、たとえば図３
７〜図４３に示すように、上記ソース／ドレイン拡散層
２０ａ，２０ｂ，２０ｃをそれぞれ形成した後に、全面
に、ＳｉＮからなる絶縁保護膜４３を形成するようにし
てもよい。

【０１４２】この場合、上記絶縁保護膜４３によって、
上記コンタクト孔２４ａ，２５ａ，２５ａ，３９ａ，３
９ａをそれぞれ開孔する際に、上記素子分離用絶縁膜１
２が過剰にエッチングされるのを防ぐことが可能とな
る。

【０１４３】したがって、電極材料（たとえば、多結晶
シリコン）を埋め込む前に、上記各コンタクト孔２４
ａ，２５ａ，２５ａ，３９ａ，３９ａの底部に露出す
る、上記絶縁保護膜４３を除去するようにすることで、
ＤＲＡＭとしての特性をより向上できるようになる。

【０１４４】（実施の第七の形態）図４４〜図４６は、
本発明の実施の第七の形態にかかる半導体記憶装置の製
造方法の概略を、同一基板上にメモリセル部とコア回路
部を含む周辺回路部とが設けられてなるＤＲＡＭを例に
示すものである。なお、ここでは、上記多結晶シリコン
を用いて接続電極を形成する場合の方法の説明で例示し
たＤＲＡＭ（図３０〜図３６参照）において、接続電極
のより低抵抗化を可能とするようにした場合を例に示し
ている。

【０１４５】まず、図３６に示したように、ＰＭＯＳト
ランジスタ部１６ｂ側の、接続電極４０にＰ型不純物
（たとえば、ボロン）のイオン注入までを行った状態に
おいて、たとえば図４４に示すように、上記レジスト膜
４２を除去した後、全面に、上記接続電極３４，３５，
３５，４０，４０の上面をエッチバックするためのレジ
ストパターン４４を形成する。

【０１４６】そして、上記レジストパターン４４をマス
クに、上記接続電極３４，３５，３５，４０，４０の上
面をエッチバックし、上記絶縁膜１８の上面との間に所
定の段差部を有する、約１／２の厚さの接続電極３４
ａ，３５ａ，３５ａ，４０ａ，４０ａを、それぞれ形成
する。

【０１４７】次いで、たとえば図４５に示すように、上
記レジストパターン４４を除去した後、全面に、上記フ
ィールド上ゲート電極１９´の上面を覆う、上記絶縁膜
１８を除去するために、上記フィールド上ゲート電極１
９´よりも大きい開孔パターンを有するレジストパター
ン３６´を形成する。

【０１４８】そして、このレジストパターン３６´をマ
スクに、上記絶縁膜１８を熱燐酸液などを用いて選択的
にエッチングし、上記フィールド上ゲート電極１９´お
よび上記絶縁膜１８の上面をそれぞれ露出させる。

【０１４９】次いで、たとえば図４６に示すように、上
記レジストパターン３６´を除去した後、全面に、多結
晶シリコンよりも低抵抗な電極材料（たとえば、タング
ステン）を堆積し、その上面をＣＭＰ法などにより研磨
して、上記絶縁膜１８の除去された、上記フィールド上
ゲート電極１９´上の開孔部内を完全に埋め込んで、接
続電極３２を形成する。

【０１５０】また、同時に、上記接続電極３４ａ，３５
ａ，３５ａ，４０ａ，４０ａの各上面の段差部内に、上
記電極材料を完全に埋め込んで、上記接続電極３４ａ，
３５ａ，３５ａ，４０ａ，４０ａにそれぞれつながる、
より低抵抗な接続電極３４ｂ，３５ｂ，３５ｂ，４０
ｂ，４０ｂを形成する。

【０１５１】以降は、上述した通り、実施の第四の形態
に示したように、それぞれ、上記フィールド上ゲート電
極１９´上の、上記接続電極３２と接続されるビット線
コンタクト（電極コンタクト）２８´の形成や、上記接
続電極３４ｂ，３５ｂ，４０ｂと接続される、ビット線
コンタクト（電極コンタクト）２７，２８の形成などが
行われることになる（図１９〜図２１参照）。

【０１５２】（実施の第八の形態）図４７〜図５４は、
本発明の実施の第八の形態にかかる半導体記憶装置の製
造方法の概略を、同一基板上にメモリセル部とコア回路
部を含む周辺回路部とが設けられてなるＤＲＡＭを例に
示すものである。なお、ここでは、上記多結晶シリコン
を用いて接続電極を形成する場合の他の方法の説明で例
示したＤＲＡＭ（図３７〜参照）において、周辺回路部
の接続電極をより低抵抗化するようにした場合を例に示
している。

【０１５３】まず、たとえば図４７に示すように、拡散
層領域としての、メモリセル部１５のソース／ドレイン
拡散層２０ａ、ＮＭＯＳトランジスタ部１６ａのソース
／ドレイン拡散層２０ｂ、および、ＰＭＯＳトランジス
タ部１６ｂのソース／ドレイン拡散層２０ｃの形成まで
を行った後、全面に、ＳｉＮからなる絶縁保護膜４３を
形成する（図３７参照）。

【０１５４】次いで、たとえば図４８に示すように、上
記基板１１上の全面に、上記ゲート電極１９，１９´間
をそれぞれ埋め込むようにして、層間絶縁膜（第一の層
間絶縁膜）２２ａを堆積する。そして、その層間絶縁膜
２２ａの上面をＣＭＰ法などにより研磨して平坦化し、
上記絶縁膜１８上の上記絶縁保護膜４３をそれぞれ露出
させる（図３８参照）。

【０１５５】次いで、たとえば図４９に示すように、全
面に、メモリセル部１５のビット線コンタクト、およ
び、周辺回路部１６のビット線コンタクト（電極上コン
タクトを除く）を、それぞれ形成するためのレジストパ
ターン３３を形成する（図３９参照）。

【０１５６】次いで、たとえば図５０に示すように、上
記レジストパターン３３をマスクに、上記層間絶縁膜２
２ａを自己整合的にエッチングし、上記ソース／ドレイ
ン拡散層２０ａの一方に達するコンタクト孔（基板コン
タクト孔）２４ａ、上記ソース／ドレイン拡散層２０
ｂ，２０ｂにそれぞれ達するコンタクト孔（基板コンタ
クト孔）２５ａ，２５ａ、および、上記ソース／ドレイ
ン拡散層２０ｃ，２０ｃにそれぞれ達するコンタクト孔
（基板コンタクト孔）３９ａ，３９ａを、同時に開孔す
る（図４０参照）。

【０１５７】その際、上記コンタクト孔２５ａ，２５
ａ、および、上記コンタクト孔３９ａ，３９ａは、それ
ぞれ、その下の、上記ソース／ドレイン拡散層２０ｂ，
２０ｂ、および、上記ソース／ドレイン拡散層２０ｃ，
２０ｃのほとんどが露出するように、できるだけ大きく
開孔されるようにする。

【０１５８】次いで、たとえば図５１に示すように、上
記レジストパターン３３を除去した後、周辺回路部１６
をレジスト膜（図示していない）により覆い隠し、メモ
リセル部１５の上記コンタクト孔２４ａの底部に露出す
る、上記絶縁保護膜４３のみを除去する。

【０１５９】そして、上記レジスト膜を除去した後、全
面に、導電材料（たとえば、多結晶シリコン）４５を堆
積する。この場合、上記導電材料４５は、メモリセル部
１５の上記コンタクト孔２４ａ内を確実に埋め込み、か
つ、ＮＭＯＳトランジスタ部１６ａの上記コンタクト孔
２５ａ，２５ａ内、および、ＰＭＯＳトランジスタ部１
６ｂの上記コンタクト孔３９ａ，３９ａ内への埋め込み
が、不完全な状態で行われる程度の膜厚で形成される。

【０１６０】次いで、たとえば図５２に示すように、上
記導電材料４５を等方的にエッチングし、ＮＭＯＳトラ
ンジスタ部１６ａの上記コンタクト孔２５ａ，２５ａ
内、および、ＰＭＯＳトランジスタ部１６ｂの上記コン
タクト孔３９ａ，３９ａ内から完全に除去する。

【０１６１】そして、メモリセル部１５の上記コンタク
ト孔２４ａ内にのみ、部分的に上記導電材料４５を残存
させることにより、上記ソース／ドレイン拡散層２０ａ
の一方につながる接続電極３４ａを形成する。

【０１６２】この後、全面に、レジストパターン４６を
形成し、ＮＭＯＳトランジスタ部１６ａの上記コンタク
ト孔２５ａ，２５ａの底部、および、ＰＭＯＳトランジ
スタ部１６ｂの上記コンタクト孔３９ａ，３９ａの底部
にそれぞれ露出する、上記絶縁保護膜４３を除去する。

【０１６３】次いで、たとえば図５３に示すように、上
記レジストパターン４６を除去した後、全面に、上記フ
ィールド上ゲート電極１９´の上面を覆う、上記絶縁膜
１８を除去するために、上記フィールド上ゲート電極１
９´よりも大きい開孔パターンを有するレジストパター
ン３６´を形成する。

【０１６４】そして、このレジストパターン３６´をマ
スクに、上記絶縁膜１８を熱燐酸液などを用いて選択的
にエッチングし、上記フィールド上ゲート電極１９´お
よび上記絶縁膜１８の上面をそれぞれ露出させる。

【０１６５】次いで、たとえば図５４に示すように、上
記レジストパターン３６´を除去した後、全面に、多結
晶シリコンよりも低抵抗な電極材料（たとえば、タング
ステン）を堆積し、その上面をＣＭＰ法などにより研磨
して、上記絶縁膜１８の除去された、上記フィールド上
ゲート電極１９´上の開孔部内を完全に埋め込んで、接
続電極３２を形成する。

【０１６６】また、同時に、上記接続電極３４ａの上面
の段差部内に、上記電極材料を完全に埋め込んで、上記
接続電極３４ａにつながる、より低抵抗な接続電極３４
ｂを形成するとともに、ＮＭＯＳトランジスタ部１６ａ
の上記コンタクト孔２５ａ，２５ａ内に、上記電極材料
を完全に埋め込んで、上記ソース／ドレイン拡散層２０
ｂ，２０ｂにそれぞれつながる接続電極４７、および、
ＰＭＯＳトランジスタ部１６ｂの上記コンタクト孔３９
ａ，３９ａ内に、上記電極材料を完全に埋め込んで、上
記ソース／ドレイン拡散層２０ｃ，２０ｃにそれぞれつ
ながる接続電極４７を形成する。

【０１６７】以降は、上述した通り、実施の第四の形態
に示したように、それぞれ、上記フィールド上ゲート電
極１９´上の、上記接続電極３２と接続されるビット線
コンタクト（電極コンタクト）２８´の形成や、上記接
続電極３４ｂ，４７，４７と接続される、ビット線コン
タクト（電極コンタクト）２７，２８の形成などが行わ
れることになる（図１９〜図２１参照）。

【０１６８】（実施の第九の形態）図５５〜図６０は、
本発明の実施の第九の形態にかかる半導体記憶装置の製
造方法の概略を、同一基板上にメモリセル部とコア回路
部を含む周辺回路部とが設けられてなるＤＲＡＭを例に
示すものである。なお、ここでは、上記第八の形態に示
したＤＲＡＭにおける、さらに別の構成例を示してい
る。

【０１６９】まず、上記した第八の形態に示したよう
に、メモリセル部１５の上記コンタクト孔２４ａの底部
に露出する、上記絶縁保護膜４３のみを除去した後に、
全面への、導電材料（たとえば、多結晶シリコン）４５
の堆積までを行った状態（図５１参照）において、たと
えば図５５に示すように、上記導電材料４５をＲＩＥ
（Reactive Ion Etching）により全面エッチングする。

【０１７０】そして、上記コンタクト孔２４ａ内にの
み、部分的に上記導電材料４５を残存させて、メモリセ
ル部１５の上記ソース／ドレイン拡散層２０ａの一方に
つながる接続電極３４ａを形成するとともに、ＮＭＯＳ
トランジスタ部１６ａの上記コンタクト孔２５ａ，２５
ａの側壁部分と、ＰＭＯＳトランジスタ部１６ｂの上記
コンタクト孔３９ａ，３９ａの側壁部分とに、それぞ
れ、上記導電材料４５からなるサイドウォール４８を形
成する。

【０１７１】次いで、たとえば図５６に示すように、メ
モリセル部１５側およびＰＭＯＳトランジスタ部１６ｂ
側を覆い隠すようにしてレジスト膜４９を形成し、この
状態で、ＮＭＯＳトランジスタ部１６ａに、上記サイド
ウォール４８を介して、Ｎ型不純物（たとえば、砒素）
をイオン注入する。

【０１７２】こうして、上記コンタクト孔２５ａに対応
する、上記基板１１の表面部に、上記ソース／ドレイン
拡散層２０ｂよりも高濃度なＮ型不純物領域５０をそれ
ぞれ形成する。

【０１７３】次いで、たとえば図５７に示すように、上
記レジスト膜４９を除去した後、今度は、メモリセル部
１５側およびＮＭＯＳトランジスタ部１６ａ側を覆い隠
すようにしてレジスト膜５１を形成し、この状態で、Ｐ
ＭＯＳトランジスタ部１６ｂに、上記サイドウォール４
８を介して、Ｐ型不純物（たとえば、ボロン）をイオン
注入する。

【０１７４】こうして、上記コンタクト孔３９ａに対応
する、上記Ｎ型ウェル領域１１ａの表面部に、上記ソー
ス／ドレイン拡散層２０ｃよりも高濃度なＰ型不純物領
域５２をそれぞれ形成する。

【０１７５】次いで、たとえば図５８に示すように、上
記レジスト膜５１を除去した後、全面に、上記フィール
ド上ゲート電極１９´の上面を覆う、上記絶縁膜１８を
除去するために、上記フィールド上ゲート電極１９´よ
りも大きい開孔パターンを有するレジストパターン３６
´を形成する。

【０１７６】そして、このレジストパターン３６´をマ
スクに、上記絶縁膜１８を熱燐酸液などを用いて選択的
にエッチングし、上記フィールド上ゲート電極１９´お
よび上記絶縁膜１８の上面をそれぞれ露出させる。

【０１７７】次いで、たとえば図５９に示すように、上
記レジストパターン３６´を除去した後、全面に、レジ
ストパターン４６を形成し、ＮＭＯＳトランジスタ部１
６ａの上記コンタクト孔２５ａの底部、および、ＰＭＯ
Ｓトランジスタ部１６ｂの上記コンタクト孔３９ａの底
部にそれぞれ露出する、上記絶縁保護膜４３を除去す
る。

【０１７８】次いで、たとえば図６０に示すように、上
記レジストパターン４６を除去した後、全面に、多結晶
シリコンよりも低抵抗な電極材料（たとえば、タングス
テン）を堆積し、その上面をＣＭＰ法などにより研磨し
て、上記絶縁膜１８の除去された、上記フィールド上ゲ
ート電極１９´上の開孔部内を完全に埋め込んで、接続
電極３２を形成する。

【０１７９】また、同時に、上記接続電極３４ａの上面
の段差部内に、上記電極材料を完全に埋め込んで、上記
接続電極３４ａにつながる、より低抵抗な接続電極３４
ｂを形成する。

【０１８０】さらに、ＮＭＯＳトランジスタ部１６ａの
上記コンタクト孔２５ａ内に、上記サイドウォール４８
を介して、上記電極材料を完全に埋め込んで、上記ソー
ス／ドレイン拡散層２０ｂおよび上記Ｎ型不純物領域５
０にそれぞれつながる接続電極４７を形成するととも
に、ＰＭＯＳトランジスタ部１６ｂの上記コンタクト孔
３９ａ内に、上記サイドウォール４８を介して、上記電
極材料を完全に埋め込んで、上記ソース／ドレイン拡散
層２０ｃおよび上記Ｐ型不純物領域５２にそれぞれつな
がる接続電極４７を形成する。

【０１８１】以降は、上述した通り、実施の第四の形態
に示したように、それぞれ、上記フィールド上ゲート電
極１９´上の、上記接続電極３２と接続されるビット線
コンタクト（電極コンタクト）２８´の形成や、上記接
続電極３４ｂ，４７，４７と接続される、ビット線コン
タクト（電極コンタクト）２７，２８の形成などが行わ
れることになる（図１９〜図２１参照）。

【０１８２】（実施の第十の形態）図６１〜図６６は、
本発明の実施の第十の形態にかかる半導体記憶装置の製
造方法の概略を、同一基板上にメモリセル部とコア回路
部を含む周辺回路部とが設けられてなるＤＲＡＭを例に
示すものである。なお、ここでは、上記第八の形態に示
したＤＲＡＭにおいて、接続電極の形成に、不純物がド
ープされた多結晶シリコンを導電材料として用いるよう
にした場合を例に示している。

【０１８３】まず、上記した第八の形態に示したよう
に、上記ソース／ドレイン拡散層２０ａの一方に達する
コンタクト孔（基板コンタクト孔）２４ａ、上記ソース
／ドレイン拡散層２０ｂ，２０ｂにそれぞれ達するコン
タクト孔（基板コンタクト孔）２５ａ，２５ａ、およ
び、上記ソース／ドレイン拡散層２０ｃ，２０ｃにそれ
ぞれ達するコンタクト孔（基板コンタクト孔）３９ａ，
３９ａの形成までを行った状態（図５０参照）におい
て、たとえば図６１に示すように、ＰＭＯＳトランジス
タ部１６ｂ側を覆い隠すようにしてレジスト膜５３を形
成する。

【０１８４】そして、メモリセル部１５の上記コンタク
ト孔２４ａの底部、および、ＮＭＯＳトランジスタ部１
６ａの上記コンタクト孔２５ａ，２５ａの底部にそれぞ
れ露出する、上記絶縁保護膜４３を除去する。

【０１８５】次いで、たとえば図６２に示すように、上
記レジスト膜５３を除去した後、全面に、Ｎ型不純物が
ドープされた多結晶シリコン膜（Ｎ型シリコン膜）を堆
積し、その上面をＣＭＰ法などにより研磨して、メモリ
セル部１５の上記コンタクト孔２４ａ内、および、ＮＭ
ＯＳトランジスタ部１６ａの上記コンタクト孔２５ａ，
２５ａ内に、それぞれ、上記Ｎ型シリコン膜を完全に埋
め込んで接続電極５４，５５，５５を形成する。

【０１８６】また、このとき、ＰＭＯＳトランジスタ部
１６ｂの上記コンタクト孔３９ａ内にも、同様に、上記
Ｎ型シリコン膜を完全に埋め込んで、ダミーの接続電極
５５´をそれぞれ形成する。

【０１８７】次いで、たとえば図６３に示すように、メ
モリセル部１５側およびＮＭＯＳトランジスタ部１６ａ
側を覆い隠すようにしてレジスト膜５６を形成し、ＰＭ
ＯＳトランジスタ部１６ｂの上記コンタクト孔３９ａ内
にそれぞれ埋め込まれた、上記ダミーの接続電極５５´
を除去する。

【０１８８】次いで、たとえば図６４に示すように、Ｒ
ＩＥによって全面エッチングを行い、ＰＭＯＳトランジ
スタ部１６ｂの上記コンタクト孔３９ａ，３９ａの底部
にそれぞれ露出する、上記絶縁保護膜４３を除去する。

【０１８９】次いで、たとえば図６５に示すように、上
記レジスト膜５６を除去した後、全面に、Ｐ型不純物が
ドープされた多結晶シリコン膜（Ｐ型シリコン膜）を堆
積し、その上面をＣＭＰ法などにより研磨して、ＰＭＯ
Ｓトランジスタ部１６ｂの上記コンタクト孔３９ａ内
に、それぞれ、上記Ｐ型シリコン膜を完全に埋め込んで
接続電極５７を形成する。

【０１９０】次いで、たとえば図６６に示すように、全
面に、上記フィールド上ゲート電極１９´の上面を覆
う、上記絶縁膜１８を除去するために、上記フィールド
上ゲート電極１９´よりも大きい開孔パターンを有する
レジストパターン３６を形成する。

【０１９１】そして、このレジストパターン３６をマス
クに、上記絶縁膜１８を熱燐酸液などを用いて選択的に
エッチングし、上記フィールド上ゲート電極１９´およ
び上記絶縁膜１８の上面をそれぞれ露出させる。

【０１９２】また、上記レジストパターン３６を除去し
た後、全面に、多結晶シリコンよりも低抵抗な電極材料
（たとえば、タングステン）を堆積し、その上面をＣＭ
Ｐ法などにより研磨して、上記絶縁膜１８の除去され
た、上記フィールド上ゲート電極１９´上の開孔部内を
完全に埋め込んで、接続電極３２を形成する（図５４参
照）。

【０１９３】以降は、上述した通り、実施の第四の形態
に示したように、それぞれ、上記フィールド上ゲート電
極１９´上の、上記接続電極３２と接続されるビット線
コンタクト（電極コンタクト）２８´の形成や、上記接
続電極５４，５５，５５，５７，５７と接続される、ビ
ット線コンタクト（電極コンタクト）２７，２８の形成
などが行われることになる（図１９〜図２１参照）。

【０１９４】このような方法によれば、不純物がドープ
された多結晶シリコン膜は、不純物をイオン注入する方
法の場合よりも、不純物を略均一にドープできるため、
接続電極５４，５５，５５，５７，５７を形成する際の
制御性に優れるものである。

【０１９５】なお、上記した実施のいくつかの形態にお
いては、メモリセル部のソース／ドレイン拡散層の一方
にのみ、接続電極を設けるようにした場合について説明
したが、これに限らず、たとえばソース／ドレイン拡散
層のそれぞれに接続電極を接続するように構成すること
も可能である。

【０１９６】この場合、特に、ビット線上にキャパシタ
を形成するスタック型構造のＤＲＡＭでは、メモリセル
部に蓄積電極と拡散層とを接続するための引き出し電極
を用いた方が有利な場合が多いため、非常に有用であ
る。

【０１９７】また、このような構成とした場合、周辺回
路部のソース／ドレイン拡散層の低抵抗化と、メモリセ
ル部での低リーク電流化とを両立できるようになるた
め、一般にロジック回路との混載の相性が悪いといわれ
ている、スタック型構造のＤＲＡＭのロジック回路との
混載を容易に実現することが可能となる。

【０１９８】また、上記した実施の各形態においては、
いずれも、スタック型構造のＤＲＡＭを例に説明した
が、トレンチ構造のキャパシタを備えるトレンチ型構造
のＤＲＡＭにも同様に適用できる。

【０１９９】その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。

【０２００】

【発明の効果】以上、詳述したようにこの発明によれ
ば、一層目の配線層から下のコンタクトを単一のマスク
により同時に形成でき、工程数の簡素化とともに、配線
層とコンタクトとの短絡に対する歩留まりを向上させる
ことが可能な半導体記憶装置の製造方法を提供できる。

【図面の簡単な説明】

【図１】この発明の実施の第一の形態にかかる半導体記
憶装置の製造方法を、スタック型構造のＤＲＡＭを例に
示す概略断面図。

【図２】同じく、第一の形態にかかる半導体記憶装置の
製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図３】同じく、第一の形態にかかる半導体記憶装置の
製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図４】同じく、第一の形態にかかる半導体記憶装置の
製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図５】同じく、第一の形態にかかる半導体記憶装置の
製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図６】この発明の実施の第二の形態にかかる半導体記
憶装置の製造方法を、スタック型構造のＤＲＡＭを例に
示す概略断面図。

【図７】同じく、第二の形態にかかる半導体記憶装置の
製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図８】同じく、第二の形態にかかる半導体記憶装置の
製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図９】同じく、第二の形態にかかる半導体記憶装置の
製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図１０】同じく、第二の形態にかかる半導体記憶装置
の製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図１１】この発明の実施の第三の形態にかかる半導体
記憶装置の製造方法を、スタック型構造のＤＲＡＭを例
に示す概略断面図。

【図１２】同じく、第三の形態にかかる半導体記憶装置
の製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図１３】同じく、第三の形態にかかる半導体記憶装置
の製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図１４】同じく、第三の形態にかかる半導体記憶装置
の製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図１５】同じく、第三の形態にかかる半導体記憶装置
の製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図１６】同じく、第三の形態にかかる半導体記憶装置
の製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図１７】同じく、第三の形態にかかる半導体記憶装置
の製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図１８】この発明の実施の第四の形態にかかる半導体
記憶装置の製造方法を、スタック型構造のＤＲＡＭを例
に示す概略断面図。

【図１９】同じく、第四の形態にかかる半導体記憶装置
の製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図２０】同じく、第四の形態にかかる半導体記憶装置
の製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図２１】同じく、第四の形態にかかる半導体記憶装置
の製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図２２】この発明の実施の第五の形態にかかる半導体
記憶装置の製造方法を、スタック型構造のＤＲＡＭを例
に示す概略断面図。

【図２３】同じく、第五の形態にかかる半導体記憶装置
の製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図２４】同じく、第五の形態にかかる半導体記憶装置
の製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図２５】同じく、第五の形態にかかる半導体記憶装置
の製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図２６】この発明の実施の第六の形態にかかる半導体
記憶装置の製造方法を、スタック型構造のＤＲＡＭを例
に示す概略断面図。

【図２７】同じく、第六の形態にかかる半導体記憶装置
の製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図２８】同じく、第六の形態にかかる半導体記憶装置
の製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図２９】同じく、第六の形態にかかる半導体記憶装置
の製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図３０】この発明にかかる、接続電極の形成方法を説
明するために示すＤＲＡＭの概略断面図。

【図３１】同じく、かかる接続電極の形成方法を説明す
るために示すＤＲＡＭの概略断面図。

【図３２】同じく、かかる接続電極の形成方法を説明す
るために示すＤＲＡＭの概略断面図。

【図３３】同じく、かかる接続電極の形成方法を説明す
るために示すＤＲＡＭの概略断面図。

【図３４】同じく、かかる接続電極の形成方法を説明す
るために示すＤＲＡＭの概略断面図。

【図３５】同じく、かかる接続電極の形成方法を説明す
るために示すＤＲＡＭの概略断面図。

【図３６】同じく、かかる接続電極の形成方法を説明す
るために示すＤＲＡＭの概略断面図。

【図３７】この発明にかかる、接続電極の他の形成方法
を説明するために示すＤＲＡＭの概略断面図。

【図３８】同じく、かかる接続電極の他の形成方法を説
明するために示すＤＲＡＭの概略断面図。

【図３９】同じく、かかる接続電極の他の形成方法を説
明するために示すＤＲＡＭの概略断面図。

【図４０】同じく、かかる接続電極の他の形成方法を説
明するために示すＤＲＡＭの概略断面図。

【図４１】同じく、かかる接続電極の他の形成方法を説
明するために示すＤＲＡＭの概略断面図。

【図４２】同じく、かかる接続電極の他の形成方法を説
明するために示すＤＲＡＭの概略断面図。

【図４３】同じく、かかる接続電極の他の形成方法を説
明するために示すＤＲＡＭの概略断面図。

【図４４】この発明の実施の第七の形態にかかる半導体
記憶装置の製造方法を、スタック型構造のＤＲＡＭを例
に示す概略断面図。

【図４５】同じく、第七の形態にかかる半導体記憶装置
の製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図４６】同じく、第七の形態にかかる半導体記憶装置
の製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図４７】この発明の実施の第八の形態にかかる半導体
記憶装置の製造方法を、スタック型構造のＤＲＡＭを例
に示す概略断面図。

【図４８】同じく、第八の形態にかかる半導体記憶装置
の製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図４９】同じく、第八の形態にかかる半導体記憶装置
の製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図５０】同じく、第八の形態にかかる半導体記憶装置
の製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図５１】同じく、第八の形態にかかる半導体記憶装置
の製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図５２】同じく、第八の形態にかかる半導体記憶装置
の製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図５３】同じく、第八の形態にかかる半導体記憶装置
の製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図５４】同じく、第八の形態にかかる半導体記憶装置
の製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図５５】この発明の実施の第九の形態にかかる半導体
記憶装置の製造方法を、スタック型構造のＤＲＡＭを例
に示す概略断面図。

【図５６】同じく、第九の形態にかかる半導体記憶装置
の製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図５７】同じく、第九の形態にかかる半導体記憶装置
の製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図５８】同じく、第九の形態にかかる半導体記憶装置
の製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図５９】同じく、第九の形態にかかる半導体記憶装置
の製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図６０】同じく、第九の形態にかかる半導体記憶装置
の製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図６１】この発明の実施の第十の形態にかかる半導体
記憶装置の製造方法を、スタック型構造のＤＲＡＭを例
に示す概略断面図。

【図６２】同じく、第十の形態にかかる半導体記憶装置
の製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図６３】同じく、第十の形態にかかる半導体記憶装置
の製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図６４】同じく、第十の形態にかかる半導体記憶装置
の製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図６５】同じく、第十の形態にかかる半導体記憶装置
の製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図６６】同じく、第十の形態にかかる半導体記憶装置
の製造方法を説明するために示す、ＤＲＡＭの概略断面
図。

【図６７】従来技術とその問題点を説明するために、Ｄ
ＲＡＭの概略構成を示す断面図。

【図６８】同じく、従来の半導体記憶装置の製造方法を
説明するために示す、ＤＲＡＭの概略断面図。

【図６９】同じく、従来の半導体記憶装置の製造方法を
説明するために示す、ＤＲＡＭの概略断面図。

【図７０】同じく、従来の半導体記憶装置の製造方法を
説明するために示す、ＤＲＡＭの概略断面図。

【図７１】同じく、従来の半導体記憶装置の製造方法を
説明するために示す、ＤＲＡＭの概略断面図。

【図７２】同じく、従来の半導体記憶装置の製造方法を
説明するために示す、ＤＲＡＭの概略断面図。

【図７３】同じく、従来の半導体記憶装置の製造方法を
説明するために示す、ＤＲＡＭの概略断面図。

【符号の説明】

１１…Ｐ型シリコン基板１１ａ…Ｎ型ウェル領域１２…素子分離用絶縁膜１３…素子分離領域１４…素子領域１５…メモリセル部１６…周辺回路部１６ａ…ＮＭＯＳトランジスタ部１６ｂ…ＰＭＯＳトランジスタ部１７…ゲート絶縁膜１８…絶縁膜１９…ゲート電極１９´…フィールド上ゲート電極２０ａ，２０ｂ，２０ｃ…ソース／ドレイン拡散層２１…レジストパターン２２，２２ａ，２２ｂ…層間絶縁膜２３…レジストパターン２４，２４ａ，２４ｂ…コンタクト孔２５，２５ａ，２５ｂ…コンタクト孔２６，２６ａ，２６ｂ…コンタクト孔２７…ビット線コンタクト２８，２８´…ビット線コンタクト２９…ビット線３１…レジストパターン３２…接続電極３３…レジストパターン３４，３４ａ，３４ｂ…接続電極３５，３５ａ，３５ｂ…接続電極３６，３６´…レジストパターン３７…レジストパターン３８…保護膜３９ａ…コンタクト孔４０，４０ａ，４０ｂ…接続電極４１，４２…レジスト膜４３…絶縁保護膜４４…レジストパターン４５…導電材料４６…レジストパターン４７…接続電極４８…サイドウォール４９…レジスト膜５０…Ｎ型不純物領域５１…レジスト膜５２…Ｐ型不純物領域５３…レジスト膜５４，５５…接続電極５５´…接続電極（ダミー）５６…レジスト膜５７…接続電極

Claims

【特許請求の範囲】

【請求項１】半導体基板上にメモリセル部とコア回路
部を含む周辺回路部とが設けられてなる半導体記憶装置
の製造方法であって、前記半導体基板上の素子領域上に、第一の絶縁膜を介し
て、素子分離上を横切り、上面および側面が第二の絶縁
膜によって覆われた複数の電極層をそれぞれ形成する工
程と、前記第二の絶縁膜を選択的に除去し、前記電極層の上面
の一部を露出せしめ、前記電極層上の、前記第二の絶縁
膜に接続孔を形成する工程と、全面に層間絶縁膜を堆積する工程と、前記層間絶縁膜を、前記第二の絶縁膜を残すように、単
一マスクを用いて選択的に除去し、前記半導体基板に達
する基板コンタクト孔、および、前記第二の絶縁膜に形
成された前記接続孔を介して前記電極層に達する電極コ
ンタクト孔を同時に開孔する工程と、前記基板コンタクト孔および前記電極コンタクト孔によ
りそれぞれ前記半導体基板および前記電極層とつながる
配線層を形成する工程とからなることを特徴とする半導
体記憶装置の製造方法。
【請求項２】前記接続孔は、前記電極コンタクト孔よ
り面積が大きいことを特徴とする請求項１に記載の半導
体記憶装置の製造方法。
【請求項３】前記層間絶縁膜を堆積した後に、その層
間絶縁膜の上面を略平坦化する工程を含むことを特徴と
する請求項１に記載の半導体記憶装置の製造方法。
【請求項４】半導体基板上にメモリセル部とコア回路
部を含む周辺回路部とが設けられてなる半導体記憶装置
の製造方法であって、前記半導体基板上の素子領域上に、第一の絶縁膜を介し
て、素子分離上を横切り、上面および側面が第二の絶縁
膜によって覆われた複数の電極層をそれぞれ形成する工
程と、全面に第一の層間絶縁膜を堆積する工程と、前記第一の層間絶縁膜をエッチバックし、前記第二の絶
縁膜の上面を露出せしめる工程と、前記第二の絶縁膜を選択的に除去し、前記電極層の上面
の一部を露出せしめ、前記電極層上の、前記第二の絶縁
膜に接続孔を形成する工程と、前記接続孔内に電極材料を埋め込む工程と、全面に第二の層間絶縁膜を堆積する工程と、前記第一，第二の層間絶縁膜を単一マスクを用いて選択
的に除去し、前記半導体基板に達する基板コンタクト
孔、および、前記電極材料に達する電極コンタクト孔を
同時に開孔する工程と、前記基板コンタクト孔および前記電極コンタクト孔によ
りそれぞれ前記半導体基板および前記電極層とつながる
配線層を形成する工程とからなることを特徴とする半導
体記憶装置の製造方法。
【請求項５】半導体基板上にメモリセル部とコア回路
部を含む周辺回路部とが設けられてなる半導体記憶装置
の製造方法であって、前記半導体基板上の素子領域上に、第一の絶縁膜を介し
て、素子分離上を横切り、上面および側面が第二の絶縁
膜によって覆われた複数の電極層をそれぞれ形成する工
程と、全面に第一の層間絶縁膜を堆積する工程と、前記第一の層間絶縁膜をエッチバックし、前記第二の絶
縁膜の上面を露出せしめる工程と、前記第一の層間絶縁膜を、前記第二の絶縁膜が残るよう
に選択的に除去し、前記半導体基板に達する基板コンタ
クト孔を開孔する工程と、前記基板コンタクト孔内に導電材料を埋め込んで接続電
極を形成する工程と、前記第二の絶縁膜を選択的に除去し、前記電極層の上面
の一部を露出せしめ、前記電極層上の、前記第二の絶縁
膜に接続孔を形成する工程と、全面に第二の層間絶縁膜を堆積する工程と、前記第二の層間絶縁膜を単一マスクを用いて選択的に除
去し、前記接続電極に達する電極コンタクト孔、およ
び、前記第二の絶縁膜に形成された前記接続孔を介し
て、前記電極層に達する電極コンタクト孔を同時に開孔
する工程と、前記電極コンタクト孔によりそれぞれ前記接続電極およ
び前記電極層とつながる配線層を形成する工程とからな
ることを特徴とする半導体記憶装置の製造方法。
【請求項６】前記接続孔内に電極材料を埋め込む工程
をさらに有し、この電極材料を介して、前記電極コンタ
クト孔の一方が前記電極層と接続されることを特徴とす
る請求項５に記載の半導体記憶装置の製造方法。
【請求項７】半導体基板上にメモリセル部とコア回路
部を含む周辺回路部とが設けられてなる半導体記憶装置
の製造方法であって、前記半導体基板上の素子領域上に、第一の絶縁膜を介し
て、素子分離上を横切り、上面および側面が第二の絶縁
膜によって覆われた複数の電極層をそれぞれ形成する工
程と、全面に第一の層間絶縁膜を堆積する工程と、前記第一の層間絶縁膜をエッチバックし、前記第二の絶
縁膜の上面を露出せしめる工程と、前記第一の層間絶縁膜を選択的に除去し、前記半導体基
板に達する基板コンタクト孔を開孔する工程と、前記基板コンタクト孔内に導電材料を埋め込んで接続電
極を形成する工程と、全面に第二の層間絶縁膜を堆積す
る工程と、前記第二の層間絶縁膜を単一マスクを用いて選択的に除
去し、前記接続電極に達する電極コンタクト孔、およ
び、前記電極層の上部の前記第二の絶縁膜に達する第一
のコンタクト孔を同時に開孔する工程と、前記第一のコンタクト孔内に露出する、前記電極層の上
部の前記第二の絶縁膜を選択的に除去し、前記電極層に
達する第二のコンタクト孔を開孔する工程と、前記電極コンタクト孔および前記第二のコンタクト孔に
よりそれぞれ前記接続電極および前記電極層とつながる
配線層を形成する工程とからなることを特徴とする半導
体記憶装置の製造方法。
【請求項８】前記第二のコンタクト孔の開孔は、前記
接続電極に達する電極コンタクト孔をレジスト膜により
覆った状態で行われることを特徴とする請求項７に記載
の半導体記憶装置の製造方法。
【請求項９】前記第二の層間絶縁膜の上面に表面保護
膜を形成する工程をさらに有し、この表面保護膜を含ん
で、前記第二の層間絶縁膜を除去して、前記接続電極に
達する電極コンタクト孔、および、前記電極層の上部の
前記第二の絶縁膜に達する第一のコンタクト孔を開孔す
ることを特徴とする請求項７に記載の半導体記憶装置の
製造方法。
【請求項１０】前記接続電極は、多結晶シリコンを導
電材料として用いて形成され、前記多結晶シリコンに不
純物をイオン注入する工程を含むことを特徴とする請求
項５または請求項７のいずれかに記載の半導体記憶装置
の製造方法。
【請求項１１】少なくとも、前記半導体基板の上面お
よび前記第二の絶縁膜の上面を覆う絶縁保護膜を形成す
る工程を含み、この絶縁保護膜を介して、全面に前記第
一の層間絶縁膜を堆積することを特徴とする請求項５ま
たは請求項７のいずれかに記載の半導体記憶装置の製造
方法。
【請求項１２】前記接続電極の上面をエッチバック
し、前記第二の絶縁膜の上面よりも下げて段差部を形成
する工程と、露出する前記電極層の上面および前記接続電極上の段差
部により低抵抗の電極材料を埋め込む工程とを含むこと
を特徴とする請求項５に記載の半導体記憶装置の製造方
法。
【請求項１３】前記接続電極上の段差部に、選択的に
シリサイド層を形成する工程を含むことを特徴とする請
求項１２に記載の半導体記憶装置の製造方法。
【請求項１４】前記基板コンタクト孔内に不完全な状
態で埋め込まれた導電材料を除去した後、前記基板コン
タクト孔内に電極材料を埋め込んで、前記周辺回路部の
接続電極を形成する工程を含むことを特徴とする請求項
５に記載の半導体記憶装置の製造方法。
【請求項１５】前記基板コンタクト孔内に不完全な状
態で埋め込まれた導電材料を側壁残しにより除去し、前
記周辺回路部の、前記基板コンタクト孔内の側壁部分に
サイドウォールを形成する工程を含むことを特徴とする
請求項１４に記載の半導体記憶装置の製造方法。
【請求項１６】前記サイドウォールを介して不純物を
イオン注入し、前記基板コンタクト孔に対応する、前記
半導体基板の表面部に高濃度な不純物領域を形成する工
程を含むことを特徴とする請求項１５に記載の半導体記
憶装置の製造方法。
【請求項１７】前記接続電極は、不純物がドープされ
た多結晶シリコンを導電材料として用いて形成されるこ
とを特徴とする請求項５または請求項７のいずれかに記
載の半導体記憶装置の製造方法。
【請求項１８】前記第一，第二の層間絶縁膜を堆積し
た後に、各層間絶縁膜の上面を略平坦化する工程をそれ
ぞれ含むことを特徴とする請求項４、請求項５、また
は、請求項７のいずれかに記載の半導体記憶装置の製造
方法。
【請求項１９】前記基板コンタクト孔は、前記電極層
に対して自己整合的に形成されることを特徴とする請求
項１、請求項４、請求項５、または、請求項７のいずれ
かに記載の半導体記憶装置の製造方法。
【請求項２０】前記半導体基板の、前記基板コンタク
ト孔との接面には拡散層領域が形成されていることを特
徴とする請求項１、請求項４、請求項５、または、請求
項７のいずれかに記載の半導体記憶装置の製造方法。
【請求項２１】前記メモリセル部には、スタック構造
またはトレンチ構造の蓄積容量が設けられていることを
特徴とする請求項１、請求項４、請求項５、または、請
求項７のいずれかに記載の半導体記憶装置の製造方法。