KR100689672B1 - 반도체소자의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000000034 method Methods 0.000 title claims abstract description 18
- 239000002184 metal Substances 0.000 claims abstract description 37
- 238000005468 ion implantation Methods 0.000 claims abstract description 33
- 230000002093 peripheral effect Effects 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000005530 etching Methods 0.000 claims abstract description 10
- 238000004519 manufacturing process Methods 0.000 claims abstract description 9
- 230000004888 barrier function Effects 0.000 claims abstract description 8
- 238000000151 deposition Methods 0.000 claims abstract description 8
- 239000000463 material Substances 0.000 claims abstract description 8
- 239000003990 capacitor Substances 0.000 claims abstract description 5
- 238000000137 annealing Methods 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- H—ELECTRICITY
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- H10B12/01—Manufacture or treatment
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Abstract
본 발명은 반도체소자의 제조방법에 있어서, 셀지역과 주변회로지역으로 이루어진 반도체기판상의 소정영역에 각각 게이트와 소오스 및 드레인으로 구성된 NMOS 및 PMOS트랜지스터를 형성하는 단계; 상기 반도체기판 상에 커패시터 하부전극과 유전체막을 형성하는 단계; 상기 반도체 기판 전면에 상부전극 형성물질을 증착한 후, 소정의 마스크를 이용하여 주변회로지역의 상기 상부전극 형성물질층을 선택적으로 식각하여 셀지역에만 상부전극이 남도록 하는 단계; 상기 상부전극을 포함한 기판 전면에 절연막을 증착한 후 평탄화시키는 단계; 소정의 제1금속콘택 마스크를 이용하여 상기 절연막을 선택적으로 식각하여 상기 상부전극의 소정부분을 노출시키는 단계; 소정의 제2금속콘택 마스크를 이용하여 그 하부층들을 선택적으로 식각하여 상기 주변회로지역의 NMOS 및 PMOS의 게이트와 소오스 및 드레인영역을 노출시키는 단계; N계열 및 P계열 이온주입마스크를 이용하여 상기 노출된 소오스 및 드레인영역에 N계열 이온주입과 P계열 이온주입을 진행하는 단계; 및 상기 이온주입된 소오스 및 드레인영역에 연결되며 하부 금속배리어막, 금속배선층 및 상부 금속배리어막의 순서로 적층된 금속배선을 형성하는 단계를 포함한다.
금속콘택, 마스크, 이온주입, NMOS, PMOS, 금속배선
Description
도1 내지 도6은 본 발명에 의한 반도체소자의 제조방법을 나타낸 공정순서단면도.
* 도면의 주요부분에 대한 부호의 설명
6 : 워드라인 7 : 비트라인
8 : 콘택플러그 9 : 하부전극
10 : 유전체막 11 : 상부전극
12 : 제1산화막 13 : 제1금속콘택 마스크
14 : 제2금속콘택 마스크 15 : N계열 및 P계열 마스크
16 : 금속배선
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 주변회로지역에 있는 트랜지스터 특성을 향상시키기 위하여 두 개의 금속 콘택 마스크를 사용한 후에 이온주입공정을 진행하여 반도체소자를 제조하는 방법에 관한 것이다.
기존의 방법은 하나의 금속 콘택을 이용하여 주변회로지역과 셀지역을 동시에 개방하기 때문에 주변회로지역에 있는 트랜지스터의 접합손실이 크게 발생하였다. 진보된 기술을 적용하는 소자의 경우, 커패시터의 높이가 높아지고 또한 접합의 깊이가 얕아짐에 따라 이러한 문제는 더욱 심각해지고 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로써, 두 개의 금속콘택 마스크를 이용하여 트랜지스터의 접합손실을 최소화하고 후속공정으로 이온주입을 진행하여 트랜지스터의 특성을 향상시키는 방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 반도체소자의 제조방법에 있어서, 셀지역과 주변회로지역으로 이루어진 반도체기판상의 소정영역에 각각 게이트와 소오스 및 드레인으로 구성된 NMOS 및 PMOS트랜지스터를 형성하는 단계; 상기 반도체기판 상에 커패시터 하부전극과 유전체막을 형성하는 단계; 상기 반도체 기판 전면에 상부전극 형성물질을 증착한 후, 소정의 마스크를 이용하여 주변회로지역의 상기 상부전극 형성물질층을 선택적으로 식각하여 셀지역에만 상부전극이 남도록 하는 단계; 상기 상부전극을 포함한 기판 전면에 절연막을 증착한 후 평탄화시키는 단계; 소정의 제1금속콘택 마스크를 이용하여 상기 절연막을 선택적으로 식각하여 상기 상부전극의 소정부분을 노출시키는 단계; 소정의 제2금속콘택 마스크를 이용하여 그 하부층들을 선택적으로 식각하여 상기 주변회로지역의 NMOS 및 PMOS의 게이트와 소오스 및 드레인영역을 노출시키는 단계; N계열 및 P계열 이온주입마스크를 이용하여 상기 노출된 소오스 및 드레인영역에 N계열 이온주입과 P계열 이온주입을 진행하는 단계; 및 상기 이온주입된 소오스 및 드레인영역에 연결되며 하부 금속배리어막, 금속배선층 및 상부 금속배리어막의 순서로 적층된 금속배선을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1 내지 도6에 본 발명에 의한 반도체소자의 제조방법을 공정순서에 따라 단면도로 나타내었다.
먼저, 도1을 참조하면, 워드라인(6), 비트라인(7), 콘택플러그(8)등과 같은 소정의 하부구조물들이 형성된 반도체기판상에 커패시터 하부전극(9)과 유전체막(10)을 형성하고 상부전극 형성물질(11)을 증착한 후, 소정의 마스크를 이용하여 주변회로지역의 상부전극 형성물질층을 선택적으로 식각한다.
이어서 도2를 참조하면, 상기 상부전극(11)위에 제1산화막(12)을 증착한 후, CMP공정을 행하여 제1산화막을 평탄화시킨다. 이때, 제1산화막(12)은 에치백에 의해 평탄화시키거나 CMP와 에치백을 혼용하여 평탄화시킬 수도 있다.
다음에 도3을 참조하면, 소정의 제1금속콘택 마스크(13)를 이용하여 상기 제1산화막을 선택적으로 식각하여 상기 상부전극의 소정부분을 노출시킨다.
이어서 도4를 참조하면, 상기 제1금속콘택 마스크(13)를 제거한 후, 소정의 제2금속콘택 마스크(14)를 이용하여 그 하부층들을 선택적으로 식각함으로써 주변회로지역의 NMOS와 PMOS트랜지스터의 소오스 및 드레인과 워드라인을 노출시킨다.
다음에 도5를 참조하면, 제2급속콘택마스크(14)를 제거한 후, N계열 및 P계열 이온주입마스크(15)를 이용하여 N계열 이온주입과 P계열 이온주입을 진행한다. N계열 이온주입공정시 N형 이온으로는 P 또는 As을 이용할 수 있으며, 1도 이상 경사를 주어 이온주입을 행할 수도 있다. P계열 이온주입시에도 P형 이온으로 B 또는 BF2을 사용하고, 1도 이상 경사를 주어 이온주입할 수도 있다. 상기 N계열 및 P계열의 이온주입을 수행한 후에 어닐링을 행하여 NMOS 및 PMOS 트랜지스터의 소오스 및 드레인접합을 균일하게 한다. 상기 어닐링으로는 RTP(또는 RTA) 또는 FA(Furnace annealing)를 이용할 수 있다. 상기 이온주입공정은 NMOS 트랜지스터의 소오스 및 드레인에 N계열 이온주입을 진행한 다음 PMOS 트랜지스터의 소오스 및 드레인에 P계열 이온주입을 진행하거나 또는 P계열 이온주입을 먼저 진행하고 나서 N계열 이온주입을 진행할 수도 있다.
상기와 같이 금속콘택후에 이온주입공정을 진행함으로써 금속콘택 형성시 각각의 트랜지스터의 소오스와 드레인영역의 손실이 일어난 것에 대하여 이온주입으로 보상해주므로 트랜지스터 특성을 향상시킬 수 있다.
이어서 도6을 참조하면, 하부 금속배리어막(16A)과 금속배선층(16B) 및 상부 금속배리어막(16C)을 차례로 형성한 후, 소정의 금속배선 마스크를 이용하여 상기 적층막을 패터닝하여 금속배선(16)을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 두 개의 금속콘택 마스크를 이용하여 트랜지스터의 접합손실을 최소화할 수 있으며, 후속공정으로 이온주입을 진행하여 트랜지스터의 특성을 향상시킬 수 있다.
Claims (3)
- 반도체소자의 제조방법에 있어서,셀지역과 주변회로지역으로 이루어진 반도체기판상의 소정영역에 각각 게이트와 소오스 및 드레인으로 구성된 NMOS 및 PMOS트랜지스터를 형성하는 단계;상기 반도체기판 상에 커패시터 하부전극과 유전체막을 형성하는 단계;상기 반도체 기판 전면에 상부전극 형성물질을 증착한 후, 소정의 마스크를 이용하여 주변회로지역의 상기 상부전극 형성물질층을 선택적으로 식각하여 셀지역에만 상부전극이 남도록 하는 단계;상기 상부전극을 포함한 기판 전면에 절연막을 증착한 후 평탄화시키는 단계;소정의 제1금속콘택 마스크를 이용하여 상기 절연막을 선택적으로 식각하여 상기 상부전극의 소정부분을 노출시키는 단계;소정의 제2금속콘택 마스크를 이용하여 그 하부층들을 선택적으로 식각하여 상기 주변회로지역의 NMOS 및 PMOS의 게이트와 소오스 및 드레인영역을 노출시키는 단계;N계열 및 P계열 이온주입마스크를 이용하여 상기 노출된 소오스 및 드레인영역에 N계열 이온주입과 P계열 이온주입을 진행하는 단계; 및상기 이온주입된 소오스 및 드레인영역에 연결되며 하부 금속배리어막, 금속배선층 및 상부 금속배리어막의 순서로 적층된 금속배선을 형성하는 단계포함하는 반도체소자의 제조방법.
- 제1항에 있어서,상기 이온주입후 어닐링을 행하여 소오스 및 드레인 접합을 균일하게 하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1항에 있어서,상기 이온주입공정시 N계열 이온주입을 진행한 다음 P계열 이온주입을 진행하거나 P계열 이온주입을 먼저 진행하고 나서 N계열 이온주입을 진행하는 것을 특징으로 하는 반도체소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000084529A KR100689672B1 (ko) | 2000-12-28 | 2000-12-28 | 반도체소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000084529A KR100689672B1 (ko) | 2000-12-28 | 2000-12-28 | 반도체소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020055166A KR20020055166A (ko) | 2002-07-08 |
| KR100689672B1 true KR100689672B1 (ko) | 2007-03-09 |
Family
ID=27687920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000084529A KR100689672B1 (ko) | 2000-12-28 | 2000-12-28 | 반도체소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100689672B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9761483B1 (en) * | 2016-03-07 | 2017-09-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor devices, FinFET devices and methods of forming the same |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990026244A (ko) * | 1997-09-23 | 1999-04-15 | 윤종용 | 콘텍트 홀 형성의 이원화 |
| JPH11186520A (ja) * | 1997-12-22 | 1999-07-09 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH11284138A (ja) * | 1998-03-30 | 1999-10-15 | Toshiba Corp | 半導体記憶装置の製造方法 |
| KR20000004745A (ko) * | 1998-06-30 | 2000-01-25 | 김영환 | Mml반도체소자 제조방법 |
| KR20020049360A (ko) * | 2000-12-19 | 2002-06-26 | 박종섭 | 반도체 메모리 소자의 제조 방법 |
-
2000
- 2000-12-28 KR KR1020000084529A patent/KR100689672B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990026244A (ko) * | 1997-09-23 | 1999-04-15 | 윤종용 | 콘텍트 홀 형성의 이원화 |
| JPH11186520A (ja) * | 1997-12-22 | 1999-07-09 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH11284138A (ja) * | 1998-03-30 | 1999-10-15 | Toshiba Corp | 半導体記憶装置の製造方法 |
| KR20000004745A (ko) * | 1998-06-30 | 2000-01-25 | 김영환 | Mml반도체소자 제조방법 |
| KR20020049360A (ko) * | 2000-12-19 | 2002-06-26 | 박종섭 | 반도체 메모리 소자의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020055166A (ko) | 2002-07-08 |
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