KR20020049360A - 반도체 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 주변 회로 영역에 더미 랜딩 패드를 형성하여 주변 회로의 디싱(Dishing) 문제 및 셀 영역과의 단차를 줄일 수 있도록한 반도체 메모리 소자의 제조 방법에 관한 것으로, 셀 영역과 주변 회로 영역에 트랜지스터들을 형성하고 전면에 제 1 절연층을 형성하고 랜딩 플러그 콘택 영역을 형성하는 단계;전면에 랜딩 플러그 형성용 물질층을 증착하고 평탄화하여 셀 영역의 랜딩 플러그와 주변 회로 영역의 더미 랜딩 플러그를 형성하는 단계;전면에 제 2 절연층을 형성하고 트랜지스터의 일측 랜딩 플러그에 콘택되는 비트 라인 콘택 패드 및 비트 라인을 형성하는 단계;전면에 제 3,4, 절연층을 형성하고 트랜지스터의 타측의 랜딩 플러그에 콘택되는 상부 플러그를 형성하고 전면에 제 5 절연층을 형성하는 단계;상기 상부 플러그가 노출되도록 커패시터 형성 영역을 정의하고 하부 전극, 유전층, 상부 전극을 형성하는 단계;전면에 제 6 절연층을 형성하고 제 1 메탈 콘택 마스크를 이용하여 더미 랜딩 플러그가 제거되도록 주변 회로 영역의 메탈 콘택홀들을 형성하는 단계;전면에 제 2 메탈 콘택 마스크를 형성하고 이를 이용하여 셀 영역의 메탈 콘택홀들을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자의 제조에 관한 것으로, 특히 주변 회로 영역에 더미 랜딩 패드를 형성하여 주변 회로의 디싱(Dishing) 문제 및 셀 영역과의 단차를 줄일 수 있도록한 반도체 메모리 소자의 제조 방법에 관한 것이다.
일반적인 반도체 소자 제조공정에서 사용되고 있는 콘택홀 형성 방법은 크게 다이렉트 콘택(direct contact) 형성 방법과 자기 정합을 이용한 콘택(self align contact;SAC) 형성 방법이 있다.
다이렉트 콘택 형성 방법은 절연막 상에 콘택홀 형성을 위한 감광막 패턴을 사진공정으로 형성한 후, 이를 마스크로 하여 절연막을 식각하는 방법이고, SAC 방법은 감광막 패턴 형성없이 임의 구조물에 자기정합되도록 콘택홀을 형성하는 방법이다.
여기서, SAC 방법은 사진식각 공정이 요구되지 않으므로 작은 크기의 콘택홀을 용이하게 형성할 수 있다.
그러나 SAC 방법으로 콘택홀을 형성할 경우에는 콘택홀의 크기가 너무 작기 때문에, 이 콘택홀을 통해 하부 구조물과 연결되어야 하는 도전층 패턴을 정확히 얼라인시키는 것이 어렵다.
따라서, SAC 방법으로 형성한 콘택홀에 랜딩 패드를 형성하여 이후에 형성될 도전층 패턴과의 접속을 용이하게 하는 방법이 많이 연구되고 있다.
종래 기술의 랜딩 패드 형성 공정에 있어서는 주변 회로 영역의 메탈 콘택의 베리어층으로 질화막을 사용한다.
질화막은 기판과의 계면에서 질화막 자체의 컴프레스 스트레스(compressstress)성질을 가지고 있으므로 많은 결함들을 발생시킬 수 있다.
이와 같은 종래 기술의 반도체 메모리의 제조 공정에 있어서는 다음과 같은 문제가 있었다.
주변 회로 영역의 메탈 콘택의 베리어층으로 질화막을 사용하기 때문에 질화막 자체의 컴프레스 스트레스에 의해 결함이 발생할 수 있다.
이는 소자의 특성을 저하시키고 디바이스의 오동작을 유발한다.
또한, 베리어층으로 질화막만을 사용하기 때문에 셀 영역의 랜딩 플러그 형성을 위한 CMP 공정시에 주변 회로 영역의 디싱이 발생한다.
그리고 셀 영역과 주변 회로 영역간의 스텝 커버리지가 충분히 확보되지 않아 후속되는 공정 진행시에 공정 마진 확보가 어렵고, 불량 유발 가능성을 높인다.
이와 같은 종래 기술의 문제들은 결국 수율을 저하시키는 결정적인 원인으로 작용한다.
본 발명은 이와 같은 종래 기술의 문제를 해결하기 위한 것으로, 주변 회로 영역에 더미 랜딩 패드를 형성하여 주변 회로의 디싱(Dishing) 문제 및 셀 영역과의 단차를 줄일 수 있도록한 반도체 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1g는 본 발명에 따른 반도체 소자의 형성을 위한 공정 단면도
도면의 주요 부분에 대한 부호의 설명
11. 반도체 기판 12. 소자 격리층
13. 셀 트랜지스터
14.20.22.23.27.28. 제 1,2,3,4,5,6 절연층
15. 랜딩 플러그 콘택 마스크층 16.17. 랜딩 플러그 콘택 영역
18. 랜딩 플러그 19. 더미 랜딩 플러그
21. 비트라인 콘택 패드 24. 하부 전극
25. 유전층 26. 상부 전극
29. 제 1 메탈 콘택 마스크 30.31.32.34. 메탈 콘택홀
33. 제 2 메탈 콘택 마스크 35a. 메탈 베리어층
35b. 메탈 배선
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 제조 방법은 셀 영역과 주변 회로 영역에 트랜지스터들을 형성하고 전면에 제 1 절연층을 형성하고 랜딩 플러그 콘택 영역을 형성하는 단계;전면에 랜딩 플러그 형성용 물질층을 증착하고 평탄화하여 셀 영역의 랜딩 플러그와 주변 회로 영역의 더미 랜딩 플러그를 형성하는 단계;전면에 제 2 절연층을 형성하고 트랜지스터의 일측 랜딩 플러그에 콘택되는 비트 라인 콘택 패드 및 비트 라인을 형성하는 단계;전면에 제 3,4, 절연층을 형성하고 트랜지스터의 타측의 랜딩 플러그에 콘택되는 상부 플러그를 형성하고 전면에 제 5 절연층을 형성하는 단계;상기 상부 플러그가 노출되도록 커패시터 형성 영역을 정의하고 하부 전극, 유전층, 상부 전극을 형성하는 단계;전면에 제 6 절연층을 형성하고 제 1 메탈 콘택 마스크를 이용하여 더미 랜딩 플러그가 제거되도록 주변 회로 영역의 메탈 콘택홀들을 형성하는 단계;전면에 제 2 메탈 콘택 마스크를 형성하고 이를 이용하여 셀 영역의 메탈 콘택홀들을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 메모리 소자의 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 1a내지 도 1g는 본 발명에 따른 반도체 소자의 형성을 위한 공정 단면도이다.
본 발명은 기판의 표면에 질화막을 이용한 베리어층을 형성하지 않고 셀 영역과 동일한 공정으로 주변 회로 영역에 더미 랜딩 플러그를 형성하여 셀 영역의 랜딩 플러그 콘택을 위한 CMP 공정시에 주변 회로 영역의 디싱 현상을 억제하기 위한 것이다.
이러한 더미 랜딩 플러그는 메탈 콘택홀 형성시에 제거되어 메탈 콘택층이기판에 직접 접촉되도록 하여 트랜지스터에 영향을 주지 않는다.
먼저, 도 1a에서와 같이, 반도체 기판(11)의 소자 격리 영역에 소자 격리층(12)을 형성하여 활성 영역을 정의한다.
그리고 셀 영역과 주변 회로 영역에 셀 트랜지스터(13)들을 형성하고 전면에 제 1 절연층(14)을 형성한다.
여기서, 제 1 절연층(14)은 BPSG(Boron Phosphorus Silicate Glass),USG(Undoped Silicate Glass),PSG(Phoporus Silicate Glass),SOG(Spin On Glass),LPTEOS(Low Presure Tetra-Ethyl-Ortho-Silicate),PE(Plasma Enhanced)TEOS,HDP(High Density Plasma)등의 물질을 사용하고 필요하다면 CMP(Chemical Mechanical Polishing)공정으로 평탄화를 하여 형성한다.
이어, 도 1b에서와 같이, 제 1 절연층(14)상에 랜딩 플러그 콘택 마스크층(15)을 형성한후에 셀 영역과 주변 회로 영역 모두에 랜딩 플러그 콘택 영역(16)(17)을 형성한다.
그리고 도 1c에서와 같이, 상기 랜딩 플러그 콘택 영역(16)(17)을 포함하는 전면에 랜딩 플러그 형성용 물질층을 증착하고 CMP 공정으로 평탄화하여 게이트 전극들을 경계로하여 격리되는 셀 영역의 랜딩 플러그(18)와 주변 회로 영역의 더미 랜딩 플러그(19)를 형성한다.
이어, 셀 영역의 랜딩 플러그(18)와 주변 회로 영역의 더미 랜딩 플러그(19)를를 포함하는 전면에 제 2 절연층(20)을 형성한다.
그리고 도 1d에서와 같이, 셀 트랜지스터의 일측 랜딩 플러그(18)에 콘택되는 비트 라인 콘택 패드(21) 및 비트 라인(도면에 도시되지 않음)을 형성한후 전면에 제 3,4, 절연층(22)(23)을 형성한다.
이어, 셀 트랜지스터의 타측의 랜딩 플러그(18)에 콘택되는 상부 플러그(18a)를 형성하고 전면에 제 5 절연층(27)을 형성한다.
그리고 상기 제 5 절연층(27)을 선택적으로 식각하여 상기 상부 플러그(18a)가 노출되도록 커패시터 형성 영역을 정의하고 하부 전극(24), 유전층(25), 상부 전극(26)을 형성한다.
이어, 도 1e에서와 같이, 상기 상부 전극(26)을 포함하는 전면에 제 6 절연층(28)을 형성하고 제 6 절연층(28)상에 주변 회로 영역의 액티브 일부 및 워드 라인, 비트 라인의 상부가 각각 오픈되는 제 1 메탈 콘택 마스크(29)층을 형성한다.
그리고 상기 제 1 메탈 콘택 마스크(29)를 이용하여 주변 회로 영역의 액티브 일부 및 워드 라인, 비트 라인의 상부에 적층된 절연층들을 선택적으로 식각하여 주변 회로 영역의 메탈 콘택홀(30)(31)(32)을 형성한다.
여기서, 주변 회로 영역의 메탈 콘택홀(30)을 형성하는 공정시에 더미 랜딩 플러그(19)는 제거된다.
이어, 도 1f에서와 같이, 상기 주변 회로 영역의 메탈 콘택홀(30)(31)(32)을 포함하는 전면에 제 2 메탈 콘택 마스크(33)를 형성한다.
상기 제 2 메탈 콘택 마스크(33)는 셀 영역의 커패시터 상부 전극(26)의 일부 영역상이 오픈된다.
그리고 상기 제 2 메탈 콘택 마스크(33)를 이용하여 제 6 절연층(28)을 선택적으로 식각하여 셀 영역의 메탈 콘택홀(34)을 형성한다.
이어, 도 1g에서와 같이, 상기 메탈 콘택홀(34)(30)(31)(32)의 표면에 메탈 베리어층(35a)을 형성하고 메탈 콘택홀(34)(30)(31)(32)이 매립되도록 메탈 배선을 형성한다.
이와 같은 본 발명에 따른 반도체 메모리 소자의 제조 방법은 셀 영역과 동일한 공정으로 주변 회로 영역에 더미 랜딩 플러그를 형성하여 셀 영역의 랜딩 플러그 콘택을 위한 CMP 공정시에 주변 회로 영역의 디싱 현상을 억제하고, 후속되는 메탈 콘택홀 형성시에 제거되어 트랜지스터에 영향을 주지 않는다.
이와 같은 본 발명에 따른 반도체 메모리 소자의 제조 방법은 다음과 같은 효과가 있다.
첫째, 주변 회로 영역의 메탈 콘택의 베리어층으로 질화막을 사용하지 않고 더미 랜딩 플러그를 사용하기 때문에 질화막 자체의 컴프레스 스트레스에 의한 결함 발생을 억제한다.
이는 디바이스의 동작 특성을 향상시킨다.
둘째, 더미 랜딩 플러그의 사용으로 CMP 공정시에 주변 회로 영역의 디싱을 억제할 수 있고 셀 영역과 주변 회로 영역간의 스텝 커버리지를 충분히 확보할 수 있어 수율을 향상시키는 효과가 있다.
Claims (4)
- 셀 영역과 주변 회로 영역에 트랜지스터들을 형성하고 전면에 제 1 절연층을 형성하고 랜딩 플러그 콘택 영역을 형성하는 단계;전면에 랜딩 플러그 형성용 물질층을 증착하고 평탄화하여 셀 영역의 랜딩 플러그와 주변 회로 영역의 더미 랜딩 플러그를 형성하는 단계;전면에 제 2 절연층을 형성하고 트랜지스터의 일측 랜딩 플러그에 콘택되는 비트 라인 콘택 패드 및 비트 라인을 형성하는 단계;전면에 제 3,4, 절연층을 형성하고 트랜지스터의 타측의 랜딩 플러그에 콘택되는 상부 플러그를 형성하고 전면에 제 5 절연층을 형성하는 단계;상기 상부 플러그가 노출되도록 커패시터 형성 영역을 정의하고 하부 전극, 유전층, 상부 전극을 형성하는 단계;전면에 제 6 절연층을 형성하고 제 1 메탈 콘택 마스크를 이용하여 더미 랜딩 플러그가 제거되도록 주변 회로 영역의 메탈 콘택홀들을 형성하는 단계;전면에 제 2 메탈 콘택 마스크를 형성하고 이를 이용하여 셀 영역의 메탈 콘택홀들을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 제 1 절연층을 BPSG,USG,PSG,SOG,LPTEOS,PETEOS,HDP 어느 하나의 물질을 사용하여 형성하고 CMP 공정으로 평탄화를 하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 메탈 콘택홀들의 표면에 메탈 베리어층을 형성하고 메탈 콘택홀들이 매립되도록 메탈 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 제 1 메탈 콘택 마스크는 주변 회로 영역의 액티브 일부 및 워드 라인, 비트 라인의 상부가 각각 오픈되는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
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