CN110265402A - 一种3d nand存储器件及其制造方法 - Google Patents

一种3d nand存储器件及其制造方法 Download PDF

Info

Publication number
CN110265402A
CN110265402A CN201910569180.8A CN201910569180A CN110265402A CN 110265402 A CN110265402 A CN 110265402A CN 201910569180 A CN201910569180 A CN 201910569180A CN 110265402 A CN110265402 A CN 110265402A
Authority
CN
China
Prior art keywords
layer
channel
channel hole
manufacturing
filled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910569180.8A
Other languages
English (en)
Other versions
CN110265402B (zh
Inventor
王攀
耿静静
王香凝
罗流洋
张慧
肖梦
赵新梅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN201910569180.8A priority Critical patent/CN110265402B/zh
Publication of CN110265402A publication Critical patent/CN110265402A/zh
Application granted granted Critical
Publication of CN110265402B publication Critical patent/CN110265402B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明提供一种3D NAND存储器件及其制造方法，在堆叠层中形成有沟道孔以及在沟道孔的侧壁上形成存储功能层、沟道层，而后，在沟道孔的侧壁上、沟道层上形成应力介质层，而后，在沟道孔中形成填充介质层。这样，沟道层上的应力层可以向沟道层提供应力作用，进而提高沟道层中载流子的迁移率，为器件提供更高的驱动电流，提高器件性能。

Description

一种3D NAND存储器件及其制造方法
技术领域
本发明涉及半导体器件及其制造领域，特别涉及一种3D NAND存储器件及其制造方法。
背景技术
NAND存储器件是具有功耗低、质量轻且性能佳的非易失存储产品，在电子产品中得到了广泛的应用。
平面结构的NAND器件已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D NAND存储器件。在3D NAND存储器件结构中，采用垂直堆叠多层栅极的方式，堆叠层中形成有沟道孔，沟道孔内用于形成存储单元串，堆叠层中的导电层作为每一层存储单元的栅线，从而，实现堆叠式的3D NAND存储器件。而随着对器件性能要求的不断提高，多晶硅沟道的迁移率较低，沟道电流较小，无法满足器件高驱动电流的需求。
发明内容
有鉴于此，本发明的目的在于提供一种3D NAND存储器件及其制造方法，提高沟道迁移率。
为实现上述目的，本发明有如下技术方案：
一种3D NAND存储器件的制造方法，包括：
提供衬底，所述衬底上形成有堆叠层，所述堆叠层中形成有沟道孔，所述沟道孔侧壁上形成有存储功能层，所述存储功能层和所述沟道孔底面上形成有沟道层；
在所述沟道层上形成应力介质层；
在所述应力介质层上形成填充沟道孔的填充介质层。
可选地，所述应力介质层包括具有应力的氮化硅、氮氧化硅或氧化硅。
可选地，所述沟道层包括多晶硅层。
可选地，所述存储功能层及所述多晶硅层的形成方法包括：
依次沉积存储功能层及第一多晶硅层；
进行所述存储功能层及第一多晶硅层的刻蚀，以在所述沟道孔侧壁上形成存储功能层及第一多晶硅层；
在所述第一多晶硅层以及沟道孔底面上形成第二多晶硅层，以形成多晶硅层。
可选地，所述沟道层还包括所述多晶硅层上的硅锗层。
可选地，在所述沟道孔中形成填充介质层，包括：
进行介质材料的第一填充，并对已填充的介质材料进行回刻；
进行介质材料的第二填充，以在沟道孔中形成填充介质层。
可选地，在所述第一填充之后，已填充的介质材料内部形成有空洞。
可选地，所述对已填充的介质材料进行回刻，回刻的深度至所述第一填充后的介质材料内部形成的空洞中下部。
可选地，在所述第二填充之后，已填充的介质材料内部不形成有空洞，或者形成的空洞小于第一填充之后介质材料内部形成的空洞。
一种3D NAND存储器件，包括：
衬底；
所述衬底上的堆叠层，所述堆叠层包括交替层叠的绝缘层和栅极层；
所述堆叠层中的沟道孔；
所述沟道孔侧壁上的存储功能层；
所述存储功能层以及所述沟道孔底面上的沟道层；
所述沟道层上的应力介质层；
所述应力介质层上填充所述沟道孔的填充介质层。
可选地，所述应力介质层包括具有应力的氮化硅、氮氧化硅或氧化硅。
可选地，所述沟道层包括多晶硅层。
可选地，所述沟道层还包括多晶硅层上的硅锗层。
本发明实施例提供的3D NAND存储器件及其制造方法，在堆叠层中形成有沟道孔以及在沟道孔的侧壁上形成存储功能层、沟道层，而后，在沟道孔的侧壁上、沟道层上形成应力介质层，而后，在沟道孔中形成填充介质层。这样，沟道层上的应力层可以向沟道层提供应力作用，进而提高沟道层中载流子的迁移率，为器件提供更高的驱动电流，提高器件性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1示出了根据本发明实施例3D NAND存储器件的制造方法的流程示意图；
图2-8示出了根据本发明实施例的制造方法形成存储器件过程中的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术中的描述，在3D NAND存储器件结构中，随着对器件性能要求的不断提高，多晶硅沟道的迁移率较低，沟道电流较小，无法满足器件高驱动电流的需求。
基于此，本申请提供了一种3D NAND存储器件及其制造方法，在堆叠层中形成有沟道孔以及在沟道孔的侧壁上形成存储功能层、沟道层，而后，在沟道孔的侧壁上、沟道层上形成应力介质层，而后，在沟道孔中形成填充介质层。这样，沟道层上的应力层可以向沟道层提供应力作用，进而提高沟道层中载流子的迁移率，为器件提供更高的驱动电流，提高器件性能。
为了更好地理解本申请的技术方案和技术效果，以下将结合流程图图1和附图2-8对具体的实施例进行详细的描述。
参考图1所示，在步骤S01，提供衬底100，所述衬底100上形成有堆叠层110，所述堆叠层110中形成有沟道孔120，所述沟道孔120侧壁上形成有存储功能层124，所述存储功能层124和所述沟道孔120底面上形成有沟道层130，参考图4所示。
在本申请实施例中，衬底100为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium OnInsulator)等。在其它实施例中，所述半导体衬底还可以为包括其它元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其它外延结构，例如SGOI(绝缘体上锗硅)等。在本实施例中，所述衬底100为体硅衬底。
衬底100包括阵列存储区，阵列存储区用于形成阵列排布的存储单元串，这些存储单元串为垂直于衬底方向上形成的多个互连的存储单元，存储单元串在衬底平面内的列方向和行方向上阵列排布，行方向可以为字线方向，列方向可以为位线方向。阵列存储区的衬底100中可以已经形成有阱区(图未示出)，可以通过P型或N型重掺杂来形成，在本实施例中，该阱区为P型重掺杂阱区(HVPW)，在P型重掺杂阱区外围还形成有相反掺杂的外围阱区，N型重掺杂阱区(HVNW)，该外围阱区形成在阵列存储区之外的区域。
堆叠层110用于在其中形成垂直于衬底方向的存储单元串，堆叠层110中可以包括由绝缘层隔离的栅极层或者栅极层的替代层，该栅极层用于对存储单元串中各层存储单元的栅极。在一些实施例中，采用后栅工艺，参考图2所示，堆叠层110包括由绝缘层1101和牺牲层1102交替层叠的叠层，牺牲层124将在后续的步骤中被替换为栅极层。在另一些实施例中，采用前栅工艺，堆叠层110包括由绝缘层和栅极层交替层叠的叠层。
堆叠层110可以由单个堆叠(Single deck)来形成，也可以由多个子堆叠(Multiple deck)依次层叠形成，堆叠层中的牺牲层或栅极层的层数越多，形成的存储单元串中包括的存储单元就越多，器件的集成度越高。堆叠层中的栅极层可以包括存储单元的栅极层以及选择栅的栅极层，选择栅可以包括源极选择栅(Source Selection Gate，SSG)和/或漏极选择栅(Drain Selection Gate,DSG)，其中，存储单元栅极层的层数例如可以为16层，32层，48层，64层，72层，96层，128层等。
可以通过交替沉积层叠层来形成堆叠层110，堆叠层110的中部区域可以为阵列存储区，边缘区域可以为台阶区(图未示出)，台阶区将用于形成栅极层的接触，以将栅极层的电引出，在具体的应用中，可以在交替沉积形成堆叠层之后，在台阶区形成台阶结构。台阶结构可以为沿衬底所在平面内一个方向依次递增的单台阶结构，可以通过交替的光刻胶的修剪(Trim)及堆叠层刻蚀工艺在台阶区来形成；台阶结构还可以为分区台阶(StaircaseDivide Scheme，SDS)，分区台阶在沿衬底所在平面内两个正交的方向上都形成有台阶，分区台阶可以具有不同的分区，例如3分区、4分区或者更多分区等，例如可以采用不同的分区板，通过在两个正交方向上光刻胶的多次修剪，每一次修剪后紧跟一次堆叠层的刻蚀，从而形成分区台阶。
沟道孔120为贯穿至衬底100的通孔，沟道孔120中用于形成存储单元串，在本申请实施例中，沟道孔120的底部还形成有外延结构122，该外延结构122通过在衬底上外延生长半导体材料形成，作为存储单元串的下选通管器件的沟道，堆叠层中的底层栅极层将作为下选通管器件的栅极。
沟道孔120的侧壁上形成有存储功能层124，存储功能层124可以包括从侧壁依次层叠的阻挡层、电荷存储层以及隧穿(Tunneling)层。
在本申请实施例中，沟道层可以包括多晶硅层，具体的，可以依次沉积阻挡层、电荷存储层以及隧穿层的存储功能层124，而后沉积第一多晶硅层1301，参考图2所示，在一个实施例中，存储功能层124可以为ONO叠层，ONO(Oxide-Nitride-Oxide)叠层即氧化物、氮化物和氧化物的叠层。可以通过原子层沉积的方法依次沉积氧化物、氮化物和氧化物的叠层，而后，先沉积硅种子层，并在硅种子层上沉积非晶硅层，从而，形成第一多晶硅层1301；而后，进行沟道孔120底面上的第一多晶硅层1301及存储功能层124的刻蚀，直至打开沟道孔120底面上的存储功能层124，可以采用干法刻蚀，例如RIE的刻蚀方法，进行第一多晶硅层1301及存储功能层124的刻蚀，直至暴露出沟道孔120底面上的外延结构122，从而，形成基本为L型的存储功能层124，参考图3所示；该第一多晶硅层1301用于在打开沟道孔120底部的存储功能层124时，对侧壁上的存储功能层124起到保护，之后可以继续沉积多晶硅材料，以在剩余第一多晶硅层1301及沟道孔120底面上形成第二多晶硅层，从而，形成包括多晶硅层的沟道层130，参考图4。
需要说明的时，通过沉积生长后的多晶硅层并非为晶态，可以通过热退火工艺使其结晶，可以在形成最终的多晶硅层之后，进行热退火工艺硅结晶，这样，有利于工艺集成度的提高，降低制造成本。
在本申请一些实施例中，还可以进一步在多晶硅层之上继续生长硅锗层(图未示出)，从而，形成包括多晶硅层以及其上的硅锗层的沟道层130，多晶硅与硅锗具有好的界面态，在其上更利于硅锗层的生长，而硅锗较多晶硅具有更高的迁移率，有助于提高沟道层的载流子迁移率。
在步骤S02，在所述沟道层130上形成应力介质层140，参考图5所示。
该应力介质层140为介质材料，同时可以向沟道层提供应力，该应力可以为压应力或拉应力，该应力介质层140可以为单层结构或叠层结构，该材料例如可以为具有应力的氮化硅、氮氧化硅或氧化硅等或他们的叠层，在具体的应用中，可以通过沉积工艺形成应力介质层140，沉积工艺可以为化学气相沉积或原子层沉积(ALD)等，通过调节沉积工艺中的温度、气流等工艺参数，即可以获得所需应力的应力介质层140。
在一些实施例中，该应力介质层140可以为拉应力的氮化硅，可以采用化学气相沉积或原子层沉积等工艺形成，工艺气体包括硅源气体和反应气体，具体的，硅源气体可以包括SiH4或TEOS等，反应气体可以包括O2、N2O和NH3等，气压可以为5Torr或8Torr，温度可以为400℃左右，通过这些工艺参数的调整，可以实现所需大小的拉应力的氮化硅。
在步骤S03，在所述应力介质层140上形成填充所述沟道孔120的填充介质层150，参考图8所示。
该介质材料可以为氧化硅，在沟道孔120中填满介质材料，可以对沟道孔起到支撑作用，可以采用ALD或其他沉积工艺进行氧化硅介质材料的沉积。
在本实施例中，可以通过两次沉积填充工艺来形成填充所述沟道孔120的填充介质层150。具体的，首先，参考图6所示，进行介质材料的第一填充，参考图7所示，并对已填充的介质材料150进行回刻。在第一填充之后，沟道孔120中填满了介质材料150，而沟道孔为高深宽比的孔，开口处容易被填满，中部并未填满而存在大的空洞152，影响器件的性能，通过对该已填充的介质材料150进行回刻，回刻的深度可以至空洞152的中下部，参考图7所示。
而后，参考图8所示，可以进行介质材料的第二填充，以在沟道孔120中形成填充介质层150。在第一次填充并回刻之后，已填充的介质材料的上部被打开，同时暴露出了空洞152，通过第二次填充，可以进一步将空洞152填充，再次填充之后的介质材料中，在一些实施例中，可以消除前次填充导致的空洞，即介质材料内并不形成有空洞，在另一些实施例中，再次填充后介质材料中形成的空洞小于第一填充之后介质材料内部形成的空洞，参考图8所示，这样，可以有效地提高填充质量，进而提高器件的性能。第一填充和第二填充可以采用原子层沉积，原子层沉积具有更好的填充能力，在沉积之后，进行平坦化工艺，从而，实现沟道孔120中介质材料的填充。
之后，根据需要可以完成器件的其他加工工艺，在后栅工艺中，可以进一步将堆叠层中的牺牲层替换为栅极层，在一些应用中，可以形成栅线缝隙(图未示出)，其沿字线方向延伸并将堆叠层分割为多个存储区，利用栅线缝隙将堆叠层中的牺牲层去除并替换为栅极层，同时，该栅线缝隙还可以用于形成衬底中的阵列共源掺杂区的接触，作为共源接触。
至此，形成了本申请实施例的3D NAND存储器件，此外，本申请还提供了由上述方法形成的3D NAND存储器件，参考图8所示，包括：
衬底100；
所述衬底100上的堆叠层110，所述堆叠层110包括交替层叠的绝缘层和栅极层；
所述堆叠层110中的沟道孔120；
所述沟道孔120侧壁上的存储功能层124；
所述存储功能层124以及所述沟道孔120底面上的沟道层130；
所述沟道层130上的应力介质层140；
所述应力介质层140上填充所述沟道孔120的填充介质层150。
进一步地，所述应力介质层140包括具有应力的氮化硅、氮氧化硅或氧化硅。
进一步地，所述沟道层130包括多晶硅层。
进一步地，所述沟道层130还包括多晶硅层上的硅锗层。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同之处。尤其，对于存储器件实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。
以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (13)

1.一种3D NAND存储器件的制造方法，其特征在于，包括：
提供衬底，所述衬底上形成有堆叠层，所述堆叠层中形成有沟道孔，所述沟道孔侧壁上形成有存储功能层，所述存储功能层和所述沟道孔底面上形成有沟道层；
在所述沟道层上形成应力介质层；
在所述应力介质层上形成填充沟道孔的填充介质层。
2.根据权利要求1所述的制造方法，其特征在于，所述应力介质层包括具有应力的氮化硅、氮氧化硅或氧化硅。
3.根据权利要求1所述的制造方法，所述沟道层包括多晶硅层。
4.根据权利要求3所述的制造方法，其特征在于，所述存储功能层及所述多晶硅层的形成方法包括：
依次沉积存储功能层及第一多晶硅层；
进行所述存储功能层及第一多晶硅层的刻蚀，以在所述沟道孔侧壁上形成存储功能层及第一多晶硅层；
在所述第一多晶硅层以及沟道孔底面上形成第二多晶硅层，以形成多晶硅层。
5.根据权利要求5所述的制造方法，其特征在于，所述沟道层还包括所述多晶硅层上的硅锗层。
6.根据权利要求1所述的制造方法，其特征在于，在所述沟道孔中形成填充介质层，包括：
进行介质材料的第一填充，并对已填充的介质材料进行回刻；
进行介质材料的第二填充，以在沟道孔中形成填充介质层。
7.根据权利要求6所述的制造方法，其特征在于，在所述第一填充之后，已填充的介质材料内部形成有空洞。
8.根据权利要求7所述的制造方法，其特征在于，所述对已填充的介质材料进行回刻，回刻的深度至所述第一填充后的介质材料内部形成的空洞中下部。
9.根据权利要求7所述的制造方法，其特征在于，在所述第二填充之后，已填充的介质材料内部不形成有空洞，或者形成的空洞小于第一填充之后介质材料内部形成的空洞。
10.一种3D NAND存储器件，其特征在于，包括：
衬底；
所述衬底上的堆叠层，所述堆叠层包括交替层叠的绝缘层和栅极层；
所述堆叠层中的沟道孔；
所述沟道孔侧壁上的存储功能层；
所述存储功能层以及所述沟道孔底面上的沟道层；
所述沟道层上的应力介质层；
所述应力介质层上填充所述沟道孔的填充介质层。
11.根据权利要求10所述的器件，其特征在于，所述应力介质层包括具有应力的氮化硅、氮氧化硅或氧化硅。
12.根据权利要求10所述的器件，其特征在于，所述沟道层包括多晶硅层。
13.根据权利要求12所述的器件，其特征在于，所述沟道层还包括多晶硅层上的硅锗层。
CN201910569180.8A 2019-06-27 2019-06-27 一种3d nand存储器件及其制造方法 Active CN110265402B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910569180.8A CN110265402B (zh) 2019-06-27 2019-06-27 一种3d nand存储器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910569180.8A CN110265402B (zh) 2019-06-27 2019-06-27 一种3d nand存储器件及其制造方法

Publications (2)

Publication Number Publication Date
CN110265402A true CN110265402A (zh) 2019-09-20
CN110265402B CN110265402B (zh) 2020-09-18

Family

ID=67922405

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910569180.8A Active CN110265402B (zh) 2019-06-27 2019-06-27 一种3d nand存储器件及其制造方法

Country Status (1)

Country Link
CN (1) CN110265402B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111430363A (zh) * 2020-04-14 2020-07-17 中国科学院微电子研究所 一种3d nand存储器件及其制造方法
CN113013171A (zh) * 2021-03-01 2021-06-22 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法、半导体机台
CN113764432A (zh) * 2020-01-02 2021-12-07 长江存储科技有限责任公司 3d存储器件及其制造方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020049360A (ko) * 2000-12-19 2002-06-26 박종섭 반도체 메모리 소자의 제조 방법
CN1444253A (zh) * 2002-03-13 2003-09-24 夏普株式会社 生产松弛SiGe基质的方法
CN1773686A (zh) * 2004-11-04 2006-05-17 硅电子股份公司 包括基底以及于其上异质外延沉积的硅和锗的层的多层结构及其制造方法
KR20080029646A (ko) * 2006-09-29 2008-04-03 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성 방법
US20100078622A1 (en) * 2008-09-26 2010-04-01 Yasuhito Yoshimizu Nonvolatile memory device and method for manufacturing same
CN104716142A (zh) * 2013-12-17 2015-06-17 爱思开海力士有限公司 半导体存储器件及其制造方法
CN105097640A (zh) * 2014-04-22 2015-11-25 上海格易电子有限公司 一种快闪存储器的隔离绝缘膜及其制作方法
US20160141294A1 (en) * 2014-11-13 2016-05-19 Sandisk Technologies Inc. Three-dimensional memory structure with multi-component contact via structure and method of making thereof
CN109300906A (zh) * 2018-10-15 2019-02-01 长江存储科技有限责任公司 一种3d nand存储器及其制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7939422B2 (en) * 2006-12-07 2011-05-10 Applied Materials, Inc. Methods of thin film process
CN103928387A (zh) * 2014-04-28 2014-07-16 上海集成电路研发中心有限公司 浅沟槽隔离结构的填充方法、半导体器件的制备方法
CN105870068A (zh) * 2016-04-14 2016-08-17 清华大学 存储装置及其制造方法
KR102608191B1 (ko) * 2016-08-09 2023-12-01 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020049360A (ko) * 2000-12-19 2002-06-26 박종섭 반도체 메모리 소자의 제조 방법
CN1444253A (zh) * 2002-03-13 2003-09-24 夏普株式会社 生产松弛SiGe基质的方法
CN1773686A (zh) * 2004-11-04 2006-05-17 硅电子股份公司 包括基底以及于其上异质外延沉积的硅和锗的层的多层结构及其制造方法
KR20080029646A (ko) * 2006-09-29 2008-04-03 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성 방법
US20100078622A1 (en) * 2008-09-26 2010-04-01 Yasuhito Yoshimizu Nonvolatile memory device and method for manufacturing same
CN104716142A (zh) * 2013-12-17 2015-06-17 爱思开海力士有限公司 半导体存储器件及其制造方法
CN105097640A (zh) * 2014-04-22 2015-11-25 上海格易电子有限公司 一种快闪存储器的隔离绝缘膜及其制作方法
US20160141294A1 (en) * 2014-11-13 2016-05-19 Sandisk Technologies Inc. Three-dimensional memory structure with multi-component contact via structure and method of making thereof
CN109300906A (zh) * 2018-10-15 2019-02-01 长江存储科技有限责任公司 一种3d nand存储器及其制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113764432A (zh) * 2020-01-02 2021-12-07 长江存储科技有限责任公司 3d存储器件及其制造方法
CN113764432B (zh) * 2020-01-02 2024-02-27 长江存储科技有限责任公司 3d存储器件及其制造方法
CN111430363A (zh) * 2020-04-14 2020-07-17 中国科学院微电子研究所 一种3d nand存储器件及其制造方法
CN113013171A (zh) * 2021-03-01 2021-06-22 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法、半导体机台

Also Published As

Publication number Publication date
CN110265402B (zh) 2020-09-18

Similar Documents

Publication Publication Date Title
US9230983B1 (en) Metal word lines for three dimensional memory devices
US9805805B1 (en) Three-dimensional memory device with charge carrier injection wells for vertical channels and method of making and using thereof
US9570455B2 (en) Metal word lines for three dimensional memory devices
US9331093B2 (en) Three dimensional NAND device with silicon germanium heterostructure channel
CN107818984B (zh) 一种3d nand存储器件及其制造方法
US9443867B2 (en) Method of making damascene select gate in memory device
CN110246846A (zh) 一种3d nand存储器件及其制造方法
KR20200035469A (ko) 환형 차단 유전체들을 갖는 3차원 메모리 디바이스 및 그 제조 방법
CN108093656A (zh) 具有该具有套环部分的接合电极的多级存储器堆叠结构及其制造方法
WO2020131170A1 (en) Three-dimensional memory device having stressed vertical semiconductor channels and method of making the same
WO2016025191A1 (en) Three dimensional nand string memory devices and methods of fabrication thereof
CN110010613A (zh) 三维半导体存储器件及其制造方法
WO2016032838A2 (en) Monolithic three dimensional nand strings and methods of fabrication thereof
CN110211966A (zh) 一种3d nand存储器件及其制造方法
CN109920793A (zh) 3d存储器件及其制造方法
JP2016530719A (ja) 半導体構造および半導体構造の製造方法
CN110211960A (zh) 一种3d nand存储器件及其制造方法
CN110265402A (zh) 一种3d nand存储器件及其制造方法
KR20130124289A (ko) 초고밀도 수직 nand 메모리 장치 및 이를 제조하는 방법
CN103620789A (zh) 3d垂直nand以及通过前侧工艺和后侧工艺制造其的方法
CN109742080B (zh) 一种三维存储器及其制备方法
CN110211964A (zh) 3d nand存储器及其形成方法
WO2020226702A1 (en) Three-dimensional memory device using epitaxial semiconductor channels and a buried source line and method of making the same
CN110265403A (zh) 一种3d nand存储器件及其制造方法
CN108470737A (zh) 三维存储器及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant