KR102608191B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물을 관통하는 스트레인드 채널막; 상기 스트레인드 채널막과 접하고, 상기 스트레인드 채널막에 응력(stress)을 가하는 스트레서막; 및 상기 스트레서막 내에 형성된 코어막을 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 전자 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 제조 공정이 용이하고 안정적인 구조 및 개선된 특성을 갖는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물을 관통하는 스트레인드 채널막; 상기 스트레인드 채널막과 접하고, 상기 스트레인드 채널막에 응력(stress)을 가하는 스트레서막; 및 상기 스트레서막 내에 형성된 코어막을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 적층물; 상기 적층물을 관통하는 스트레서막; 상기 스트레서막의 외주면을 감싸고, 상기 스트레서막으로부터 가해진 인장 응력에 의해 전자 이동도가 증가된 스트레인드 채널막; 및 상기 스트레인드 채널막의 외주면을 감싸는 메모리막을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계; 상기 제1 및 제2 물질막들을 관통하는 개구부를 형성하는 단계; 상기 개구부 내에 채널막을 형성하는 단계; 상기 채널막 내에 스트레서막을 형성하는 단계; 및 상기 스트레서막 및 상기 채널막을 열처리하여, 스트레인드 채널막을 형성하는 단계를 포함할 수 있다.
반도체 장치는 전자 이동도가 개선된 스트레인드 채널막을 포함한다. 따라서, 적층된 메모리 셀들의 셀 전류를 개선할 수 있다. 또한, 채널막과 직접 접하도록 스트레서막을 형성한 후, 열처리를 통해 스트레서막으로부터 채널막으로 인장 응력을 집접 가하므로, 스트레인드 채널막을 용이하게 형성할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 단면도이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 5는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 6은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
이하에서는, 본 발명의 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 단면도이다. 본 도면은 설명의 편의를 위해, 메모리 셀이 형성되는 영역을 중심으로 도시하였고, 그 외의 영역은 생략하였음에 유의하여야 한다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 적층물(ST) 및 적층물(ST)을 관통하는 관통 구조(TS)를 포함한다. 적층물(ST) 및 관통 구조(TS)는 적층된 메모리 셀들을 포함하는 메모리 스트링들을 형성하기 위한 것으로, 메모리 스트링들은 기판 상에 수직으로 배열되거나, U 형태, W 형태 등으로 배열될 수 있다. 본 도면에는 도시되지 않았으나, 적층물(ST)의 하부에는 소스 구조, 주변 회로 등이 위치될 수 있다.
적층물(ST)은 교대로 적층된 도전막들(11) 및 절연막들(12)을 포함한다. 도전막들(11)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극일 수 있고, 절연막들(12)은 적층된 도전막들(11)을 상호 절연시키기 위한 것일 수 있다. 일 예로, 적층된 도전막들(11) 중 최상부 적어도 하나의 도전막(11)은 드레인 선택 트랜지스터의 게이트 전극이고, 최하부 적어도 하나의 도전막(11)은 소스 선택 트랜지스터의 게이트 전극이고, 나머지 도전막들(11)은 메모리 셀의 게이트 전극일 수 있다. 다른 예로, 적층된 도전막들(11) 중 최상부 적어도 하나의 도전막(11)은 선택 트랜지스터의 게이트 전극이고, 최하부 적어도 하나의 도전막(11)은 파이프 트랜지스터의 게이트 전극이고, 나머지 도전막들(11)은 메모리 셀의 게이트 전극일 수 있다.
관통 구조(TS)는 적층 방향으로 적층물(ST)을 관통하는 개구부(OP) 내에 위치될 수 있다. 관통 구조(TS)는 메모리막(13), 스트레인드 채널막(14), 스트레서막(15) 및 코어막(16)을 포함할 수 있다.
스트레인드 채널막(14)은 메모리 셀, 선택 트랜지스터 등의 구동 시에 전류 경로를 제공하기 위한 것이다. 스트레서막(15)은 채널막에 인장 응력(strained stress)을 가해 스트레인드 채널막(14)을 형성하기 위한 것이다. 스트레인드 채널막(14)과 스트레서막(15)은 열팽창계수가 서로 상이할 수 있다. 예를 들어, 스트레인드 채널막(14)은 반도체 물질을 포함할 수 있고, 폴리실리콘막일 수 있다. 또한, 스트레서막(15)은 인장 응력이 유발될 수 있는 물질을 포함하며, SiN과 같은 질화물을 포함할 수 있다.
스트레인드 채널막(14)은 스트레서막(15)으로부터 가해진 스트레스에 의해 고유의 특성이 변형된 채널막으로, 스트레스가 가해지지 않은 채널막에 비해 높은 캐리어 이동도(carrier mobility)를 갖는다. 예를 들어, 폴리실리콘막으로 형성된 채널막에 비해, 인장 응력이 가해진 스트레인드 채널막(14)은 높은 전자 이동도를 갖는다. 따라서, 적층된 메모리 셀의 개수가 증가되더라도, 스트레인드 채널막(14)에 흐르는 전류의 세기가 감소되는 것을 방지할 수 있다.
또한, 스트레서막(15)으로부터 스트레인드 채널막(14)으로 인장 응력을 효율적으로 전달하기 위해, 스트레서막(15)과 스트레인드 채널막(14)은 상호 접하도록 위치된다. 예를 들어, 스트레인드 채널막(14)이 오픈된 중심 영역을 갖고, 스트레인드 채널막(14)의 내벽에 직접 접하도록 스트레서막(15)이 위치될 수 있다. 또한, 스트레인드 채널막(14)이 스트레서막(15)의 외주면을 감싸고, 스트레서막(15)의 외주면과 스트레인드 채널막(14)의 내면이 직접 접할 수 있다.
코어막(16)은 스트레서막(15) 내에 형성된다. 예를 들어, 스트레서막(15)은 중심 영역이 오픈된 형태를 갖고, 오픈된 중심 영역에 코어막(16)이 형성될 수 있다. 코어막(16)은 PSZ(Polysilazane) 등의 절연물을 포함한다.
메모리막(13)은 스트레인드 채널막(14)과 도전막들(11)의 사이에 개재되며, 터널절연막, 데이터 저장막 및 전하차단막 중 적어도 하나를 포함한다. 데이터 저장막은 폴리실리콘 등의 플로팅 게이트, 질화물 등의 전하 트랩 물질, 상변화 물질, 나노 닷 등을 포함할 수 있다. 참고로, 메모리막(13)은 스트레인드 채널막(14)과 절연막들(12)의 사이에 개재되고 스트레인드 채널막(14)의 외주면을 감싸는 형태를 가질 수 있다. 또한, 메모리막(13)은 도전막들(11)과 절연막들(12)의 사이에 개재되고, 도전막들(11)을 각각 감싸는 형태를 가질 수 있다.
전술한 바와 같은 구조에 따르면, 적층된 메모리 셀들 및 선택 트랜지스터들이 스트레인드 채널막(14)을 포함한다. 따라서, 반도체 장치의 물리적인 구조(dimension)를 변경하지 않고도, 채널막 고유의 특성인 캐리어 이동도를 개선함으로써, 반도체 장치의 특성을 개선할 수 있다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 제1 물질막들(21) 및 제2 물질막들(22)이 교대로 적층된 적층물(ST)을 형성한다. 여기서, 제1 물질막들(21)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극을 형성하기 위한 것일 수 있고, 제2 물질막들(22)은 적층된 게이트 전극들을 상호 절연시키기 위한 절연막을 형성하기 위한 것일 수 있다.
제1 물질막들(21)은 제2 물질막들(22)에 대해 식각 선택비가 높은 물질로 형성된다. 일 예로, 제1 물질막들(21)은 질화물 등을 포함하는 희생막이고, 제2 물질막들(22)은 산화물 등을 포함하는 절연막일 수 있다. 다른 예로, 제1 물질막들(21)은 폴리실리콘, 텅스텐 등을 포함하는 도전막이고, 제2 물질막들(22)은 산화물 등을 포함하는 절연막일 수 있다. 또 다른 예로, 제1 물질막들(21)은 도프드 폴리실리콘 등을 포함하는 도전막이고, 제2 물질막들(22)은 언도프드 폴리실리콘 등을 포함하는 희생막일 수 있다.
이어서, 적층물(ST)을 관통하는 개구부들(OP)을 형성한다. 개구부들(OP)은 적층물(ST)을 관통하여 하부의 소스 구조를 노출시키는 깊이로 형성될 수 있다. 또한, 개구부들(OP)은 원형, 타원형, 사각형, 다각형 등의 단면을 가질 수 있다.
도 2b를 참조하면, 각각의 개구부들(OP) 내에 메모리막(23), 채널막(24) 및 스트레서막(25)을 차례로 형성한다. 여기서, 메모리막(23), 채널막(24) 및 스트레서막(25)은 개구부들(OP)의 내면을 따라 균일한 두께로 형성될 수 있다. 또한, 메모리막(23), 채널막(24) 및 스트레서막(25)은 개구부들(OP)을 완전히 채우지 않는 두께로 형성될 수 있다.
메모리막(23)은 전하차단막, 데이터 저장막 및 터널절연막 중 적어도 하나를 포함할 수 있다. 예를 들어, 데이터 저장막은 폴리실리콘 등의 플로팅 게이트, 질화물 등의 전하 트랩 물질, 상변화 물질, 나노 닷 등을 포함할 수 있다. 채널막(24)은 반도체 물질을 포함할 수 있다. 예를 들어, 채널막(24)은 비정질 실리콘막일 수 있다. 스트레서막(25)은 인장 응력이 유발될 수 있는 물질을 포함하며, SiN과 같은 질화물을 포함할 수 있다. 여기서, 스트레서막(25)은 채널막(24)과 열팽창계수가 상이한 물질로 형성될 수 있다. 또한, 스트레서막(25)은 화학기상증착(Chemical Vapor Deposition;CVD), 원자층증착(Atomic Layer Deposition) 등의 방식을 이용하여 형성될 수 있다.
도 2c를 참조하면, 열처리 공정을 실시하여 스트레인드 채널막(24A)을 형성한다. 이때, 개구부(OP)를 통해 스트레서막(25)을 열처리하므로, 스트레서막(25)의 전면을 균일하게 열처리할 수 있다. 스트레서막(25)에 열이 가해지면, 스트레서막(25) 내에 인장 응력이 유발된다. 또한, 스트레서막(25)과 채널막(24)이 직접 접하므로, 스트레서막(25)의 인장 응력이 채널막(24)으로 전달된다. 따라서, 채널막(24)에서도 인장 응력이 유발되어 스트레인드 채널막(24A)이 형성되며, 이를 통해, 전자 이동도가 증가된다.
또한, 열처리 과정에서 채널막(24)이 결정화될 수 있다. 채널막(24)이 비정질 실리콘막으로 형성된 경우, 열처리 과정에 의해 비정질 실리콘막이 폴리실리콘막으로 결정화될 수 있다. 여기서, 열처리 공정은 400 내지 800℃에서 2 내지 6 시간 동안 진행될 수 있다. 예를 들어, 열처리 공정은 약 600℃에서 약 4시간 동안 진행될 수 있다.
도 2d를 참조하면, 스트레서막(25) 내에 코어막(26)을 형성한다. 여기서, 코어막(26)은 PSZ 등을 포함하는 절연막일 수 있고, 내부에 에어 갭을 포함할 수 있다.
이어서, 적층물을 관통하는 슬릿(미도시됨)을 형성한 후, 슬릿을 통해 제1 또는 제2 물질막들(21, 22)을 제3 물질막들(27)로 대체할 수 있다. 일 예로, 제1 물질막들(21)이 희생막이고 제2 물질막들(22)이 절연막인 경우, 제1 물질막들(21)을 텅스텐(W) 등의 금속을 포함하는 도전막으로 대체한다. 다른 예로, 제1 물질막들(21)이 도전막이고 제2 물질막들(22)이 절연막인 경우, 제1 물질막들(21)을 실리사이드화한다. 또 다른 예로, 제1 물질막들(21)이 도전막이고 제2 물질막들(22)이 희생막인 경우, 제2 물질막들(22)을 절연막으로 대체한다.
전술한 바와 같은 제조 방법에 따르면, 스트레서막(25)을 통해 채널막(24)에 인장 응력을 가함으로써, 스트레인드 채널막(24A)을 형성할 수 있다. 특히, 열처리 공정을 이용하여, 채널막(24)을 결정화시킴과 동시에 인장 응력을 가함으로써, 전자 이동도가 개선된 스트레인드 채널막(24A)을 형성할 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있으며, 앞서 도 1 내지 도 2d를 참조하여 설명된 구조를 포함할 수 있다. 또한, 메모리 장치(1200)는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물을 관통하는 스트레인드 채널막; 상기 스트레인드 채널막과 접하고, 상기 스트레인드 채널막에 응력(stress)을 가하는 스트레서막; 및 상기 스트레서막 내에 형성된 코어막을 포함하도록 구성된다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 및 특성 또한 향상시킬 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 앞서 도 1 내지 도 2d를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(1200')는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물을 관통하는 스트레인드 채널막; 상기 스트레인드 채널막과 접하고, 상기 스트레인드 채널막에 응력(stress)을 가하는 스트레서막; 및 상기 스트레서막 내에 형성된 코어막을 포함하도록 구성된다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 및 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 5는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 앞서 도 1 내지 도 2d를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(2100)는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물을 관통하는 스트레인드 채널막; 상기 스트레인드 채널막과 접하고, 상기 스트레인드 채널막에 응력(stress)을 가하는 스트레서막; 및 상기 스트레서막 내에 형성된 코어막을 포함하도록 구성된다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 4를 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 앞서 도 1 내지 도 2d를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(3500)는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물을 관통하는 스트레인드 채널막; 상기 스트레인드 채널막과 접하고, 상기 스트레인드 채널막에 응력(stress)을 가하는 스트레서막; 및 상기 스트레서막 내에 형성된 코어막을 포함하도록 구성된다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11: 도전막 12: 절연막
13: 메모리막 14: 스트레인드 채널막
15: 스트레서막 16: 코어막
21: 제1 물질막 22: 제2 물질막
23: 메모리막 24: 채널막
24A: 스트레인드 채널막 25: 스트레서막
26: 코어막 27: 제3 물질막

Claims (14)

  1. 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물;
    상기 적층물을 관통하는 스트레인드 채널막;
    상기 스트레인드 채널막과 접하고, 상기 스트레인드 채널막에 응력(stress)을 가하는 스트레서막; 및
    상기 스트레서막 내에 형성된 코어막
    을 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 스트레인드 채널막은 상기 스트레서막으로부터 가해진 인장 응력(tensile stress)에 의해 전자 이동도가 증가된
    반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 스트레서막은 가열시 인장 응력(tensile stress)이 유발되는 물질을 포함하는
    반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 스트레서막은 질화막인
    반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 스트레서막은 질화물을 포함하고, 상기 코어막은 산화물을 포함하는
    반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 스트레인드 채널막과 상기 스트레서막은 열팽창계수가 상이한
    반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 스트레서막과 상기 스트레인드 채널막은 직접 접하고, 상기 스트레서막의 인장 응력에 의해 상기 스트레인드 채널막의 인장 응력이 유발되는
    반도체 장치.
  8. 적층물;
    상기 적층물을 관통하는 스트레서막;
    상기 스트레서막의 외주면을 감싸고, 상기 스트레서막과 상이한 열팽창계수를 갖는 스트레인드 채널막; 및
    상기 스트레인드 채널막의 외주면을 감싸는 메모리막
    을 포함하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 스트레인드 채널막은 상기 스트레서막의 외주면과 직접 접하는
    반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 스트레인드 채널막은 상기 스트레서막으로부터 가해진 인장 응력에 의해 전자 이동도가 증가된
    반도체 장치.
  11. 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계;
    상기 제1 및 제2 물질막들을 관통하는 개구부를 형성하는 단계;
    상기 개구부 내에 채널막을 형성하는 단계;
    상기 채널막 내에 스트레서막을 형성하는 단계; 및
    상기 스트레서막 및 상기 채널막을 열처리하여, 스트레인드 채널막을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 열처리에 의해 상기 스트레서막 내에 인장 응력이 유발되고, 상기 스트레서막의 인장 응력이 상기 채널막에 가해져, 상기 스트레인드 채널막이 형성되는
    반도체 장치의 제조 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 스트레인드 채널막을 형성한 후, 상기 스트레서막 내에 코어막을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 채널막은 비정질 실리콘을 포함하고, 상기 열처리에 의해 결정화되는
    반도체 장치의 제조 방법.
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