CN110010613A - 三维半导体存储器件及其制造方法 - Google Patents

三维半导体存储器件及其制造方法 Download PDF

Info

Publication number
CN110010613A
CN110010613A CN201811493187.8A CN201811493187A CN110010613A CN 110010613 A CN110010613 A CN 110010613A CN 201811493187 A CN201811493187 A CN 201811493187A CN 110010613 A CN110010613 A CN 110010613A
Authority
CN
China
Prior art keywords
pattern
vertical
semiconductor
semiconductor pattern
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811493187.8A
Other languages
English (en)
Other versions
CN110010613B (zh
Inventor
崔至薰
金东谦
金成吉
金智美
李相受
洪慧垠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN110010613A publication Critical patent/CN110010613A/zh
Application granted granted Critical
Publication of CN110010613B publication Critical patent/CN110010613B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一种三维半导体存储器件，包括：电极结构，其包括垂直堆叠在半导体层上的电极；垂直半导体图案，其穿透电极结构并连接到半导体层；以及垂直绝缘图案，其在电极结构与垂直半导体图案之间。垂直绝缘图案包括在电极结构的侧壁上的侧壁部分以及沿着半导体层的顶表面的一部分从侧壁部分延伸的突起。垂直半导体图案包括：垂直沟道部分，其具有第一厚度并沿着垂直绝缘图案的侧壁部分延伸；以及接触部分，其从垂直沟道部分延伸并沿着垂直绝缘图案的突起和半导体层的顶表面共形地延伸。接触部分具有大于第一厚度的第二厚度。

Description

三维半导体存储器件及其制造方法
技术领域
本发明构思的实施方式涉及三维(3D)半导体存储器件及其制造方法，更具体地，涉及具有改进的可靠性和集成密度的3D半导体存储器件及其制造方法。
背景技术
半导体器件已经高度集成，从而提高性能并降低制造成本。半导体器件的集成密度直接影响半导体器件的成本。二维(2D)或平面半导体器件的集成密度可主要由单位存储单元占据的面积确定。因此，2D或平面半导体器件的集成密度可能受到形成精细图案的技术的影响。然而，由于高价设备可以用于形成精细图案，因此2D半导体器件的集成密度持续增加但仍然被限制。因此，已经开发出三维(3D)半导体存储器件以解决上述和其它限制。3D半导体存储器件可以包括三维布置的存储单元。
发明内容
本发明构思的实施方式可以提供能够提高可靠性和集成密度的三维(3D)半导体存储器件。
本发明构思的实施方式还可以提供用于制造3D半导体存储器件的方法，该3D半导体存储器件能够提高可靠性和集成密度。
在一些实施方式中，一种3D半导体存储器件可以包括：电极结构，其包括垂直堆叠在半导体层上的电极；垂直半导体图案，其穿透电极结构并连接到半导体层；以及垂直绝缘图案，其设置在电极结构与垂直半导体图案之间。垂直绝缘图案可以包括在电极结构的侧壁上的侧壁部分以及在半导体层的顶表面的一部分上从侧壁部分延伸的突起。垂直半导体图案可以包括：垂直沟道部分，其具有第一厚度并沿着垂直绝缘图案的侧壁部分延伸；以及接触部分，其从垂直沟道部分延伸并沿着垂直绝缘图案的突起和半导体层的顶表面共形地延伸。接触部分可以具有大于第一厚度的第二厚度。
在一些实施方式中，一种3D半导体存储器件可以包括：衬底，其包括第一区域和第二区域；电极结构，其包括垂直堆叠在衬底上的电极；第一垂直结构，其穿透第一区域上的电极结构并具有第一宽度；第二垂直结构，其穿透第二区域上的电极结构并具有大于第一宽度的第二宽度；以及下半导体图案，其设置在第一垂直结构和第二垂直结构中的每个与衬底之间并连接到衬底。第一垂直结构和第二垂直结构中的每个可以包括连接到下半导体图案的垂直半导体图案以及设置在电极结构与下半导体图案上的垂直半导体图案之间的垂直绝缘图案。垂直绝缘图案可以包括在电极结构的侧壁上的侧壁部分以及在下半导体图案的顶表面的一部分上延伸的突起。垂直半导体图案可以包括在垂直绝缘图案的侧壁部分上的具有第一厚度的垂直沟道部分以及在垂直绝缘图案的突起的侧壁上的具有大于第一厚度的第二厚度的接触部分。
附图说明
鉴于附图和随附的详细描述，本发明构思将变得更加明显。
图1是示出根据本发明构思的一些实施方式的三维(3D)半导体存储器件的单元阵列的电路图。
图2A和2B是示出根据本发明构思的一些实施方式的3D半导体存储器件的俯视图。
图3是沿图2A或2B的线I-I'和II-II'截取的剖视图，以示出根据本发明构思的一些实施方式的3D半导体存储器件。
图4A、4B、4C、4D和4E是图3的部分P1和P2的放大视图，以示出根据本发明构思的一些实施方式的3D半导体存储器件的部分。
图5是沿图2A或2B的线I-I'和II-II'截取的剖视图，以示出根据本发明构思的一些实施方式的3D半导体存储器件。
图6示出图5的部分P3和P4的放大视图。
图7是示出根据本发明构思的一些实施方式的3D半导体存储器件的剖视图。
图8至14是沿图2A或2B的线I-I'和II-II'截取的剖视图，以示出根据本发明构思的一些实施方式的用于制造3D半导体存储器件的方法。
图15至18、20和21是图11的部分P5和P6的放大视图，以示出在根据本发明构思的一些实施方式的制造3D半导体存储器件的方法中形成第一垂直结构和第二垂直结构的方法。
图19A是示出在根据本发明构思的一些实施方式的形成沟道半导体图案的方法中形成局部半导体层的方法的流程图。
图19B和19C是示出在根据本发明构思的一些实施方式的制造3D半导体存储器件的方法中形成局部半导体层的方法的放大图。
图22、23和24是图11的部分P5和P6的放大视图，以示出在根据本发明构思的一些实施方式的制造3D半导体存储器件的方法中形成第一垂直结构和第二垂直结构的方法。
具体实施方式
下文中将参照附图详细描述本发明构思的实施方式。
图1是示出根据本发明构思的一些实施方式的三维(3D)半导体存储器件的单元阵列的电路图。
参照图1，根据一些实施方式的3D半导体存储器件的单元阵列可以包括公共源极线CSL、多个位线BL0至BL2、以及连接在公共源极线CSL与位线BL0至BL2之间的多个单元串CSTR。在一些实施方式中，三维半导体存储器件可以是垂直型NAND闪速存储器件。
位线BL0至BL2可以在第一方向D1上彼此间隔开并且可以在第二方向D2上延伸。当在这里使用时，术语第一、第二、第三等仅用于将一个方向、区域、部分或元件与另一个区分开。单元串CSTR可以在第一方向D1和第二方向D2上二维布置，并且可以在第三方向D3上延伸。多个单元串CSTR可以并联连接到位线BL0至BL2的每个。多个单元串CSTR可以共同连接到公共源极线CSL。
在一些实施方式中，单元串CSTR的每个可以包括彼此串联连接的第一串选择晶体管SST1和第二串选择晶体管SST2、彼此串联连接的存储单元MCT、以及地选择晶体管GST。存储单元MCT的每个可以包括数据存储元件。第二串选择晶体管SST2可以连接到位线BL0至BL2中的一个，并且地选择晶体管GST可以连接到公共源极线CSL。存储单元MCT可以串联连接在第一串选择晶体管SST1与地选择晶体管GST之间。另外，单元串CSTR的每个还可以包括连接在第一串选择晶体管SST1与存储单元MCT之间的虚设单元DMC。
图2A和2B是示出根据本发明构思的一些实施方式的3D半导体存储器件的俯视图。图3是沿图2A或2B的线I-I'和II-II'截取的剖视图，以示出根据本发明构思的一些实施方式的3D半导体存储器件。图4A、4B、4C、4D和4E是图3的部分P1和P2的放大视图，以示出根据本发明构思的一些实施方式的3D半导体存储器件的部分。
参照图2A、2B和3，衬底10可以包括单元阵列区域CAR和连接区域CNR。衬底10可以包括具有半导体特性的材料(例如硅晶片)、绝缘材料(例如玻璃衬底)、或者覆盖有绝缘材料的半导体或导体。例如，衬底10可以是具有第一导电类型的硅晶片。当在这里使用时，描述为“被另一元件覆盖”或“覆盖另一元件”或“由另一元件围绕”的元件不需要完全覆盖或围绕。
电极结构ST可以提供在衬底10上，并且可以在第一方向D1上从单元阵列区域CAR延伸到连接区域CNR上。当一元件被称为在另一元件(例如层或衬底)“上”或“连接到”或“邻近”另一元件(例如层或衬底)时，它能直接在所述另一元件上或连接到所述另一元件或邻近所述另一元件，或者还可以存在居间元件。相反，当一元件被称为直接在另一元件“上”或“直接连接到”或“紧邻”另一元件时，不存在居间元件。电极结构ST可以在衬底10上提供为多个，并且电极结构ST可以在垂直于第一方向D1的第二方向D2上彼此间隔开。这里，第一方向D1和第二方向D2可以是基本平行于衬底10的顶表面的水平方向。缓冲绝缘层11可以设置在电极结构ST与衬底10之间，并且可以包括硅氧化物层。
电极结构ST可以包括电极EL和绝缘层ILD，其在垂直于衬底10的顶表面的第三方向D3(即垂直方向)上交替地且重复地堆叠。电极EL的厚度可以基本彼此相等，并且绝缘层ILD的厚度可以改变或可以取决于3D半导体存储器件的特性而不同。至少一些绝缘层ILD中的每个的厚度可以小于电极EL的每个的厚度。在一些实施方式中，绝缘层ILD中的一个可以比电极EL厚。例如，电极EL可以包括掺杂半导体材料(例如掺杂硅)、金属(例如钨、铜或铝)、导电金属氮化物(例如钛氮化物或钽氮化物)、和/或过渡金属(例如钛或钽)。术语“和/或”包括一个或更多个相关所列项目的任何和所有组合。绝缘层ILD的每个可以包括例如硅氧化物层或低k电介质层。
电极结构ST可以在连接区域CNR上具有台阶结构。详细地，随着离衬底10的垂直距离增加，电极EL在第一方向D1上的长度可以顺序减小，并且随着离单元阵列区域CAR的水平距离增加，电极结构ST的高度可以减小。另外，当在俯视图中观察时，连接区域CNR上的电极EL的侧壁可以以相等的间隔沿第一方向D1布置。电极EL的每个可以在连接区域CNR上具有垫部分，并且电极EL的垫部分可以位于彼此水平地和垂直地不同的位置。位于电极EL的最上层的电极可以具有在第一方向D1上延伸的线形状，并且可以通过隔离绝缘图案40彼此间隔开。
在一些实施方式中，3D半导体存储器件可以是垂直NAND闪速存储器件。在这种情况下，电极结构ST的至少一些电极EL可以用作图1的存储单元(或存储单元晶体管)MCT和DMC的控制栅电极。例如，电极EL可以用作图1中示出的地选择线GSL0至GSL2、字线WL0至WLn和DWL、以及串选择线SSL1和SSL2。
平坦化绝缘层50可以覆盖衬底10上的电极结构ST。平坦化绝缘层50可以具有基本平坦的顶表面并且可以覆盖连接区域CNR上的电极结构ST的台阶结构。平坦化绝缘层50可以包括一个绝缘层或多个堆叠的绝缘层。例如，平坦化绝缘层50可以包括硅氧化物层和/或低k电介质层。
多个第一垂直结构VS1可以穿透单元阵列区域CAR上的电极结构ST，并且多个第二垂直结构VS2可以穿透连接区域CNR上的平坦化绝缘层50和电极结构ST。
当在俯视图中观察时，第一垂直结构VS1可以以矩阵形式或Z字形形式布置。第一垂直结构VS1的每个可以具有圆形顶表面。第二垂直结构VS2的宽度可以大于第一垂直结构VS1的宽度。在一些实施方式中，第二垂直结构VS2的每个的顶表面可以具有圆形形状，如图2A所示。或者，第二垂直结构VS2的每个的顶表面可以具有椭圆形状，如图2B所示，或可以具有条形状。第二垂直结构VS2的顶表面可以设置在与第一垂直结构VS1的顶表面基本相同的水平处。多个第二垂直结构VS2可以穿透每个电极EL的垫部分。随着离单元阵列区域CAR的水平距离增加，第二垂直结构VS2穿透的电极EL的数量可以减少。当在俯视图中观察时，穿透垫部分的每个的多个第二垂直结构VS2可以设置为围绕单元接触插塞CPLG的每个。在一些实施方式中，当在俯视图中观察时，一些第二垂直结构VS2可以穿透彼此垂直相邻的垫部分的边界。在某些实施方式中，第二垂直结构VS2的布置可以被不同地修改。连接到位线接触插塞BPLG的导电垫PAD可以设置在第一垂直结构VS1的每个的顶端上，即设置在第一垂直半导体图案USP1的顶端上。同样地，导电垫PAD可以设置在第二垂直结构VS2的每个的顶端上。
在一些实施方式中，第一下半导体图案LSP1可以设置在衬底10与每个第一垂直结构VS1之间，第二下半导体图案LSP2可以设置在衬底10与每个第二垂直结构VS2之间。第二下半导体图案LSP2可以是虚设下半导体图案。空间关系术语，诸如“在……之下”、“在……下面”、“下部”、“在……之上”、“上部”、“更高”等，除图中描绘的取向之外，还旨在涵盖装置在使用或在操作中的不同取向。这里所述的各个“水平”可以相对于衬底10。
第一下半导体图案LSP1和第二下半导体图案LSP2可以与衬底10直接接触，并且可以包括从衬底10生长的柱形外延图案。在一些实施方式中，第一下半导体图案LSP1和第二下半导体图案LSP2可以由单晶硅(Si)形成。或者，第一下半导体图案LSP1和第二下半导体图案LSP2可以包括锗(Ge)、硅锗(SiGe)、III-V族半导体化合物或II-VI族半导体化合物。第一下半导体图案LSP1和第二下半导体图案LSP2可以是未掺杂的图案，或者可以掺杂有其导电类型与衬底10的导电类型相同的掺杂剂。
参照图3和4A，第一下半导体图案LSP1和第二下半导体图案LSP2可以穿透电极结构ST的下部，例如最下面的电极EL。
第一下半导体图案LSP1可以在第三方向D3上具有第一高度H1，并且可以具有第一宽度W1。第一下半导体图案LSP1的第一高度H1可以大于最下面的电极EL的厚度。第一下半导体图案LSP1的顶表面可以高于最下面的电极EL的顶表面，并且可以低于设置在最下面的电极EL上的最下面的绝缘层ILD的顶表面。
第二下半导体图案LSP2可以在第三方向D3上具有第二高度H2，并且第二高度H2可以小于第一下半导体图案LSP1的第一高度H1。第二下半导体图案LSP2可以具有大于第一下半导体图案LSP1的第一宽度W1的第二宽度W2。第二下半导体图案LSP2的顶表面可以设置在比电极结构ST的最下面的电极EL的顶表面更高的水平处。或者，第二下半导体图案LSP2的顶表面可以设置在比电极结构ST的最下面的电极EL的顶表面低的水平处。在某些实施方式中，随着离单元阵列区域CAR的水平距离增加，第二下半导体图案LSP2的高度可以顺序减小。
栅极绝缘层15可以设置在第一下半导体图案LSP1和第二下半导体图案LSP2中的每个的侧壁上。栅极绝缘层15可以设置在第一下半导体图案LSP1和第二下半导体图案LSP2中的每个与最下面的电极EL之间。栅极绝缘层15可以包括硅氧化物层(例如热氧化物层)。栅极绝缘层15可以具有圆形侧壁。
参照图4A，第一垂直结构VS1的每个可以包括第一垂直绝缘图案VP1、第一垂直半导体图案USP1和第一填充绝缘图案VI1。第二垂直结构VS2的每个可以包括第二垂直绝缘图案VP2、第二垂直半导体图案USP2和第二填充绝缘图案VI2。第二垂直结构可以是虚设垂直结构。因此，第二垂直绝缘图案VP2、第二垂直半导体图案USP2和第二填充绝缘图案VI2可以分别是虚设垂直绝缘图案、虚设垂直半导体图案和虚设填充绝缘图案。
第一垂直绝缘图案VP1可以设置在电极结构ST与第一垂直半导体图案USP1之间，并且可以具有其顶端和底端敞开的管形状或通心粉形状。更详细地，第一垂直绝缘图案VP1可以包括在第三方向D3上延伸以沿电极结构ST的内侧壁延伸或覆盖电极结构ST的内侧壁的侧壁部分、以及从侧壁部分横向延伸或突出以沿第一下半导体图案LSP1的一部分延伸或覆盖第一下半导体图案LSP1的一部分的突起PP。
第二垂直绝缘图案VP2可以设置在电极结构ST与第二垂直半导体图案USP2之间，并且可以具有其顶端和底端敞开的管形状或通心粉形状。像第一垂直绝缘图案VP1一样，第二垂直绝缘图案VP2可以包括在第三方向D3上延伸的侧壁部分、以及从侧壁部分横向延伸或突出以沿第二下半导体图案LSP2的一部分延伸或覆盖第二下半导体图案LSP2的一部分的突起PP。
第一垂直绝缘图案VP1和第二垂直绝缘图案VP2可以在电极结构ST的内侧壁上具有均匀的厚度T3。第一垂直绝缘图案VP1和第二垂直绝缘图案VP2中的每个可以包括多个层。在一些实施方式中，第一垂直绝缘图案VP1和第二垂直绝缘图案VP2中的每个可以包括3D半导体存储器件的数据存储元件。例如，第一垂直绝缘图案VP1和第二垂直绝缘图案VP2中的每个可以是NAND闪速存储器件的数据存储层，并且可以包括隧道绝缘层TIL、电荷存储层CIL和阻挡绝缘层BLK。或者，第一垂直绝缘图案VP1和第二垂直绝缘图案VP2中的每个可以包括用于相变存储单元的薄层或用于可变电阻存储单元的薄层。
在一些实施方式中，隧道绝缘层TIL可以与第一垂直半导体图案USP1和第二垂直半导体图案USP2中的每个直接接触，并且电荷存储层CIL可以设置在隧道绝缘层TIL与阻挡绝缘层BLK之间。例如，电荷存储层CIL可以包括陷阱绝缘层、浮置栅电极和/或包括导电纳米点的绝缘层。更详细地，电荷存储层CIL可以包括硅氮化物层、硅氮氧化物层、富硅氮化物层、纳米晶体硅层和/或层叠陷阱层。隧道绝缘层TIL可以包括一种或更多种材料，其具有比电荷存储层CIL的能带隙大的能带隙，并且阻挡绝缘层BLK可以包括高k电介质层，诸如铝氧化物层或铪氧化物层。
第一垂直半导体图案USP1可以与第一下半导体图案LSP1直接接触，并且可以具有拥有闭合的底端的管形状或U形状。第一垂直半导体图案USP1可以与第一垂直绝缘图案VP1的内侧壁直接接触。第一垂直半导体图案USP1的内部空间可以填充有包括绝缘材料的第一填充绝缘图案VI1。
第一垂直半导体图案USP1可以处于未掺杂状态，或者可以包括掺杂有具有与衬底10相同导电类型的掺杂剂的半导体材料。第一垂直半导体图案USP1可以具有与第一下半导体图案LSP1的晶体结构不同的晶体结构。例如，第一垂直半导体图案USP1可以具有单晶结构、非晶结构和/或多晶结构。
第一垂直半导体图案USP1的底表面可以设置在比第一下半导体图案LSP1的顶表面低的水平处。换言之，第一下半导体图案LSP1的顶表面的一部分可以凹入，并且第一垂直半导体图案USP1的底部可以设置在第一下半导体图案LSP1的顶表面的凹入区域中。另外，第一垂直半导体图案USP1的底表面可以设置在比最下面的电极EL的顶表面更高的水平处。
更详细地，第一垂直半导体图案USP1可以包括第一垂直沟道部分VCP1和第一接触部分CP1，第一垂直沟道部分VCP1在第三方向D3上延伸以沿第一垂直绝缘图案VP1的侧壁部分延伸或覆盖第一垂直绝缘图案VP1的侧壁部分，第一接触部分CP1从第一垂直沟道部分VCP1延伸并与第一下半导体图案LSP1的顶表面的凹入部分接触。这里，第一垂直沟道部分VCP1可以设置在第一垂直绝缘图案VP1的突起PP的顶表面上，并且第一接触部分CP1可以覆盖第一垂直绝缘图案VP1的突起PP的侧壁。第一垂直沟道部分VCP1可以在第一垂直绝缘图案VP1的侧壁部分上在水平方向上具有第一厚度T1，并且第一接触部分CP1可以在第一垂直绝缘图案VP1的突起PP的侧壁上在水平方向上具有第二厚度T2。这里，第二厚度T2可以大于第一厚度T1。第一垂直沟道部分VCP1的第一厚度T1可以小于第一垂直绝缘图案VP1的厚度T3。
在这里所述的一些实施方式中，由于第一垂直半导体图案USP1包括比第一垂直沟道部分VCP1厚的第一接触部分CP1(即T2>T1)，所以可以防止第一垂直半导体图案USP1在第一垂直半导体图案USP1的处于第一垂直绝缘图案VP1的突起PP上的或覆盖第一垂直绝缘图案VP1的突起PP的区域处的部分断开或者另外地避免不连续。另外，由于第一垂直半导体图案USP1的第一垂直沟道部分VCP1的第一厚度T1小于第一垂直绝缘图案VP1的厚度T3，所以在由半导体材料形成的第一垂直半导体图案USP1中可以减少晶界。因此，可以在用作3D半导体存储器件的操作中的沟道的第一垂直半导体图案USP1中改善电流流动。
第二垂直半导体图案USP2可以与第二下半导体图案LSP2直接接触，并且可以具有拥有闭合的底端的管形状或U形状。第二垂直半导体图案USP2可以与第二垂直绝缘图案VP2的内侧壁直接接触。第二垂直半导体图案USP2的内部空间可以填充有包括绝缘材料的第二填充绝缘图案VI2。第二填充绝缘图案VI2的底表面可以设置在比第二垂直绝缘图案VP2的底表面或第二下半导体图案LSP2的顶表面低的水平处。在一些实施方式中，第二填充绝缘图案VI2的宽度可以大于第一填充绝缘图案VI1的宽度。
第二垂直半导体图案USP2可以包括与第一垂直半导体图案USP1相同的半导体材料。第二垂直半导体图案USP2的底表面可以设置在比第一垂直半导体图案USP1的底表面低的水平处，并且可以设置在比第二下半导体图案LSP2的顶表面低的水平处。换言之，第二下半导体图案LSP2的顶表面的一部分可以凹入，并且第二垂直半导体图案USP2的底部可以设置在第二下半导体图案LSP2的顶表面的凹入区域中。
更详细地，第二垂直半导体图案USP2可以包括第二垂直沟道部分VCP2和第二接触部分CP2，第二垂直沟道部分VCP2在第三方向D3上延伸以沿第二垂直绝缘图案VP2的侧壁部分延伸或覆盖第二垂直绝缘图案VP2的侧壁部分，第二接触部分CP2从第二垂直沟道部分VCP2延伸并与第二下半导体图案LSP2的顶表面的凹入部分接触。在一些实施方式中，第二垂直半导体图案USP2的第二垂直沟道部分VCP2的厚度T1可以基本上等于第一垂直半导体图案USP1的第一垂直沟道部分VCP1的第一厚度T1。同样地，第二垂直半导体图案USP2的第二接触部分CP2的厚度T2可以基本上等于第一垂直半导体图案USP1的第一接触部分CP1的第二厚度T2。另外，第二垂直沟道部分VCP2的厚度T1可以小于第二垂直绝缘图案VP2的厚度T3。
根据图4A和4B中所示的实施方式，第一垂直半导体图案USP1和第二垂直半导体图案USP2可以具有圆形底表面。第一垂直半导体图案USP1和第二垂直半导体图案USP2的第一接触部分CP1和第二接触部分CP2可以均匀地覆盖第一下半导体图案LSP1和第二下半导体图案LSP2的顶表面(例如凹入部分)，并且可以在第一下半导体图案LSP1和第二下半导体图案LSP2的顶表面上具有第二厚度T2。另外，第一填充绝缘图案VI1和第二填充绝缘图案VI2中的每个可以包括覆盖第一接触部分CP1和第二接触部分CP2中的每个的下部以及覆盖第一垂直沟道部分VCP1和第二垂直沟道部分VCP2中的每个的上部，并且下部的宽度可以小于上部的宽度。
同时，根据图4A的实施方式，第一填充绝缘图案VI1的底表面可以设置在比第一垂直绝缘图案VP1的底表面或第一下半导体图案LSP1的顶表面(例如顶表面的非凹入部分)更低的水平处。同样地，第二填充绝缘图案VI2的底表面可以设置在比第二垂直绝缘图案VP2的底表面或第二下半导体图案LSP2的顶表面(例如顶表面的非凹入部分)更低的水平处。另一方面，根据图4B的实施方式，第一填充绝缘图案VI1的底表面(例如最低点)可以设置在比第一垂直绝缘图案VP1的底表面更高的水平处。同样地，第二填充绝缘图案VI2的底表面(例如最低点)可以设置在比第二垂直绝缘图案VP2的底表面更高的水平处。
根据图4C的实施方式，第一下半导体图案LSP1可以具有由相对于衬底10的顶表面倾斜的侧壁限定的第一凹陷区域。第一垂直半导体图案USP1的第一接触部分CP1可以共形地覆盖第一下半导体图案LSP1的第一凹陷区域的内表面(例如侧壁)，并且可以在凹陷区域的内表面上具有第二厚度T2。第一垂直半导体图案USP1的第一接触部分CP1可以具有楔形形状。
第二下半导体图案LSP2可以具有由相对于衬底10的顶表面倾斜的侧壁限定的第二凹陷区域。这里，第二凹陷区域的最大宽度可以大于第一凹陷区域的最大宽度。第二凹陷区域可以具有大致六边形形状(或大致西格玛形状)。第二垂直半导体图案USP2的第二接触部分CP2可以共形地覆盖第二下半导体图案LSP2的第二凹陷区域的内表面(例如侧壁)，并且可以在第二凹陷区域的内表面上具有第二厚度T2。另外，第二接触部分CP2可以包括朝向最下面的电极EL横向突出超过突出部分PP的侧壁的部分。第二填充绝缘图案VI2的底表面可以低于最下面的电极EL的顶表面。
根据图4D的实施方式，第一下半导体图案LSP1可以具有拥有菱形形状的第一凹陷区域，并且第一垂直半导体图案USP1的第一接触部分CP1可以共形地覆盖第一凹陷区域的内表面，并且可以包括横向突出超过突出部分PP的侧壁的部分。
根据图4E的实施方式，第一下半导体图案LSP1和第二下半导体图案LSP2可以分别具有大致六边形的第一凹陷区域和第二凹陷区域。第一垂直半导体图案USP1的第一接触部分CP1可以共形地覆盖第一凹陷区域的内表面，并且第一填充绝缘图案VI1的一部分可以填充其中形成第一接触部分CP1的第一凹陷区域。同样地，第二垂直半导体图案USP2的第二接触部分CP2可以共形地覆盖第二凹陷区域的内表面，并且第二填充绝缘图案VI2的一部分可以填充其中形成第二接触部分CP2的第二凹陷区域。
参照图4A至4E，水平绝缘图案HP可以从电极EL的每个与第一垂直结构VS1和第二垂直结构VS2中的每个之间延伸到每个电极EL的顶表面和底表面上。与最下面的电极EL相邻的水平绝缘图案HP可以从第一下半导体图案LSP1和第二下半导体图案LSP2中的每个的栅极绝缘层15与最下面的电极EL之间延伸到最下面的电极EL的顶表面和底表面上。水平绝缘图案HP可以是NAND闪速存储器件的数据存储层的一部分。例如，水平绝缘图案HP可以包括电荷存储层和阻挡绝缘层。或者，水平绝缘图案HP可以包括阻挡绝缘层的至少一部分。
再参照图2A和3，公共源极区域CSR可以形成在衬底10中，并且可以掺杂有第二导电类型的掺杂剂。公共源极区域CSR可以在第一方向D1上平行于电极结构ST延伸。例如，公共源极区域CSR可以包括N型掺杂剂(例如砷(As)或磷(P))。
公共源极插塞CSP可以连接到电极结构ST的子组之间的公共源极区域CSR。在一些实施方式中，公共源极插塞CSP可以具有基本均匀的上部宽度并且可以在第一方向D1上延伸。绝缘间隔物SP可以设置在公共源极插塞CSP与电极结构ST之间。或者，绝缘间隔物SP可以填充电极结构ST的子组之间的空间，并且公共源极插塞CSP可以穿透绝缘间隔物SP，从而局部连接到公共源极区域CSR。
第一层间绝缘层60可以设置在平坦化绝缘层50和电极结构ST上，并且可以覆盖第一垂直结构VS1的顶表面和第二垂直结构VS2的顶表面。第二层间绝缘层70可以设置在第一层间绝缘层60上，并且可以覆盖公共源极插塞CSP的顶表面。
单元接触插塞CPLG可以穿透第一层间绝缘层60和第二层间绝缘层70以及平坦化绝缘层50，从而分别连接到电极EL的垫部分。随着离单元阵列区域CAR的水平距离减小，单元接触插塞CPLG的垂直长度可以顺序地减小。单元接触插塞CPLG的顶表面可以基本上彼此共面。当在俯视图中观察时，单元接触插塞CPLG的每个可以被第二垂直结构VS2围绕。换言之，单元接触插塞CPLG的每个可以设置在彼此相邻的第二垂直结构VS2之间。
子位线SBL可以设置在单元阵列区域CAR的第二层间绝缘层70上，并且可以通过位线接触插塞BPLG电连接到第一垂直结构VS1。互连线CL可以设置在连接区域CNR的第二层间绝缘层70上，并且可以连接到单元接触插塞CPLG。第三层间绝缘层80可以设置在第二层间绝缘层70上，并且可以覆盖子位线SBL和互连线CL。
位线BL可以设置在第三层间绝缘层80上，并且可以在第二方向D2上延伸以交叉电极结构ST。位线BL可以通过接触插塞CT连接到子位线SBL。
图5是沿图2A或2B的线I-I'和II-II'截取的剖视图，以示出根据本发明构思的一些实施方式的3D半导体存储器件。图6示出图5的部分P3和P4的放大视图。
在图5和6的实施方式中，参照图2A、2B和3描述的第一下半导体图案LSP1和第二下半导体图案LSP2可以被省略。
第一垂直结构VS1中的每个可以包括第一垂直绝缘图案VP1、第一垂直半导体图案USP1和第一填充绝缘图案VI1。第二垂直结构VS2的每个可以包括第二垂直绝缘图案VP2、第二垂直半导体图案USP2和第二填充绝缘图案VI2。
如上所述，第一垂直绝缘图案VP1和第二垂直绝缘图案VP2中的每个可以包括在垂直方向上延伸以沿着电极结构ST的内侧壁延伸或覆盖电极结构ST的内侧壁的侧壁部分，以及从侧壁部分的底部横向延伸以沿着衬底10的顶表面的一部分延伸或覆盖衬底10的顶表面的一部分的突起PP。第一垂直半导体图案USP1和第二垂直半导体图案USP2可以分别包括在垂直方向上延伸的垂直沟道部分VCP1和VCP2以及与衬底10的顶表面直接接触的接触部分CP1和CP2。如上所述，垂直沟道部分VCP1和VCP2中的每个可以具有小于第一垂直绝缘图案VP1和第二垂直绝缘图案VP2中的每个的厚度T3的第一厚度T1，并且接触部分CP1和CP2的每个可以具有大于第一厚度T1的第二厚度T2。这里，第一垂直半导体图案USP1和第二垂直半导体图案USP2的接触部分CP1和CP2的每个可以具有如上参照图4A至4E所述的各种形状中的一种。
图7是示出根据本发明构思的一些实施方式的3D半导体存储器件的剖视图。
参照图7，3D半导体存储器件可以包括外围逻辑结构PS和堆叠在外围逻辑结构PS上的单元阵列结构CS。换言之，当在俯视图中观察时，单元阵列结构CS可以与外围逻辑结构PS重叠。
外围逻辑结构PS可以包括集成在衬底10上的外围电路。外围电路可以包括高压晶体管和低压晶体管、电阻器和/或电容器。衬底10可以是由半导体材料形成的半导体衬底。衬底10可以包括掺杂有N型掺杂剂的N阱区域和掺杂有P型掺杂剂的P阱区域。可以通过器件隔离层12在N阱区域和P阱区域中限定有源区域。
外围逻辑结构PS可以包括在衬底10上的外围晶体管PTR、外围电路插塞PCP、外围电路互连线ICL、以及覆盖包括外围晶体管PTR的外围电路的掩埋绝缘层90。外围晶体管PTR的每个可以包括外围栅电极以及在外围栅电极两侧处的源极掺杂区域和漏极掺杂区域。外围晶体管可以包括形成在N阱区域上的PMOS晶体管和形成在P阱区域上的NMOS晶体管。外围电路互连线ICL可以通过外围电路插塞PCP电连接到外围电路。例如，外围电路插塞PCP和外围电路互连线ICL可以电连接到NMOS和PMOS晶体管。
掩埋绝缘层90可以覆盖外围电路、外围电路插塞PCP和外围电路互连线ICL。掩埋绝缘层90可以包括多个堆叠的绝缘层。
单元阵列结构CS可以设置在掩埋绝缘层90上，并且可以包括水平半导体层100、电极结构ST、第一下半导体图案LSP1和第二下半导体图案LSP2、以及第一垂直结构VS1和第二垂直结构VS2。
水平半导体层100可以形成在覆盖外围电路的掩埋绝缘层90的顶表面上。换言之，水平半导体层100可以与掩埋绝缘层90接触。水平半导体层100可以包括单元阵列区域和与单元阵列区域相邻的连接区域，如参照图2A、2B和3所述。
水平半导体层100可以由半导体材料形成。例如，水平半导体层100可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷(GaAs)、铟镓砷(InGaAs)和/或铝镓砷(AlGaAs)。水平半导体层100可以包括掺杂有第一导电类型的掺杂剂的半导体材料和/或未掺杂掺杂剂的本征半导体材料。另外，水平半导体层100可以具有包括单晶结构、非晶结构和/或多晶结构的晶体结构。
上述电极结构ST、第一下半导体图案LSP1和第二下半导体图案LSP2、第一垂直结构VS1和第二垂直结构VS2、位线BL和互连线CL可以设置在水平半导体层100上。
电极结构ST可以在水平半导体层100上沿第一方向D1彼此平行地延伸，并且可以在第二方向D2上彼此间隔开，如参照图2A、2B和3所述。电极结构ST的每个可以包括垂直堆叠在水平半导体层100上的电极EL以及设置在电极EL之间的绝缘层ILD。如上所述，电极结构ST的每个可以在连接区域上具有台阶结构，以将电极EL电连接到外围逻辑结构PS。平坦化绝缘层50可以设置在水平半导体层100上，以沿着电极EL的垫部分延伸或覆盖电极EL的垫部分，垫部分构成台阶结构。第一垂直结构VS1和第二垂直结构VS2可以具有参照图4A至4E描述的技术特征。
用于将单元阵列结构CS电连接到外围逻辑结构PS的互连结构可以设置在电极结构ST的台阶结构上。互连结构可以包括穿透平坦化绝缘层50从而连接到电极EL的垫部分的单元接触插塞CPLG、设置在平坦化绝缘层50上并连接到单元接触插塞CPLG的互连线CL、以及穿透平坦化绝缘层50和水平半导体层100从而连接到外围逻辑结构PS的外围电路互连线ICL的连接接触插塞PLG。
图8至14是沿图2A或2B的线I-I'和II-II'截取的剖视图，以示出根据本发明构思的一些实施方式的用于制造3D半导体存储器件的方法。
参照图2A和8，模制结构110可以形成在衬底10上。模制结构110可以包括垂直地且交替地堆叠的牺牲层SL和绝缘层ILD。模制结构110可以从衬底10的单元阵列区域CAR延伸到连接区域CNR上。
在模制结构110中，牺牲层SL可以由相对于绝缘层ILD具有蚀刻选择性的材料形成。例如，牺牲层SL可以由与绝缘层ILD的绝缘材料不同的绝缘材料形成。例如，牺牲层SL的每个可以由硅氮化物层形成，并且绝缘层ILD的每个可以由硅氧化物层形成。牺牲层SL的厚度可以基本上彼此相等，并且绝缘层ILD的至少一个的厚度可以与绝缘层ILD中的另一个(另一些)绝缘层的厚度不同。
模制结构110的形成可以包括形成薄层结构，该薄层结构包括交替地堆叠在衬底10的整个顶表面上的牺牲层SL和绝缘层ILD，并且对薄层结构执行修整工艺。修整工艺可以包括形成覆盖单元阵列区域CAR和连接区域CNR上的薄层结构的掩模图案(未示出)的工艺、蚀刻薄层结构的一部分的工艺、以及减小掩模图案的平面面积的工艺。这里，可以交替地重复蚀刻薄层结构的一部分的工艺和减小掩模图案的平面面积的工艺。通过修整工艺，模制结构110可以在连接区域CNR上具有台阶结构。
参照图2A和9，在形成模制结构110之后，可以在衬底10上形成平坦化绝缘层50。平坦化绝缘层50可以由相对于牺牲层SL具有蚀刻选择性的绝缘材料形成。比模制结构110厚的填充绝缘层可以形成在衬底10的整个顶表面上，然后，可以对填充绝缘层执行平坦化工艺(例如化学机械抛光(CMP)工艺)以形成平坦化绝缘层50。
在形成平坦化绝缘层50之后，第一垂直孔VH1可以被形成以穿透单元阵列区域CAR上的模制结构110，并且第二垂直孔VH2可以被形成以穿透连接区域CNR上的平坦化绝缘层50和模制结构110。
第一垂直孔VH1和第二垂直孔VH2的形成可以包括在模制结构110和平坦化绝缘层50上形成掩模图案(未示出)，并且通过使用掩模图案(未示出)作为蚀刻掩模各向异性地蚀刻模制结构110和平坦化绝缘层50。第一垂直孔VH1和第二垂直孔VH2可以暴露模制结构110的内侧壁，并且第二垂直孔VH2中的至少一些可以暴露平坦化绝缘层50的部分。在形成第一垂直孔VH1和第二垂直孔VH2的各向异性蚀刻工艺中，衬底10的顶表面可以通过过蚀刻来蚀刻，因此由第一垂直孔VH1和第二垂直孔VH2暴露的衬底10的顶表面可以凹入预定深度。
当在俯视图中观察时，第一垂直孔VH1可以以矩阵形式或Z字形形式布置。在一些实施方式中，第二垂直孔VH2可以在俯视图中在一方向上布置，并且可以穿透连接区域CNR上的牺牲层SL的端部。第一垂直孔VH1的每个可以具有第一宽度W1，并且第二垂直孔VH2的每个可以具有大于第一宽度W1的第二宽度W2。在一些实施方式中，第一垂直孔VH1和第二垂直孔VH2中的每个可以是渐缩的，以具有小于其上部宽度的下部宽度。
参照图2A和10，第一下半导体图案LSP1和第二下半导体图案LSP2可以被形成以分别填充第一垂直孔VH1和第二垂直孔VH2的下部区域。
第一下半导体图案LSP1和第二下半导体图案LSP2可以通过使用由第一垂直孔VH1和第二垂直孔VH2暴露的衬底10作为籽晶层执行选择性外延生长(SEG)工艺来形成。因此，第一下半导体图案LSP1和第二下半导体图案LSP2可以具有填充第一垂直孔VH1和第二垂直孔VH2的下部区域的柱形状，并且第二下半导体图案LSP2的宽度可以大于第一下半导体图案LSP1的宽度。
在一些实施方式中，在SEG工艺期间，杂质气体(例如氢、碳和/或氮)可以从平坦化绝缘层50产生，并且可以通过第二垂直孔VH2排出。杂质气体可以抑制第二下半导体图案LSP2在第二垂直孔VH2的下部区域中生长。因此，第二下半导体图案LSP2相对于衬底10的高度可以小于第一下半导体图案LSP1相对于衬底10的高度。
另外，由于连接区域CNR上的平坦化绝缘层50的厚度随着离单元阵列区域CAR的水平距离增加而增加，所以在SEG工艺中通过第二垂直孔VH2排出的杂质气体的量会随着离单元阵列区域CAR的水平距离增加而增加。因此，随着离单元阵列区域CAR的水平距离增加，第二下半导体图案LSP2的高度可以顺序减小。
由于第一下半导体图案LSP1和第二下半导体图案LSP2同时形成，所以它们可以由相同的半导体材料形成。第一下半导体图案LSP1和第二下半导体图案LSP2的半导体材料可以是硅。然而，本发明构思的实施方式不限于此。在某些实施方式中，第一下半导体图案LSP1和第二下半导体图案LSP2可以由碳纳米结构、有机半导体材料或化合物半导体材料形成。
第一下半导体图案LSP1的顶表面可以高于最下面的牺牲层SL的顶表面，并且第一下半导体图案LSP1的每个的侧壁的一部分可以与最下面的牺牲层SL直接接触。第二下半导体图案LSP2的顶表面可以高于最下面的牺牲层SL的顶表面，并且第二下半导体图案LSP2的每个的侧壁的一部分可以与最下面的牺牲层SL直接接触。或者，第二下半导体图案LSP2中的至少一个的顶表面可以低于最下面的牺牲层SL的顶表面，并且最下面的牺牲层SL的侧壁的一部分可以与第二下半导体图案LSP2直接接触。
参照图2A和11，第一垂直结构VS1和第二垂直结构VS2可以形成在其中形成第一下半导体图案LSP1和第二下半导体图案LSP2的第一垂直孔VH1和第二垂直孔VH2中。
第一垂直结构VS1中的每个可以包括第一垂直绝缘图案VP1、第一垂直半导体图案USP1和第一填充绝缘图案VI1。第二垂直结构VS2中的每个可以包括第二垂直绝缘图案VP2、第二垂直半导体图案USP2和第二填充绝缘图案VI2。稍后将参照图15至18、图20和21更详细地描述形成第一垂直结构VS1和第二垂直结构VS2的方法。导电垫PAD可以分别形成在第一垂直半导体图案USP1和第二垂直半导体图案USP2的顶端上。导电垫PAD可以是掺杂有掺杂剂的掺杂区域，或者可以由导电材料形成。
在形成第一垂直结构VS1和第二垂直结构VS2之后，第一层间绝缘层60可以形成在平坦化绝缘层50和模制结构110上，并且可以覆盖第一垂直结构VS1和第二垂直结构VS2的顶表面。
参照图2A和12，可以在形成第一层间绝缘层60之后执行用电极EL替换牺牲层SL的工艺。更详细地，用电极EL替换牺牲层SL的工艺可以包括以下工艺：形成穿透第一层间绝缘层60、平坦化绝缘层50和模制结构110以暴露衬底10的沟槽的工艺；通过去除经由沟槽暴露的牺牲层SL在绝缘层ILD之间形成栅极区域GR的工艺；以及分别在栅极区域GR中形成电极EL的工艺。这里，沟槽可以在第一方向D1上延伸，并且可以在交叉第一方向D1的第二方向D2上彼此间隔开。沟槽可以与第一垂直结构VS1和第二垂直结构VS2间隔开，并且可以暴露牺牲层SL的侧壁和绝缘层ILD的侧壁。
形成栅极区域GR的工艺可以包括使用相对于平坦化绝缘层50、绝缘层ILD、第一垂直结构VS1和第二垂直结构VS2以及衬底10具有蚀刻选择性的蚀刻配方各向同性地蚀刻牺牲层SL的工艺。
在一些实施方式中，栅极区域GR可以暴露第一垂直结构VS1和第二垂直结构VS2的侧壁的部分。然而，最下面的栅极区域GR可以暴露单元阵列区域CAR上的第一下半导体图案LSP1的侧壁的部分，并且可以暴露连接区域CNR上的第二下半导体图案LSP2的侧壁的部分。
栅极绝缘层15可以形成在由最下面的栅极区域GR暴露的第一下半导体图案LSP1和第二下半导体图案LSP2的侧壁上。栅极绝缘层15可以通过在包括氧原子的气体气氛中执行的热处理工艺形成。因此，由最下面的栅极区域GR暴露的第一下半导体图案LSP1和第二下半导体图案LSP2的侧壁可以被热氧化以形成栅极绝缘层15。
参照图2A和图13，水平绝缘层、阻挡金属层和金属层可以顺序地沉积在具有栅极区域GR的模制结构110上，并且栅极区域GR外部的阻挡金属层和金属层可以被去除以分别在栅极区域GR中形成电极EL。水平绝缘层可以对应于数据存储层的一部分，并且可以包括硅氧化物层和/或高k电介质层。例如，阻挡金属层可以由诸如钛氮化物(TiN)层、钽氮化物(TaN)层或钨氮化物(WN)层的金属氮化物层形成。例如，金属层可以由诸如钨(W)、铝(Al)、钛(Ti)、钽(Ta)、钴(Co)或铜(Cu)的金属材料形成。如上所述，模制结构110的牺牲层SL可以用电极EL替换，因此可以形成电极结构ST。电极结构ST可以包括垂直地且交替地堆叠的电极EL和绝缘层ILD，如参照图2A、2B和3所述。
参照图2A和14，公共源极区域CSR可以形成在衬底10中。公共源极区域CSR可以在第一方向D1上平行延伸并且可以在第二方向D2上彼此间隔开。具有与衬底10的导电类型不同的导电类型的掺杂剂可以被注入到衬底10中以形成公共源极区域CSR。例如，公共源极区域CSR可以包括N型掺杂剂(例如砷(As)或磷(P))。
在形成电极结构ST之后，绝缘间隔物SP可以被形成以沿着电极结构ST的侧壁延伸或覆盖电极结构ST的侧壁。绝缘间隔物SP可以由诸如硅氧化物、硅氮化物、硅氮氧化物或具有低介电常数的低k材料的绝缘材料形成。
可以在其中形成绝缘间隔物SP的沟槽的每个中形成公共源极插塞CSP。公共源极插塞CSP可以连接到公共源极区域CSR。公共源极插塞CSP可以平行于电极EL延伸，并且公共源极插塞CSP的顶表面可以高于第一垂直结构VS1和第二垂直结构VS2的顶表面。
第二层间绝缘层70可以形成在第一层间绝缘层60上，以沿着公共源极插塞CSP的顶表面延伸或覆盖公共源极插塞CSP的顶表面。随后，位线接触插塞BPLG可以被形成以穿透单元阵列区域CAR的第一层间绝缘层60和第二层间绝缘层70。位线接触插塞BPLG可以分别连接到第一垂直结构VS1。单元接触插塞CPLG可以形成在连接区域CNR上，并且可以分别连接到电极EL的垫部分。此后，子位线SBL、第三层间绝缘层80、位线BL和互连线CL可以形成在第二层间绝缘层70上，如参照图3所述。
图15至18、图20和21是图11的部分P5和P6的放大视图，以示出在根据本发明构思的一些实施方式的制造3D半导体存储器件的方法中形成第一垂直结构和第二垂直结构的方法。
参照图15，第一下半导体图案LSP1和第二下半导体图案LSP2可以分别形成在第一垂直孔VH1和第二垂直孔VH2的下部区域中。如上面参照图10所述，第一下半导体图案LSP1的高度H1可以大于第二下半导体图案LSP2的高度H2，并且第一下半导体图案LSP1的宽度W1可以小于第二下半导体图案LSP2的宽度W2。
垂直绝缘层VL和第一半导体层SP1可以顺序地形成在具有第一下半导体图案LSP1和第二下半导体图案LSP2的第一垂直孔VH1和第二垂直孔VH2中。垂直绝缘层VL和第一半导体层SP1可以形成为在第一垂直孔VH1和第二垂直孔VH2的内侧壁以及第一下半导体图案LSP1和第二下半导体图案LSP2的顶表面上具有基本均匀的厚度。垂直绝缘层VL和第一半导体层SP1的厚度之和可以小于第一垂直孔VH1的上部宽度的大约一半。换言之，第一垂直孔VH1和第二垂直孔VH2可以不用垂直绝缘层VL和第一半导体层SP1完全填充，并且间隙区域G1和G2可以由垂直绝缘层VL和第一半导体层SP1分别限定在第一垂直孔VH1和第二垂直孔VH2中。
垂直绝缘层VL可以包括单层或多个层。在一些实施方式中，垂直绝缘层VL可以包括隧道绝缘层TIL、电荷存储层CIL和阻挡绝缘层BLK，其用作垂直NAND闪速存储器件的数据存储层。第一半导体层SP1可以包括硅(Si)、锗(Ge)或其组合。例如，第一半导体层SP1可以是多晶硅层。
参照图16，垂直绝缘层VL和第一半导体层SP可以被各向异性地蚀刻，以形成暴露第一下半导体图案LSP1和第二下半导体图案LSP2的第一通孔TH1和第二通孔TH2。第一半导体层SP1和垂直绝缘层VL可以使用覆盖第一半导体层SP1的内侧壁的缓冲间隔物SS作为蚀刻掩模通过等离子体干蚀刻工艺来被蚀刻，并且因此第一通孔TH1和第二通孔TH2可以被形成。由于第一通孔TH1和第二通孔TH2的形成，第一垂直绝缘图案VP1和第一半导体图案SP1a可以形成在第一垂直孔中，第二垂直绝缘图案VP2和第一虚设半导体图案SP1b可以形成在第二垂直孔中。
在各向异性蚀刻工艺期间，垂直绝缘层的设置在第一半导体图案SP1a和第一虚设半导体图案SP1b下方的部分可以不被蚀刻，因此第一垂直绝缘图案VP1可以具有设置在第一半导体图案SP1a的底表面与第一下半导体图案LSP1的顶表面之间的突起，并且第二垂直绝缘图案VP2可以具有设置在第一虚设半导体图案SP1b的底表面与第二下半导体图案LSP2的顶表面之间的突起。
第一下半导体图案LSP1和第二下半导体图案LSP2可以通过各向异性蚀刻工艺被暴露。在各向异性蚀刻工艺中，第一下半导体图案LSP1和第二下半导体图案LSP2的暴露的顶表面可以通过过蚀刻而被凹入。此时，由于第一间隙区域G1和第二间隙区域G2具有不同的宽度和不同的垂直长度，所以第一下半导体图案LSP1和第二下半导体图案LSP2的顶表面的凹入深度可以彼此不同。
接着，在第一通孔TH1和第二通孔TH2中暴露的第一半导体图案SP1a和第一虚设半导体图案SP1b可以被去除。因此，第一垂直绝缘图案VP1和第二垂直绝缘图案VP2的内侧壁可以被暴露，如图17所示。
第一半导体图案SP1a和第一虚设半导体图案SP1b可以通过干蚀刻工艺或湿蚀刻工艺被去除，并且可以使用相对于第一垂直绝缘图案VP1和第二垂直绝缘图案VP2具有蚀刻选择性的蚀刻配方来去除。
去除第一半导体图案SP1a和第一虚设半导体图案SP1b的蚀刻工艺可以使用化学物理蚀刻方法(例如反应离子蚀刻(RIE)方法)、各向同性蚀刻方法(例如使用蚀刻剂的湿蚀刻方法)、化学热解蚀刻方法(例如气相蚀刻(GPE)方法)、或其任何组合来执行。例如，可以对第一半导体图案SP1a和第一虚设半导体图案SP1b执行各向同性蚀刻工艺或气相蚀刻(GPE)工艺。在各向同性蚀刻工艺中，可以使用标准清洁1(SC1)溶液或包含氯(例如Cl2)的气相蚀刻剂。
第一下半导体图案LSP1和第二下半导体图案LSP2的顶表面可以在去除第一半导体图案SP1a和第一虚设半导体图案SP1b的蚀刻工艺中被蚀刻。例如，可以执行使用氨(NH4OH)溶液的蚀刻工艺。在这种情况下，具有相对于衬底10的顶表面倾斜的侧壁的第一凹陷区域RS1和第二凹陷区域RS2可以形成在第一下半导体图案LSP1和第二下半导体图案LSP2中。更详细地，在使用氨溶液的蚀刻工艺中，蚀刻速率可以取决于硅的晶面和晶体取向而改变。第一下半导体图案LSP1的第一凹陷区域RS1可以具有由两个倾斜侧壁限定的渐缩的楔形形状。第二下半导体图案LSP2的第二凹陷区域RS2可以被水平地和垂直地蚀刻以具有大致六边形形状。在这种情况下，可以减小最下面的牺牲层SL的侧壁上的第二下半导体图案LSP2的厚度。
参照图18，第一局部半导体层SP2a和第二局部半导体层SP2b可以分别选择性地形成在第一下半导体图案LSP1和第二下半导体图案LSP2的第一凹陷区域RS1和第二凹陷区域RS2中。第一局部半导体层SP2a和第二局部半导体层SP2b可以通过执行选择性沉积工艺来形成。这里，选择性沉积工艺可以包括其沉积速率取决于下层的材料而改变的沉积工艺以及蚀刻工艺。在选择性沉积工艺中，沉积工艺和蚀刻工艺可以被交替地重复。将参照图19A、19B和19C更详细地描述选择性沉积工艺。
参照图19A，选择性沉积工艺可以包括清洁工艺室(S10)、去除自然氧化物层(S20)、供应硅源气体(S30)、以及供应蚀刻气体(或选择性蚀刻气体)(S40)。这里，可以交替地重复供应硅源气体(S30)和供应蚀刻气体(S40)。硅源气体可以包括SiH4、Si2H6、Si3H8、SiH3Cl、SiH2Cl6、SiCl4、二氯硅烷(DCS)、三氯硅烷(TCS)和/或六氯硅烷(HCS)。另外，硅源气体可以与载体气体一起供应。例如，载体气体可以包括氢气、氦气、氮气和/或氩气。蚀刻气体可以包括与硅原子反应的卤族元素。例如，蚀刻气体可以包括F2、Cl2、HBr、HCl或其任何组合。选择性沉积工艺可以在约300摄氏度至约600摄氏度的温度下执行。
参照图19B，提供到第一通孔和第二通孔中的硅源气体可以在第一下半导体图案LSP1和第二下半导体图案LSP2上比在由绝缘材料形成的第一垂直绝缘图案VP1和第二垂直绝缘图案VP2上沉积得更厚。第一下半导体图案LSP1和第二下半导体图案LSP2上的硅源气体的沉积速率可以大于由绝缘材料形成的第一垂直绝缘图案VP1和第二垂直绝缘图案VP2上的硅源气体的沉积速率。另外，沉积在第一垂直绝缘图案VP1和第二垂直绝缘图案VP2的表面上的硅层的晶体结构可以与沉积在第一下半导体图案LSP1和第二下半导体图案LSP2的表面上的硅层的晶体结构不同。换言之，沉积在第一垂直绝缘图案VP1和第二垂直绝缘图案VP2的表面上的硅层aSi可以是非晶硅层，并且沉积在第一下半导体图案LSP1和第二下半导体图案LSP2的表面上的硅层SP2a和SP2b可以是晶体硅层。
参照图19C，在沉积硅层之后，可以供应包括卤族元素的蚀刻气体以对沉积在第一垂直绝缘图案VP1和第二垂直绝缘图案VP2的表面上的硅层aSi执行蚀刻工艺。由于第一垂直绝缘图案VP1和第二垂直绝缘图案VP2上的硅层aSi的晶体结构不同于第一下半导体图案LSP1和第二下半导体图案LSP2上的硅层SP2a和SP2b的晶体结构，所以第一垂直绝缘图案VP1和第二垂直绝缘图案VP2上的硅层aSi可以被选择性地蚀刻。
此后，可以交替地重复供应硅源气体(S30)和供应蚀刻气体(S40)，因此具有预定厚度的硅层可以保留在第一下半导体图案LSP1和第二下半导体图案LSP2上，但是第一垂直绝缘图案VP1和第二垂直绝缘图案VP2上的硅层aSi可以被去除。结果，第一局部半导体层SP2a和第二局部半导体层SP2b可以分别选择性地沉积在第一下半导体图案LSP1和第二下半导体图案LSP2上(S50)。第二局部半导体层SP2b可以补偿第二下半导体图案LSP2的厚度，该第二下半导体图案LSP2的厚度在去除第一虚设半导体图案SP1b期间在最下面的牺牲层SL的侧壁上减小。因此，当第二下半导体图案LSP2如图12所示地被热氧化以形成栅极绝缘层15时，第二局部半导体层SP2b可以用作附加硅源。
参照图20，第二半导体层SP3可以被形成以共形地覆盖第一垂直绝缘图案VP1和第二垂直绝缘图案VP2的内侧壁以及第一局部半导体层SP2a和第二局部半导体层SP2b的表面。第二半导体层SP3可以不完全填充第一通孔和第二通孔。第二半导体层SP3可以是例如多晶硅层、单晶硅层或非晶硅层。
接着，可以对第二半导体层SP3执行热处理工艺。第二半导体层SP3可以通过热处理工艺重结晶。因此，可以减小第二半导体层SP3中的晶界。热处理工艺可以包括氢气退火工艺，其在包括氢气或重氢气的气体气氛中执行。
随后，参照图21，可以执行各向同性蚀刻工艺以减小第二半导体层SP3的厚度。在各向同性蚀刻工艺中，蚀刻溶液可以包括NH4OH、SC1和/或HCL。通过各向同性蚀刻工艺蚀刻的第二半导体层SP3a和SP3b的表面可以被圆化。即使第二半导体层的厚度减小，具有减小的厚度的第二半导体层SP3a和SP3b也可以被连接到第一局部半导体层SP2a和第二局部半导体层SP2b。换言之，具有减小的厚度的第二半导体层SP3a和SP3b可以通过第一局部半导体层SP2a和第二局部半导体层SP2b连接到第一下半导体图案LSP1和第二下半导体图案LSP2。也就是，可以防止具有减小的厚度的第二半导体层SP3a和SP3b在第一垂直绝缘图案VP1和第二垂直绝缘图案VP2的下部处与第一下半导体图案LSP1和第二下半导体图案LSP2断开(或另外地避免与第一下半导体图案LSP1和第二下半导体图案LSP2不连续)。在图21中，界面存在于局部半导体层SP2a和SP2b与第二半导体层SP3a和SP3b之间。然而，替代地，界面可以不存在于局部半导体层SP2a和SP2b与第二半导体层SP3a和SP3b之间。第一局部半导体层SP2a和第二局部半导体层SP2b以及第二半导体层SP3a和SP3b可以构成或限定上述第一垂直半导体图案USP1和第二垂直半导体图案USP2。此后，第一填充绝缘图案VI1和第二填充绝缘图案VI2可以被形成以填充具有第二半导体层SP3a和SP3b的第一通孔和第二通孔。
图22、23和24是图11的部分P5和P6的放大视图，以示出在根据本发明构思的一些实施方式的制造3D半导体存储器件的方法中形成第一垂直结构和第二垂直结构的方法。
参照图22，气相蚀刻(GPE)工艺可以被执行作为去除第一半导体图案SP1a和第一虚设半导体图案SP1b的工艺，如参照图17所述。在这种情况下，具有圆形内表面的凹陷区域RS1和RS2可以形成在第一下半导体图案LSP1和第二下半导体图案LSP2中。
参照图23，第一局部半导体层SP2a和第二局部半导体层SP2b可以形成在凹陷区域RS1和RS2的圆形内表面上，如参照图19A、19B和19C所述。由于选择性沉积工艺，第一局部半导体层SP2a和第二局部半导体层SP2b可以沉积为具有与凹陷区域RS1和RS2的内表面基本相同的轮廓。
参照图24，接着，可以沉积第二半导体层，可以在第二半导体层上执行热处理工艺，然后，可以在第二半导体层上执行各向同性蚀刻工艺，如参照图20和21所述。
根据本发明构思的一些实施方式，垂直半导体图案的连接到下半导体图案的接触部分可以比垂直半导体图案的设置在电极结构的内侧壁上的垂直沟道部分更厚。因此，接触部分的较大相对厚度会有助于在垂直绝缘图案的突起上的或邻近垂直绝缘图案的突起的区域处防止垂直半导体图案断开或另外地避免垂直半导体图案中的不连续。
另外，垂直半导体图案的垂直沟道部分可以比垂直绝缘图案的侧壁部分薄，因此可以减小垂直半导体图案中的晶界。结果，可以改善流过垂直半导体图案的电流。
此外，为了形成垂直半导体图案，局部半导体层可以被选择性地沉积在下半导体图案的顶表面上，然后，垂直半导体层可以被沉积在垂直孔的内表面上。因此，在用于调整垂直半导体层的厚度的各向同性蚀刻工艺中，在垂直绝缘图案的突起上的或邻近垂直绝缘图案的突起的区域处可以防止垂直半导体层断开或另外地避免垂直半导体图案中的不连续。
尽管已经参照示例实施方式描述了本发明构思，但是对于本领域技术人员来说将明显的是，可以进行各种改变和修改而不背离本发明构思的精神和范围。因此，应理解，上述实施方式不是限制性的，而是说明性的。因此，本发明构思的范围将由所附权利要求及其等同物的最宽泛的可允许解释来确定，并且不应受前述描述的约束或限制。
本申请要求享有2017年12月8日在韩国知识产权局提交的韩国专利申请第10-2017-0168559号的优先权，其公开通过引用全文在此合并。

Claims (25)

1.一种三维(3D)半导体存储器件，包括：
电极结构，其包括垂直堆叠在半导体层上的电极；
垂直半导体图案，其穿透所述电极结构并连接到所述半导体层；以及
垂直绝缘图案，其设置在所述电极结构与所述垂直半导体图案之间，
其中所述垂直绝缘图案包括：
在所述电极结构的侧壁上的侧壁部分；以及
在所述半导体层的顶表面的一部分上从所述侧壁部分延伸的突起，
其中所述垂直半导体图案包括：
垂直沟道部分，其具有第一厚度并沿所述垂直绝缘图案的所述侧壁部分延伸；以及
接触部分，其从所述垂直沟道部分延伸并沿所述垂直绝缘图案的所述突起和所述半导体层的所述顶表面共形地延伸，其中所述接触部分具有大于所述第一厚度的第二厚度。
2.如权利要求1所述的3D半导体存储器件，其中所述垂直绝缘图案的所述侧壁部分具有大于所述第一厚度的第三厚度。
3.如权利要求1所述的3D半导体存储器件，其中所述垂直半导体图案的所述垂直沟道部分设置在所述垂直绝缘图案的所述突起的顶表面上，以及
其中所述垂直半导体图案的所述接触部分设置在所述垂直绝缘图案的所述突起的侧壁上。
4.如权利要求1所述的3D半导体存储器件，还包括：
填充绝缘图案，其填充由所述垂直半导体图案的所述垂直沟道部分和所述接触部分限定的间隙区域，
其中所述填充绝缘图案包括与所述接触部分相邻的下部，以及与所述垂直沟道部分相邻的上部，其中所述下部的宽度小于所述上部的宽度。
5.如权利要求1所述的3D半导体存储器件，还包括：
填充绝缘图案，其填充由所述垂直半导体图案的所述垂直沟道部分和所述接触部分限定的间隙区域，
其中所述填充绝缘图案的底表面相对于所述半导体层设置在比所述垂直绝缘图案的底表面低的水平处。
6.如权利要求1所述的3D半导体存储器件，其中所述垂直半导体图案的底表面设置在比所述半导体层的所述顶表面低的水平处。
7.如权利要求1所述的3D半导体存储器件，其中所述半导体层包括凹陷区域，所述凹陷区域设置在所述垂直半导体图案下方并且具有相对于所述半导体层的所述顶表面倾斜的侧壁，以及
其中所述垂直半导体图案的所述接触部分与倾斜的所述侧壁接触。
8.如权利要求1所述的3D半导体存储器件，其中所述半导体层包括在所述垂直半导体图案下方具有圆形内表面的凹陷区域，以及
其中所述垂直半导体图案的所述接触部分与所述圆形内表面接触。
9.如权利要求1所述的3D半导体存储器件，其中所述半导体层包括穿透所述电极中的最下面的电极并连接到所述垂直半导体图案的下半导体图案，以及
其中所述下半导体图案包括具有与所述垂直半导体图案的晶体结构不同的晶体结构的半导体材料。
10.如权利要求9所述的3D半导体存储器件，其中所述垂直半导体图案的底表面相对于所述半导体层设置在比所述最下面的电极的顶表面高的水平处。
11.如权利要求1所述的3D半导体存储器件，还包括：
虚设垂直半导体图案，其与所述垂直半导体图案间隔开并穿透所述电极结构从而连接到所述半导体层；以及
虚设垂直绝缘图案，其设置在所述虚设垂直半导体图案与所述电极结构之间，
其中所述虚设垂直半导体图案的宽度大于所述垂直半导体图案的宽度。
12.如权利要求11所述的3D半导体存储器件，其中所述虚设垂直半导体图案的底表面相对于所述半导体层设置在比所述垂直半导体图案的底表面低的水平处。
13.如权利要求11所述的3D半导体存储器件，其中所述半导体层包括穿透所述电极中的最下面的电极并连接到所述虚设垂直半导体图案的虚设下半导体图案，以及
其中所述虚设垂直半导体图案的底表面相对于所述半导体层设置在比所述最下面的电极的顶表面低的水平处。
14.如权利要求11所述的3D半导体存储器件，其中所述虚设垂直半导体图案包括在所述虚设垂直绝缘图案的内侧壁上的第一部分以及沿所述半导体层的所述顶表面共形地延伸的第二部分，其中所述第二部分比所述第一部分厚。
15.如权利要求14所述的3D半导体存储器件，还包括：
虚设填充绝缘图案，其填充由所述虚设垂直半导体图案的所述第一部分和所述第二部分限定的间隙区域，
其中所述虚设填充绝缘图案包括与所述虚设垂直半导体图案的所述第二部分相邻的下部以及与所述虚设垂直半导体图案的所述第一部分相邻的上部，其中所述下部的宽度小于所述上部的宽度。
16.如权利要求1所述的3D半导体存储器件，其中所述半导体层包括第一区域和与所述第一区域相邻的第二区域，以及
其中所述电极结构从所述第一区域延伸到所述第二区域上，并且在所述第二区域上具有台阶结构。
17.一种三维(3D)半导体存储器件，包括：
衬底，其包括第一区域和第二区域；
电极结构，其包括垂直堆叠在所述衬底上的电极；
第一垂直结构，其穿透所述第一区域上的所述电极结构并具有第一宽度；
第二垂直结构，其穿透所述第二区域上的所述电极结构并具有大于所述第一宽度的第二宽度；以及
下半导体图案，其设置在所述第一垂直结构和所述第二垂直结构中的每个与所述衬底之间并连接到所述衬底，
其中所述第一垂直结构和所述第二垂直结构中的每个包括连接到所述下半导体图案的垂直半导体图案以及设置在所述电极结构与所述下半导体图案上的所述垂直半导体图案之间的垂直绝缘图案，
其中所述垂直绝缘图案包括在所述电极结构的侧壁上的侧壁部分以及在所述下半导体图案的顶表面的一部分上延伸的突起，
其中所述垂直半导体图案包括在所述垂直绝缘图案的所述侧壁部分上的具有第一厚度的垂直沟道部分以及在所述垂直绝缘图案的所述突起的侧壁上的具有大于所述第一厚度的第二厚度的接触部分。
18.如权利要求17所述的3D半导体存储器件，其中所述第一垂直结构的所述下半导体图案的顶表面相对于所述衬底设置在比所述第二垂直结构的所述下半导体图案的顶表面高的水平处。
19.如权利要求17所述的3D半导体存储器件，其中所述垂直绝缘图案的所述侧壁部分具有大于所述第一厚度的第三厚度。
20.如权利要求17所述的3D半导体存储器件，其中所述第一垂直结构和所述第二垂直结构中的每个还包括：填充绝缘图案，其填充由所述垂直半导体图案的所述垂直沟道部分和所述接触部分限定的间隙区域，
其中所述第二垂直结构的所述填充绝缘图案的底表面相对于所述衬底设置在比所述第一垂直结构的所述填充绝缘图案的底表面低的水平处。
21.如权利要求20所述的3D半导体存储器件，其中，在所述第一垂直结构中，所述填充绝缘图案包括与所述接触部分相邻的下部以及与所述垂直沟道部分相邻的上部，其中所述下部的宽度小于所述上部的宽度。
22.如权利要求20所述的3D半导体存储器件，其中所述第二垂直结构的所述填充绝缘图案的底表面设置在比所述电极中的最下面的电极的顶表面低的水平处。
23.如权利要求17所述的3D半导体存储器件，其中所述第一垂直结构的所述垂直半导体图案的底表面相对于所述衬底设置在比所述电极中的最下面的电极的顶表面高的水平处，以及
其中所述第二垂直结构的所述垂直半导体图案的底表面相对于所述衬底设置在比所述最下面的电极的所述顶表面低的水平处。
24.如权利要求17所述的3D半导体存储器件，其中，在所述第一垂直结构和所述第二垂直结构中的每个中，所述垂直半导体图案的所述接触部分沿着所述下半导体图案的所述顶表面共形地延伸，并且在所述下半导体图案的所述顶表面上具有所述第二厚度。
25.一种三维半导体存储器件，包括：
电极结构，其包括堆叠在衬底的表面上的电极，所述衬底具有包括存储单元的第一区域和包括互连线的第二区域；以及
不同宽度的第一垂直结构和第二垂直结构，其分别延伸到所述第一区域和所述第二区域上的所述电极结构中，所述第一垂直结构和所述第二垂直结构中的每个包括：
垂直半导体图案，其延伸到所述电极结构中；以及
垂直绝缘图案，其包括设置在所述电极结构与所述垂直半导体图案之间的侧壁以及在所述衬底的所述表面上横向延伸的突起，其中所述垂直绝缘图案的所述突起上的所述垂直半导体图案的第一厚度大于所述垂直绝缘图案的所述侧壁上的所述垂直半导体图案的第二厚度。
CN201811493187.8A 2017-12-08 2018-12-07 三维半导体存储器件及其制造方法 Active CN110010613B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170168559A KR102533146B1 (ko) 2017-12-08 2017-12-08 3차원 반도체 메모리 장치 및 그 제조 방법
KR10-2017-0168559 2017-12-08

Publications (2)

Publication Number Publication Date
CN110010613A true CN110010613A (zh) 2019-07-12
CN110010613B CN110010613B (zh) 2023-12-19

Family

ID=66629725

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811493187.8A Active CN110010613B (zh) 2017-12-08 2018-12-07 三维半导体存储器件及其制造方法

Country Status (5)

Country Link
US (1) US10930739B2 (zh)
JP (1) JP7303622B2 (zh)
KR (1) KR102533146B1 (zh)
CN (1) CN110010613B (zh)
DE (1) DE102018123386A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111492482A (zh) * 2020-03-17 2020-08-04 长江存储科技有限责任公司 三维存储器件及其制作方法
WO2021155557A1 (en) * 2020-02-07 2021-08-12 Intel Corporation Varying channel width in three-dimensional memory array
CN113284905A (zh) * 2020-02-20 2021-08-20 爱思开海力士有限公司 半导体装置以及半导体装置的制造方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102344984B1 (ko) * 2017-11-10 2021-12-29 삼성전자주식회사 수직형 반도체 소자
KR20190122431A (ko) * 2018-04-20 2019-10-30 삼성전자주식회사 반도체 메모리 소자
KR20210011214A (ko) * 2019-07-22 2021-02-01 삼성전자주식회사 도핑 영역을 갖는 저항 소자 및 이를 포함하는 반도체 소자
KR20210015343A (ko) * 2019-08-01 2021-02-10 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20210036144A (ko) * 2019-09-25 2021-04-02 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20210051275A (ko) * 2019-10-30 2021-05-10 삼성전자주식회사 수직형 메모리 장치
KR20210092363A (ko) 2020-01-15 2021-07-26 삼성전자주식회사 3차원 반도체 메모리 소자
WO2021159228A1 (en) * 2020-02-10 2021-08-19 Yangtze Memory Technologies Co., Ltd. Semiconductor plug having etch-resistant layer in three-dimensional memory devices
JP2021136410A (ja) 2020-02-28 2021-09-13 キオクシア株式会社 半導体装置の製造方法
KR20220010874A (ko) * 2020-07-20 2022-01-27 에스케이하이닉스 주식회사 3차원 메모리 장치 및 그 제조방법
US20220328513A1 (en) * 2021-04-12 2022-10-13 Winbond Electronics Corp. Memory device and method of fabricating the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150060977A1 (en) * 2013-08-29 2015-03-05 Chang-Hyun Lee Semiconductor devices with vertical channel structures
US20150194435A1 (en) * 2014-01-03 2015-07-09 Chang-Hyun Lee Vertical-type non-volatile memory devices having dummy channel holes
KR20160094827A (ko) * 2015-01-30 2016-08-10 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
US20170103998A1 (en) * 2015-10-08 2017-04-13 Sung-Il Chang Vertical Semiconductor Devices and Methods of Manufacturing the Same

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101835114B1 (ko) 2011-09-07 2018-03-06 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR102003526B1 (ko) 2012-07-31 2019-07-25 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
US9230980B2 (en) 2013-09-15 2016-01-05 Sandisk Technologies Inc. Single-semiconductor-layer channel in a memory opening for a three-dimensional non-volatile memory device
KR102118159B1 (ko) 2014-05-20 2020-06-03 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102300728B1 (ko) 2014-10-14 2021-09-14 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
US9379132B2 (en) 2014-10-24 2016-06-28 Sandisk Technologies Inc. NAND memory strings and methods of fabrication thereof
KR102400184B1 (ko) 2015-03-17 2022-05-20 삼성전자주식회사 3차원 반도체 메모리 장치 및 이의 제조 방법
US20160276353A1 (en) 2015-03-18 2016-09-22 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US9524977B2 (en) 2015-04-15 2016-12-20 Sandisk Technologies Llc Metal-semiconductor alloy region for enhancing on current in a three-dimensional memory structure
KR20170036878A (ko) * 2015-09-18 2017-04-03 삼성전자주식회사 3차원 반도체 메모리 장치
US9711528B2 (en) 2015-10-06 2017-07-18 Kabushiki Kaisha Toshiba Semiconductor memory device
US9768117B1 (en) 2016-03-15 2017-09-19 Toshiba Memory Corporation Semiconductor device and method for manufacturing semiconductor device
KR102609516B1 (ko) 2016-05-04 2023-12-05 삼성전자주식회사 반도체 장치
US9576967B1 (en) 2016-06-30 2017-02-21 Sandisk Technologies Llc Method of suppressing epitaxial growth in support openings and three-dimensional memory device containing non-epitaxial support pillars in the support openings
US9754963B1 (en) 2016-08-22 2017-09-05 Sandisk Technologies Llc Multi-tier memory stack structure containing two types of support pillar structures
KR102333439B1 (ko) 2017-04-28 2021-12-03 삼성전자주식회사 반도체 장치 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150060977A1 (en) * 2013-08-29 2015-03-05 Chang-Hyun Lee Semiconductor devices with vertical channel structures
US20150194435A1 (en) * 2014-01-03 2015-07-09 Chang-Hyun Lee Vertical-type non-volatile memory devices having dummy channel holes
KR20160094827A (ko) * 2015-01-30 2016-08-10 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
US20170103998A1 (en) * 2015-10-08 2017-04-13 Sung-Il Chang Vertical Semiconductor Devices and Methods of Manufacturing the Same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021155557A1 (en) * 2020-02-07 2021-08-12 Intel Corporation Varying channel width in three-dimensional memory array
CN113284905A (zh) * 2020-02-20 2021-08-20 爱思开海力士有限公司 半导体装置以及半导体装置的制造方法
CN111492482A (zh) * 2020-03-17 2020-08-04 长江存储科技有限责任公司 三维存储器件及其制作方法
TWI748473B (zh) * 2020-03-17 2021-12-01 大陸商長江存儲科技有限責任公司 三維記憶體元件及其製作方法
US11751385B2 (en) 2020-03-17 2023-09-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof

Also Published As

Publication number Publication date
CN110010613B (zh) 2023-12-19
US20190181226A1 (en) 2019-06-13
DE102018123386A1 (de) 2019-06-13
KR20190068300A (ko) 2019-06-18
KR102533146B1 (ko) 2023-05-18
JP2019106535A (ja) 2019-06-27
US10930739B2 (en) 2021-02-23
JP7303622B2 (ja) 2023-07-05

Similar Documents

Publication Publication Date Title
CN110010613A (zh) 三维半导体存储器件及其制造方法
US11469237B2 (en) Semiconductor devices with layers commonly contacting fins and methods of manufacturing the same
US10700086B2 (en) Three-dimensional flat NAND memory device having high mobility channels and methods of making the same
EP3651204B1 (en) Three-dimensional memory device containing non-epitaxial support pillars in the support openings
US10741572B2 (en) Three-dimensional memory device having multilayer word lines containing selectively grown cobalt or ruthenium and method of making the same
US9679896B2 (en) Moisture blocking structure and/or a guard ring, a semiconductor device including the same, and a method of manufacturing the same
US11610966B2 (en) Semiconductor devices
US9515079B2 (en) Three dimensional memory device with blocking dielectric having enhanced protection against fluorine attack
US9496419B2 (en) Ruthenium nucleation layer for control gate electrodes in a memory structure
US9099496B2 (en) Method of forming an active area with floating gate negative offset profile in FG NAND memory
US10381372B2 (en) Selective tungsten growth for word lines of a three-dimensional memory device
US20160268209A1 (en) Crystalline layer stack for forming conductive layers in a three-dimensional memory structure
US11600638B2 (en) Three-dimensional semiconductor memory devices and methods of fabricating the same
CN109817628A (zh) 三维半导体存储器件和制造其的方法
CN108093656A (zh) 具有该具有套环部分的接合电极的多级存储器堆叠结构及其制造方法
US9608117B2 (en) Semiconductor devices including a finFET
KR20170027924A (ko) 반도체 메모리 소자
US9812450B2 (en) Semiconductor devices and methods of manufacturing the same
CN108878438A (zh) 半导体存储器装置及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant