KR20210036144A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

반도체 장치는, 셀 영역 및 콘택 영역을 포함하는 적층물; 상기 적층물의 상기 셀 영역을 관통하는 채널 구조들; 상기 적층물의 상기 콘택 영역을 서로 다른 깊이로 관통하는 트렌치들; 및 상기 적층물의 상기 콘택 영역을 관통하고, 상기 트렌치들의 사이에 위치된 정지 구조를 포함할 수 있다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 제조 공정이 용이하고 안정적인 구조 및 개선된 특성을 갖는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는, 셀 영역 및 콘택 영역을 포함하는 적층물; 상기 적층물의 상기 셀 영역을 관통하는 채널 구조들; 상기 적층물의 상기 콘택 영역을 서로 다른 깊이로 관통하는 트렌치들; 및 상기 적층물의 상기 콘택 영역을 관통하고, 상기 트렌치들의 사이에 위치된 정지 구조를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 제1 서브 적층물; 제2 서브 적층물; 상기 제1 서브 적층물을 관통하는 제1 서브 채널 구조 및 상기 제2 서브 적층물을 관통하는 제2 서브 채널 구조를 포함하는 채널 구조; 상기 제2 서브 적층물을 서로 다른 깊이로 관통하는 트렌치들; 및 상기 제2 서브 적층물을 관통하고, 상기 트렌치들의 사이에 위치된 정지 구조를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 셀 영역 및 콘택 영역을 포함하는 적층물을 형성하는 단계; 상기 적층물의 상기 셀 영역을 관통하는 채널 구조를 형성하는 단계; 상기 적층물의 상기 콘택 영역을 관통하는 정지 구조들을 형성하는 단계; 상기 적층물의 상기 콘택 영역을 서로 다른 깊이로 관통하고, 상기 정지 구조들의 사이에 위치된 트렌치들을 형성하는 단계; 상기 졔단형 트렌치들을 포함하는 적층물 상에 절연 물질을 형성하는 단계; 상기 정지 구조들을 이용하여 상기 절연 물질을 평탄화하여, 상기 트렌치들 내에 절연 패턴들을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 제1 서브 적층물을 형성하는 단계; 상기 제1 서브 적층물을 관통하는 제1 서브 채널 구조를 형성하는 단계: 상기 제1 서브 적층물 상에 제2 서브 적층물을 형성하는 단계; 상기 제2 서브 적층물을 관통하는 제2 서브 채널 구조를 형성하는 단계; 상기 제2 서브 채널 구조를 형성할 때, 상기 제2 서브 적층물을 관통하는 정지 구조들을 형성하는 단계; 및 상기 제2 서브 적층물을 서로 다른 깊이로 관통하고, 상기 정지 구조들의 사이에 위치된 트렌치들을 형성하는 단계를 포함할 수 있다.
안정된 구조를 갖고 신뢰성이 향상된 반도체 장치를 제공할 수 있다. 또한, 반도체 장치를 제조함에 있어서, 공정의 난이도를 낮추고 절차를 간소화하고 비용을 절감할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 8은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 9는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 도 1a는 레이아웃이고, 도 1b는 도 1a의 제1 방향(I) 단면도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 적층물(ST), 채널 구조(CH) 및 정지 구조들(SP)을 포함할 수 있다. 또한, 반도체 장치는 베이스(10), 절연 패턴들(13), 층간절연막(17) 및 콘택 플러그들(18)을 더 포함할 수 있다.
적층물(ST)은 베이스(10) 상에 위치될 수 있다. 베이스(10)는 반도체 기판일 수 있고, 주변 회로, 소스 구조 등의 하부 구조물을 포함할 수 있다.
적층물(ST)은 교대로 적층된 도전막들(11) 및 절연막들(12)을 포함할 수 있다. 도전막들(11)은 선택 트랜지스터, 메모리 셀 등의 게이트 전극일 수 있고, 폴리실리콘, 텅스텐, 금속 등을 포함할 수 있다. 절연막들(12)은 적층된 게이트 전극들을 상호 절연시키기 위한 것으로, 산화물, 질화물 등의 절연 물질을 포함할 수 있다.
적층물(ST)은 적어도 하나의 셀 영역(CR) 및 적어도 하나의 콘택 영역(CTR)을 포함할 수 있다. 셀 영역(CR)은 메모리 스트링들이 위치된 영역일 수 있다. 각각의 메모리 스트링들은 적층된 메모리 셀들을 포함할 수 있다. 콘택 영역(CTR)은 메모리 스트링들과 연결된 인터커넥션 구조가 위치된 영역일 수 있다. 인터커넥션 구조는 콘택 플러그, 배선 등을 포함할 수 있다.
셀 영역(CR)과 콘택 영역(CTR)은 제1 방향(I)으로 이웃할 수 있다. 콘택 영역들(CTR)의 사이에 셀 영역(CR)이 위치될 수 있다. 또는, 셀 영역들(CR)의 사이에 콘택 영역(CTR)이 위치될 수 있다.
채널 구조들(CH)은 적층물(ST)의 셀 영역(CR)을 관통할 수 있다. 채널 구조들(CH)은 제1 방향(I) 및 제2 방향(Ⅱ)으로 배열될 수 있다. 또한, 채널 구조들(CH)은 제3 방향(Ⅲ)으로 적층물(ST)을 관통할 수 있다. 제3 방향(Ⅲ)은 제1 방향(I) 및 제2 방향(Ⅱ)으로 정의된 평면과 직교하는 방향일 수 있다.
채널 구조들(CH) 각각은 채널막(14), 메모리막(15) 및 갭필막(16)을 포함할 수 있다. 채널막(14)은 적층물(ST)을 제3 방향(Ⅲ)으로 관통할 수 있다. 채널막(14)은 베이스(10)로 확장될 수 있고, 베이스(10)에 포함된 소스 구조와 전기적으로 연결될 수 있다. 메모리막(15)은 채널막(14)의 측벽을 감싸거나, 채널막(14)과 도전막들(11)의 사이에 개재될 수 있다. 메모리막(15)은 터널절연막, 데이터 저장막 또는 전하차단막 중 적어도 하나를 포함할 수 있다. 데이터 저장막은 플로팅 게이트, 전하 트랩 물질, 폴리실리콘, 질화물, 가변 저항 물질, 상변화 물질 등을 포함할 수 있다. 갭필막(16)은 채널막(14) 내에 형성될 수 있다. 갭필막(16)은 산화물 등의 절연 물질을 포함할 수 있다.
적층물(ST)은 콘택 영역(CTR)에 위치된 트렌치들(T)을 포함할 수 있다. 트렌치들(T)은 서로 다른 깊이를 가질 수 있다. 각각의 트렌치들(T)은 도전막들(11)을 각각 노출시키기 위한 것으로, 계단 형태의 내벽을 가질 수 있다. 각각의 트렌치들(T)은 제1 방향(I)으로 마주한 내벽들을 포함하고, 내벽들이 대칭 구조의 계단 형태를 갖거나, 비대칭 구조의 계단 형태를 가질 수 있다. 또한, 적어도 하나의 도전막(11) 및 적어도 하나의 절연막(12)이 계단의 한 층을 구성할 수 있다. 각 층의 최상부에는 도전막(11) 또는 절연막(12)이 위치될 수 있다.
트렌치들(T) 내에는 절연 패턴들(13)이 각각 형성될 수 있다. 절연 패턴들(13)의 상부면들은 적층물(ST)의 상부면과 실질적으로 동일한 레벨에 위치될 수 있다. 절연 패턴들(13)의 상부면들이 적층물(ST)의 상부면과 동일한 평면에 위치될 수 있다.
콘택 영역(CTR)은 트렌치들(T)의 사이에 위치된 더미 영역들(DR1~DR4)을 포함할 수 있다. 더미 영역들(DR1~DR4)은 실질적으로 동일한 높이를 가질 수 있다. 따라서, 적층물(ST)의 콘택 영역(CTR)은 트렌치들(T)의 사이에서 균일한 높이를 가질 수 있다. 또한, 더미 영역들(DR1~DR4)의 상부면들은 셀 영역(CR)의 상부면과 실질적으로 동일한 높이를 가질 수 있다.
더미 영역들(DR1~DR4)은 제1 방향(I)으로 실질적으로 동일한 폭(W1=W2=W3=W4)을 가질 수 있다. 또는, 적어도 하나의 더미 영역이 다른 더미 영역들과 상이한 폭을 가질 수 있다. 셀 영역(CR)으로부터 이격된 더미 영역(DR4)이 셀 영역(CR)과 인접한 더미 영역(DR1)에 비해 좁은 폭(W4<W1)을 갖거나 넓은 폭(W4>W1)을 가질 수 있다.
정지 구조들(SP)은 트렌치들(T)의 사이에 위치될 수 있다. 정지 구조들(SP)은 트렌치들(T)로부터 이격되어 위치될 수 있다. 따라서, 정지 구조들(SP)은 트렌치들(T) 내에 채워진 절연 패턴들(23)을 관통하지 않을 수 있다. 정지 구조들(SP)은 제1 방향(I) 및 제1 방향(I)과 교차된 제2 방향(Ⅱ)으로 배열될 수 있다. 정지 구조들(SP)은 적층물(ST)의 더미 영역들(DR1~DR4)을 제3 방향(Ⅲ)으로 관통할 수 있다. 하나의 더미 영역(DR1~DR4)에 적어도 하나의 정지 구조(SP)가 위치될 수 있다. 더미 영역들(DR1~DR4)의 면적에 따라 정지 구조들(SP)의 개수 또는 배열 방식이 변형될 수 있다.
정지 구조들(SP)의 상부면들은 적층물(ST)의 상부면과 실질적으로 동일한 레벨에 위치될 수 있다. 정지 구조들(SP)의 상부면들이 적층물(ST)의 상부면과 동일 평면에 위치될 수 있다. 정지 구조들(SP)의 상부면들은 절연 패턴들(13)의 상부면들과 실질적으로 동일한 레벨에 위치될 수 있다. 정지 구조들(SP)의 상부면들은 절연 패턴들(13)의 상부면들과 동일 평면에 위치될 수 있다.
또한, 정지 구조들(SP)의 상부면들은 채널 구조들(CH)의 상부면들과 실질적으로 동일한 레벨에 위치될 수 있다. 정지 구조들(SP)의 상부면들은 채널 구조들(CH)의 상부면들과 동일 평면에 위치될 수 있다. 정지 구조들(SP)은 채널 구조들(CH)과 동일한 높이를 갖거나 상이한 높이를 가질 수 있다. 예를 들어, 정지 구조들(SP)이 채널 구조들(CH)에 비해 낮은 높이를 가질 수 있다. 정지 구조들(SP)의 하부면들과 채널 구조들(CH)의 하부면들은 상이한 레벨에 위치될 수 있고, 정지 구조들(SP)의 하부면들이 채널 구조들(CH)의 하부면들에 비해 높은 레벨에 위치될 수 있다.
층간절연막(17)은 적층물(ST) 및 절연 패턴들(13) 상에 위치될 수 있다. 콘택 플러그들(18)은 층간절연막(17) 및 절연 패턴들(13)을 관통하고, 도전막들(11)에 각각 연결된다.
한편, 본 실시예에서는 적층물(ST)이 4개의 트렌치들(T)을 포함하는 경우에 대해 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 적층물(ST)에 포함된 도전막들(11)의 개수에 따라 트렌치들의 개수, 형태, 배열 방식 등은 변경될 수 있다. 또한, 그에 따라, 절연 패턴들(13), 콘택 플러그(18), 정지 구조들(SP) 등의 개수, 형태, 배열 방식 등도 변경될 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 도 2a 및 도 2b는 도 1a의 제1 방향(I) 단면도일 수 있다. 이하, 앞서 설명된 내용과 중복되 내용은 생략하여 설명하도록 한다.
도 2a를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 베이스(20), 적층물(ST), 채널 구조들(CH), 정지 구조들(SP), 절연 패턴들(23) 및 층간절연막(27)을 포함할 수 있다.
정지 구조들(SP)은 채널 구조들(CH)과 실질적으로 동일한 또는 유사한 구조를 가질 수 있고, 실질적으로 동일한 또는 유사한 물질을 포함할 수 있다. 정지 구조들(SP)은 채널 구조들(CH)을 형성할 때 함께 형성된 것일 수 있다.
채널 구조들(CH) 각각은 채널막(24), 메모리막(25) 및 갭필막(26)을 포함할 수 있다. 정지 구조들(SP) 각각은 적층물(ST)을 관통하는 더미 채널막(24D), 더미 채널막(24D)의 측벽을 감싸는 더미 메모리막(25D) 및 더미 채널막(24D) 내의 더미 갭필막(26D)을 포함할 수 있다. 더미 채널막(24D)은 채널막(24)에 대응될 수 있고, 더미 메모리막(25D)은 메모리막(25)에 대응될 수 있고, 더미 갭필막(26D)은 갭필막(26)에 대응될 수 있다.
도 2b를 참조하면, 적층물(ST)은 서브 적층물들(ST1, ST2)을 포함할 수 있다. 제1 서브 적층물(ST1)은 교대로 적층된 제1 도전막들(21A) 및 제1 절연막들(22A)을 포함할 수 있다. 제2 서브 적층물(ST2)은 교대로 적층된 제2 도전막들(21B) 및 제2 절연막들(22B)을 포함할 수 있다.
채널 구조들(CH) 각각은 서브 채널 구조들(CH1, CH2)을 포함할 수 있다. 제1 서브 채널 구조들(CH1)은 제1 서브 적층물(ST1)을 관통할 수 있고, 제2 서브 채널 구조들(CH2)은 제2 서브 적층물(ST2)을 관통할 수 있다.
제1 서브 채널 구조들(CH1) 각각은 제1 채널막(24A), 제1 메모리막(25A) 및 제1 갭필막(26A)을 포함할 수 있다. 제2 서브 채널 구조들(CH2) 각각은 제2 채널막(24B), 제2 메모리막(25B) 및 제2 갭필막(26B)을 포함할 수 있다.
실시예로서, 제1 서브 적층물(ST1) 및 제1 서브 채널 구조들(CH1)을 형성한 후에 제2 서브 적층물(ST2) 및 제2 서브 채널 구조들(CH2)을 형성할 수 있다. 이러한 경우, 하나의 채널 구조(CH)에 포함된 제1 채널막(24A)과 제2 채널막(24B)은 별도의 공정으로 형성된 막일 수 있고, 이들 간에 계면이 존재할 수 있다. 하나의 채널 구조(CH)에 포함된 제1 메모리막(25A)과 제2 메모리막(25B)은 별도의 공정으로 형성된 막일 수 있고, 이들 간에 계면이 존재할 수 있다. 하나의 채널 구조(CH)에 포함된 제1 갭필막(26A)과 제2 갭필막(26B)은 별도의 공정으로 형성된 막일 수 있고, 이들 간에 계면이 존재할 수 있다.
실시예로서, 제1 서브 적층물(ST1) 및 제2 서브 적층물(ST2)을 형성한 후에 제1 서브 채널 구조들(CH1) 및 제2 서브 채널 구조들(CH2)을 형성할 수 있다. 이러한 경우, 하나의 채널 구조(CH)에 포함된 제1 채널막(24A)과 제2 채널막(24B)은 동일한 공정으로 형성된 막일 수 있고, 단일막일 수 있다. 하나의 채널 구조(CH)에 포함된 제1 메모리막(25A)과 제2 메모리막(25B)은 동일한 공정으로 형성된 막일 수 있고, 단일막일 수 있다. 하나의 채널 구조(CH)에 포함된 제1 갭필막(26A)과 제2 갭필막(26B)은 동일한 공정으로 형성된 막일 수 있고, 단일막일 수 있다.
정지 구조들(SP)은 적층물(ST)을 일부 깊이 관통할 수 있다. 정지 구조들(SP)은 적층물(ST)에 포함된 서브 적층 구조들(ST1, ST2) 중 적어도 하나에 대응하는 높이를 가질 수 있다. 예를 들어, 정지 구조들(SP)은 서브 적층 구조들(ST1, ST2) 중 최상부에 위치된 서브 적층 구조에 대응되는 높이를 가질 수 있다. 또는, 정지 구조들(OP)은 채널 구조(CH)에 포함된 서브 채널 구조들(CH1, CH2) 중 적어도 하나에 대응할 수 있다. 예를 들어, 정지 구조들(SP)은 서브 채널 구조들(CH1, CH2) 중 최상부에 위치된 서브 채널 구조에 대응될 수 있다.
정지 구조들(SP)은 제2 서브 적층물(ST2)에 대응하는 높이를 가질 수 있다. 또는, 정지 구조들(SP)은 제2 서브 채널 구조들(CH2)에 대응하는 구조를 가질 수 있다. 정지 구조들(SP)은 제2 서브 채널 구조들(CH2)과 실질적으로 동일한 또는 유사한 구조를 가질 수 있고, 실질적으로 동일한 또는 유사한 물질을 포함할 수 있다. 정지 구조들(SP)은 제2 서브 채널 구조들(CH2)에 대응되는 높이를 가질 수 있다. 정지 구조들(SP)은 제2 서브 채널 구조들(CH2)을 형성할 때 함께 형성된 것일 수 있다.
정지 구조들(SP) 각각은 더미 채널막(24D), 더미 메모리막(25D) 및 더미 갭필막(26D)을 포함할 수 있다. 더미 채널막(24D)은 제2 채널막(24B)에 대응할 수 있고, 더미 메모리막(25D)은 제2 메모리막(25B)에 대응할 수 있고, 더미 갭필막(26D)은 제2 갭필막(26B)에 대응할 수 있다.
한편, 본 실시예에서는 적층물(ST)이 두 개의 서브 적층물들(ST1, ST2)을 포함하고, 채널 구조(CH)가 두 개의 서브 채널 구조들(CH1, CH2)을 포함하는 경우에 대해 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 적층물(ST)에 포함된 서브 적층물들의 개수, 채널 구조(CH)에 포함된 서브 채널 구조들의 개수는 다양하게 변경될 수 있다. 또한, 적층물(ST)을 일부 관통하는 정지 구조들(SP)의 깊이도 다양하게 변경될 수 있다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면으로서, 정지 구조의 다양한 형태를 설명하기 위한 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a 내지 도 3e를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 베이스(30), 적층물(ST) 및 적어도 하나의 정지 구조(SP1~SP5)를 포함할 수 있다. 적층물(ST)은 교대로 적층된 도전막들(31) 및 절연막들(32)을 포함할 수 있다.
도 3a를 참조하면, 제1 정지 구조(SP1)는 반도체 패턴(33), 더미 채널막(34), 더미 메모리막(35) 및 더미 갭필막(36)을 포함할 수 있다. 더미 채널막(34)은 적층물(ST)을 관통하고, 반도체 패턴(33)을 통해 베이스(30)와 연결될 수 있다. 반도체 패턴(33)은 폴리실리콘, 단결정 실리콘 등의 반도체 물질을 포함할 수 있다. 반도체 패턴(33)은 선택적 성장(Selective Growth) 방식을 이용하여 베이스(30)로부터 성장된 것일 수 있다. 더미 메모리막(35)은 더미 채널막(34)의 측벽을 감싸도록 형성될 수 있다. 더미 갭필막(36)은 더미 채널막(34) 내에 형성될 수 있다. 참고로, 셀 영역(CR)에 위치된 채널 구조(CH)가 제1 정지 구조(SP1)와 실질적으로 동일하거나 유사한 구조를 갖는 것도 가능하다.
도 3b를 참조하면, 제2 정지 구조(SP2)는 더미 채널막(34), 더미 메모리막(35) 및 더미 갭필막(36)을 포함할 수 있다. 더미 채널막(34), 더미 메모리막(35) 및 더미 갭필막(36)은 측벽에 적어도 하나의 변곡점(IP)을 포함할 수 있다. 변곡점은 측벽의 기울기가 변경되는 지점일 수 있다. 참고로, 셀 영역(CR)에 위치된 채널 구조(CH)가 제2 정지 구조(SP2)와 실질적으로 동일하거나 유사한 구조를 갖는 것도 가능하다.
도 3c를 참조하면, 제3 정지 구조(SP3)는 더미 채널막(34), 더미 메모리막(35C) 및 더미 갭필막(36)을 포함할 수 있다. 더미 메모리막(35C)은 더미 채널막(34)의 측벽 및 저면을 감싸도록 형성될 수 있다. 더미 메모리막(35C)은 더미 채널막(34)과 베이스(30)의 사이에 개재될 수 있으며, 더미 채널막(34)과 베이스(30)를 전기적으로 분리시킬 수 있다. 더미 채널막(34)은 전기적으로 플로팅된 상태를 가질 수 있다.
도 3d를 참조하면, 제4 정지 구조는(SP4)는 서브 구조들(S1, S2)을 포함할 수 있다. 제1 서브 구조(S1)는 제1 더미 채널막(34A), 제1 더미 메모리막(35A) 및 제1 더미 갭필막(36A)을 포함할 수 있다. 제2 서브 구조(S2)는 제2 더미 채널막(34B), 제2 더미 메모리막(35B) 및 제2 더미 갭필막(36B)을 포함할 수 있다. 제2 더미 채널막(34B)은 제1 더미 채널막(34A)과 연결될 수 있다.
제1 더미 메모리막(35A)은 제1 더미 채널막(34A)의 측벽을 감싸도록 형성될 수 있고, 제1 더미 채널막(34A)은 베이스(30)와 연결될 수 있다. 참고로, 셀 영역(CR)에 위치된 채널 구조(CH)가 제3 정지 구조(SP3)와 실질적으로 동일하거나 유사한 구조를 갖는 것도 가능하다. 또한, 도 3c와 유사하게, 제1 더미 메모리막(35A)이 제1 더미 채널막(34A)의 측벽 및 저면을 감싸도록 형성되는 것도 가능하다.
도 3e를 참조하면, 제5 정지 구조(SP5)는 콘택 플러그(37) 및 절연 스페이서(38)를 포함할 수 있다. 콘택 플러그(37)는 적층물(ST)을 일부 관통하거나 완전히 관통할 수 있고, 베이스(30)까지 확장될 수 있다. 콘택 플러그(37)는 베이스(30)에 포함된 주변 회로, 인터커넥션 구조 등에 연결될 수 있다. 콘택 플러그(37)는 폴리실리콘, 텅스텐, 금속 등의 도전 물질을 포함할 수 있다. 절연 스페이서(38)는 콘택 플러그(37)의 측벽을 감싸도록 형성될 수 있다. 절연 스페이서(38)는 산화물, 질화물 등을 포함할 수 있다.
참고로, 반도체 장치는 셀 영역(CR) 또는 콘택 영역(CTR)에 위치된 콘택 플러그를 추가로 포함할 수 있다. 또한, 추가로 포함된 콘택 플러그가 제5 정지 구조(SP5)와 실질적으로 동일하거나 유사한 구조를 갖는 것도 가능하다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 4a를 참조하면, 베이스(40) 상에 적층물(ST)을 형성한다. 적층물(ST)은 교대로 적층된 제1 물질막들(41) 및 제2 물질막들(42)을 포함할 수 있다. 제1 물질막들(41)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극을 형성하기 위한 것일 수 있고, 제2 물질막들(42)은 적층된 게이트 전극들을 상호 절연시키기 위한 것일 수 있다. 제1 물질막들(41)은 제2 물질막들(42)에 대해 식각 선택비가 높은 물질로 형성된다. 일 예로, 제1 물질막들(41)은 질화물 등을 포함하는 희생막일 수 있고, 제2 물질막들(42)은 산화물 등을 포함하는 절연막일 수 있다. 다른 예로, 제1 물질막들(41)은 폴리실리콘, 텅스텐 등을 포함하는 도전막일 수 있고, 제2 물질막들(42)은 산화물 등을 포함하는 절연막일 수 있다.
이어서, 채널 구조들(CH)을 형성한다. 채널 구조들(CH)은 적층물(ST)의 셀 영역(CR)을 관통할 수 있고, 베이스(40)까지 확장될 수 있다. 채널 구조들(CH) 각각은 채널막(44A), 메모리막(45A) 및 갭필막(46A)을 포함할 수 있다.
또한, 정지 구조들(SP)을 형성한다. 정지 구조들(SP)은 적층물(ST)의 콘택 영역(CTR)을 관통할 수 있고, 베이스(40)까지 확장될 수 있다. 정지 구조들(SP)은 실질적으로 동일한 간격으로 배열되거나 상이한 간격으로 배열될 수 있다. 예를 들어, 정지 구조들(SP)은 그룹별로 이격되어 배치될 수 있다.
정지 구조들(SP)은 후속 평탄화 공정에서 연마를 정지하기 위한 것이다. 따라서, 정지 구조들(SP)은 적층물(ST)에 대해 식각 선택비가 높은 물질을 포함할 수 있다. 정지 구조들(SP)은 실리콘, 저마늄, 폴리실리콘 등의 반도체 물질을 포함하거나, 텅스텐 등의 금속을 포함할 수 있다.
정지 구조들(SP)의 구조, 물질 등에 따라, 형성 시기를 조절할 수 있다. 정지 구조들(SP)은 채널 구조들(CH)을 형성하기 전에 형성되거나, 채널 구조들(CH)을 형성할 때 형성하거나, 채널 구조들(CH)을 형성한 후에 형성될 수 있다.
정지 구조들(SP)이 채널 구조들(CH)과 실질적으로 동일하거나 유사한 구조를 갖는 경우, 채널 구조들(CH)을 형성할 때 정지 구조들(SP)을 형성할 수 있다. 정지 구조들(SP) 각각은 더미 채널막(44D), 더미 메모리막(45D) 및 더미 갭필막(46D)을 포함할 수 있다.
채널 구조들(CH) 및 정지 구조들(SP)의 형성 방법을 살펴보면 다음과 같다. 먼저, 적층물(ST)을 관통하는 개구부들(OP)을 형성한다. 개구부들(OP)은 셀 영역(CR) 및 콘택 영역(CTR)에 위치될 수 있다. 이어서, 개구부들(0P) 내에 메모리막들(45A) 및 더미 메모리막들(45D)을 형성한다. 메모리막들(45A) 및 더미 메모리막들(45D) 각각은 전하차단막, 데이터 저장막 또는 터널절연막 중 적어도 하나를 포함할 수 있다. 이어서, 개구부들(OP) 내에 채널막들(44A) 및 더미 채널막들(44D)을 형성한다. 채널막들(44A)은 갭필막들(46A)을 포함할 수 있고, 더미 채널막들(44D)은 더미 갭필막들(46D)을 포함할 수 있다. 참고로, 메모리막들(45A)은 채널막들(44A)의 측벽을 감싸도록 형성되거나, 측벽 및 저면을 감싸도록 형성될 수 있다. 더미 메모리막들(45D)은 더미 채널막들(44D)의 측벽을 감싸도록 형성되거나, 측벽 및 저면을 감싸도록 형성될 수 있다.
도 4b를 참조하면, 서로 다른 깊이를 갖는 트렌치들(T)을 형성한다. 트렌치들(T)은 정지 구조들(SP)의 사이에 위치될 수 있다. 셀 영역(CR)으로부터 이격된 트렌치(T)가 셀 영역(CR)과 인접한 트렌치(T)에 비해 깊은 깊이를 갖거나, 셀 영역(CR)으로부터 이격된 트렌치(T)가 셀 영역(CR)과 인접한 트렌치(T)에 비해 얕은 깊이를 가질 수 있다. 또는, 셀 영역(CR)으로부터의 거리에 관계없이 서로 다른 깊이를 갖도록, 트렌치들(T)을 형성할 수 있다.
각각의 트렌치들(T)은 계단 형태의 측벽을 가질 수 있다. 각각의 트렌치들(T)은 측벽 전체에 계단 형태를 갖거나, 측벽 일부에 한해 계단 형태를 가질 수 있다. 이웃한 트렌치들(T)의 사이에 복수의 정지 구조들(SP)이 위치될 수 있고, 하나의 그룹을 구성할 수 있다. 각 그룹에 포함된 정지 구조들(SP)의 개수는 동일하거나 상이할 수 있다.
이어서, 트렌치들(T)을 포함하는 적층물(ST) 상에 절연 물질(48)을 형성한다. 절연 물질(48)은 트렌치들(T)을 채우도록 형성할 수 있다. 또한, 절연 물질(48)은 적층물(ST)의 셀 영역(CR) 및 콘택 영역(CTR)을 덮도록 형성될 수 있다. 절연 물질(48)은 정지 구조들(SP)에 대해 식각 선택비가 높은 물질을 포함할 수 있다. 절연 물질(48)은 산화물, 질화물 등을 포함할 수 있다.
도 4c를 참조하면, 절연 물질(48)을 평탄화하여 절연 패턴들(48A)을 형성한다. 평탄화 공정은 CMP(Chemical Mechanical Polishing) 방식을 이용할 수 있다. 정지 구조들(SP)의 상부면이 노출될 때까지 절연 물질(48)을 연마하여 절연 패턴들(48A)을 형성할 수 있다. 평탄화 공정 시, 정지 구조들(SP)를 이용하거나, 정지 구조들(SP) 및 채널 구조들(CH)을 이용하여 연마를 정지할 수 있다.
정지 구조들(SP)은 적층물(ST)에 대해 식각 선택비가 높은 물질을 포함하므로, 평탄화 과정에서 적층물(ST)의 손상없이 절연 물질(48)을 연마할 수 있다. 따라서, 절연 패턴들(48A)의 상부면들과 정지 구조들(SP)의 상부면들이 실질적으로 동일한 레벨에 위치될 수 있다. 또한, 절연 패턴들(48A)의 상부면들과 적층물(ST)의 상부면이 실질적으로 동일한 레벨에 위치될 수 있다.
도 4d를 참조하면, 채널 구조들(CH), 제1 물질막들(41)의 물질에 따른 추가 공정을 수행할 수 있다.
추가 공정의 실시예로서, 베이스(40A) 내의 희생막을 제거하여 메모리막(45A) 및 더미 메모리막(45D)을 노출시키는 개구부를 형성한다. 이어서, 개구부를 통해 노출된 메모리막(45A) 및 더미 메모리막(45D)을 제거함으로써, 채널막(44A) 및 더미 채널막(44D)을 노출시킨다. 이어서, 개구부 내에 채널막(44A) 및 더미 채널막(44D)과 연결된 소스막(S)을 형성한다. 이를 통해, 채널 구조들(CH) 및 정지 구조들(SP)을 베이스(40A) 내의 소스막(S)에 연결시킬 수 있다. 참고로, 채널 구조들(CH)에 한해 추가 공정을 수행하는 것도 가능하다. 이러한 경우, 소스막(S)은 셀 영역(CR)에 한해 형성될 수 있고, 정지 구조들(SP)은 도 4c의 형태를 유지할 수 있다. 또는, 정지 구조들(DP) 중 일부 정지 구조들(SP)에 대해서만 추가 공정을 수행하는 것도 가능하다.
추가 공정의 실시예로서, 적층물(ST)을 관통하는 슬릿(미도시됨)을 형성한 후, 제1 물질막들(41)을 제3 물질막들(49)로 대체한다. 일 예로, 슬릿을 통해 제1 물질막들(41)을 선택적으로 제거하여 개구부들을 형성한 후, 개구부들 내에 제3 물질막들(49)을 형성한다. 제3 물질막들(49)은 텅스텐 등의 금속을 포함할 수 있다. 다른 예로, 제1 물질막들(41)을 실리사이드화하여 제3 물질막들(49)을 형성할 수 있다.
전술한 바와 같은 제조 방법에 따르면, 정지 구조들(SP)을 이용하여 절연 물질(48)을 연마한다. 따라서, 평탄화 공정에서 적층물(ST)이 손상되거나 디싱(dishing)이 유발되는 것을 방지할 수 있다.
한편, 본 실시예에서는 정지 구조들(SP)이 채널 구조들(CH)과 유사한 구조를 갖는 경우에 대해 설명하였으나, 이는 설명의 편의를 위한 것일 뿐 본 발명이 이에 한정되는 것은 아니다. 정지 구조들(SP)은 앞서 도 1a 내지 도 3e를 참조하여 설명한 형태를 갖거나, 이들을 조합한 형태를 가질 수 있다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 5a를 참조하면, 베이스(50) 상에 제1 서브 적층물(ST1)을 형성한다. 제1 서브 적층물(ST1)은 교대로 적층된 제1 물질막들(51) 및 제2 물질막들(52)을 포함할 수 있다. 제1 물질막들(51)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극을 형성하기 위한 것일 수 있고, 제2 물질막들(52)은 적층된 게이트 전극들을 상호 절연시키기 위한 것일 수 있다. 제1 물질막들(51)은 제2 물질막들(52)에 대해 식각 선택비가 높은 물질로 형성된다. 일 예로, 제1 물질막들(51)은 질화물 등을 포함하는 희생막일 수 있고, 제2 물질막들(52)은 산화물 등을 포함하는 절연막일 수 있다. 다른 예로, 제1 물질막들(51)은 폴리실리콘, 텅스텐 등을 포함하는 도전막일 수 있고, 제2 물질막들(52)은 산화물 등을 포함하는 절연막일 수 있다.
이어서, 제1 서브 적층물(ST1)을 관통하는 희생막들(61)을 형성한다. 예를 들어, 제1 서브 적층물(ST1)을 관통하는 제1 개구부들(OP1)을 형성한 후, 제1 개구부들(OP1) 내에 희생막들(61)을 형성한다. 희생막들(61)은 제1 및 제2 물질막들(51, 52)에 대해 식각 선택비가 높은 물질을 포함할 수 있다. 희생 막들(61)은 텅스텐을 포함할 수 있다. 참고로, 희생막들(61) 대신에 제1 서브 채널 구조를 미리 형성하는 것도 가능하다.
도 5b를 참조하면, 제1 서브 적층물(ST1) 상에 제2 서브 적층물(ST2)을 형성한다. 제2 서브 적층물(ST2)은 교대로 적층된 제3 물질막들(63) 및 제4 물질막들(64)을 포함할 수 있다. 제3 물질막들(63)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극을 형성하기 위한 것일 수 있고, 제4 물질막들(64)은 적층된 게이트 전극들을 상호 절연시키기 위한 것일 수 있다. 제3 물질막들(63)은 제4 물질막들(64)에 대해 식각 선택비가 높은 물질로 형성된다. 일 예로, 제3 물질막들(63)은 질화물 등을 포함하는 희생막일 수 있고, 제4 물질막들(64)은 산화물 등을 포함하는 절연막일 수 있다. 다른 예로, 제3 물질막들(63)은 폴리실리콘, 텅스텐 등을 포함하는 도전막일 수 있고, 제4 물질막들(64)은 산화물 등을 포함하는 절연막일 수 있다. 제3 물질막들(63)은 제1 물질막들(51)과 실질적으로 동일하거나 유사한 물질일 수 있고, 제4 물질막들(64)은 제2 물질막들(52)과 실질적으로 동일하거나 유사한 물질일 수 있다.
이어서, 제2 서브 적층물(ST2)을 관통하는 제2 개구부들(OP2)을 형성한다. 제2 개구부들(OP2)은 셀 영역(CR)에 위치될 수 있고, 제1 개구부들(OP1)에 각각 대응하도록 위치될 수 있다. 제2 개구부들(OP2)은 희생막들(61)을 노출시키는 깊이로 형성될 수 있다.
또한, 제2 서브 적층물(ST2)을 관통하는 제3 개구부들(OP3)을 형성한다. 제3 개구부들(OP3)은 콘택 영역(CTR)에 위치될 수 있다. 제2 개구부들(OP2)을 형성할 때 제3 개구부들(OP3)을 형성할 수 있다. 제3 개구부들(OP3)은 제2 개구부들(OP2)과 실질적으로 동일한 깊이를 가질 수 있다. 제3 개구부들(OP3)은 제1 서브 적층물(ST1)을 노출시키는 깊이를 가질 수 있다.
도 5c를 참조하면, 제2 개구부들(OP2)을 통해 희생막들(61)을 제거한다. 희생막들(61)을 선택적으로 식각하여 제1 개구부들(OP1)을 재오픈할 수 있다. 재오픈된 제1 개구부들(OP1)은 제2 개구부들(OP2)과 각각 연결될 수 있다. 참고로, 희생막들(61) 대신에 제1 서브 채널 구조를 미리 형성한 경우, 희생막들(61)을 제거하는 공정은 생략하고 다음 공정을 진행할 수 있다.
이어서, 제1 및 제2 개구부들(OP1, OP2) 내에 채널 구조들(CH)을 형성한다. 채널 구조들(CH)은 적층물(ST)의 셀 영역(CR)을 관통할 수 있고, 베이스(50)까지 확장될 수 있다. 채널 구조들(CH) 각각은 채널막(54A), 메모리막(55A) 및 갭필막(56A)을 포함할 수 있다. 이를 통해, 제1 서브 적층물(ST1)을 관통하는 제1 서브 채널 구조 및 제2 서브 적층물(ST2)을 관통하는 제2 서브 채널 구조를 동시에 형성할 수 있다. 참고로, 희생막들(61) 대신에 제1 서브 채널 구조를 미리 형성한 경우, 제2 개구부들(OP2) 내에 제2 서브 채널 구조를 형성한다. 이러한 경우, 제1 서브 채널 구조의 제1 채널막과 제2 서브 채널 구조의 제2 채널막이 상호 연결될 수 있다.
제3 개구부들(OP3) 내에 정지 구조들(SP)을 형성한다. 정지 구조들(SP)은 적층물(ST)의 콘택 영역(CTR)을 일부 관통할 수 있다. 정지 구조들(SP)은 제2 서브 적층물(ST2)을 관통할 수 있다. 채널 구조들(CH)을 형성할 때 정지 구조들(SP)을 형성할 수 있다. 정지 구조들(SP) 각각은 더미 채널막(54D), 더미 메모리막(55D) 및 더미 갭필막(56D)을 포함할 수 있다.
도 5d를 참조하면, 서로 다른 깊이를 갖는 트렌치들(T)을 형성한다. 이어서, 적층물(ST) 상에 절연 물질을 형성한 후, 절연 물질을 평탄화하여 절연 패턴들(58)을 형성한다. 평탄화 공정 시, 정지 구조들(SP)를 이용하거나, 정지 구조들(SP) 및 채널 구조들(CH)을 이용하여 연마를 정지할 수 있다.
이후, 채널 구조들(CH), 제1 물질막들(51) 및 제3 물질막들(63)의 물질에 따른 추가 공정을 수행할 수 있다. 추가 공정은 앞서 도 4d를 참조하여 설명한 것과 유사하므로, 생략하도록 한다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있다. 또한, 메모리 장치는(1200)는 앞서 도 1a 내지 도 5d를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 5d를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200)는 셀 영역 및 콘택 영역을 포함하는 적층물; 상기 적층물의 상기 셀 영역을 관통하는 채널 구조들; 상기 적층물의 상기 콘택 영역을 서로 다른 깊이로 관통하는 트렌치들; 및 상기 적층물의 상기 콘택 영역을 관통하고, 상기 트렌치들의 사이에 위치된 정지 구조를 포함하도록 구성될 수 있다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus)프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 및 특성 또한 향상시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있다. 또한, 메모리 장치(1200')는 앞서 도 1a 내지 도 5d를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 5d를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200')는 셀 영역 및 콘택 영역을 포함하는 적층물; 상기 적층물의 상기 셀 영역을 관통하는 채널 구조들; 상기 적층물의 상기 콘택 영역을 서로 다른 깊이로 관통하는 트렌치들; 및 상기 적층물의 상기 콘택 영역을 관통하고, 상기 트렌치들의 사이에 위치된 정지 구조를 포함하도록 구성될 수 있다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 및 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 8은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(2100)는 앞서 도 1a 내지 도 5d를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 5d를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(2100)는 셀 영역 및 콘택 영역을 포함하는 적층물; 상기 적층물의 상기 셀 영역을 관통하는 채널 구조들; 상기 적층물의 상기 콘택 영역을 서로 다른 깊이로 관통하는 트렌치들; 및 상기 적층물의 상기 콘택 영역을 관통하고, 상기 트렌치들의 사이에 위치된 정지 구조를 포함하도록 구성될 수 있다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 7을 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable MultimediaPlayer), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audiorecorder), 디지털 음성 재생기(digital audioplayer), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 9는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(3500)는 앞서 도 1a 내지 도 5d를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 5d를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(3500)는 셀 영역 및 콘택 영역을 포함하는 적층물; 상기 적층물의 상기 셀 영역을 관통하는 채널 구조들; 상기 적층물의 상기 콘택 영역을 서로 다른 깊이로 관통하는 트렌치들; 및 상기 적층물의 상기 콘택 영역을 관통하고, 상기 트렌치들의 사이에 위치된 정지 구조를 포함하도록 구성될 수 있다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
10: 베이스 11: 도전막
12: 절연막 13: 절연 패턴
14: 채널막 15: 메모리막
16: 갭필막 17: 층간절연막
18: 콘택 플러그 20: 베이스
21A: 제1 도전막 22A: 제1 절연막
21B: 제2 도전막 22B: 제2 절연막
23: 절연 패턴 24: 채널막
25: 메모리막 26: 갭필막
27: 층간절연막 24D: 더미 채널막
25D: 더미 메모리막 30: 베이스
31: 도전막 32: 절연막
33: 반도체 패턴 34: 더미 채널막
34A: 제1 더미 채널막 34B: 제2 더미 채널막
35: 더미 메모리막 35A: 제1 더미 메모리막
35B: 제2 더미 메모리막 35C: 더미 메모리막
36: 더미 갭필막 36A: 제1 더미 갭필막
36B: 제2 더미 갭필막 37: 콘택 플러그
38:절연 스페이서 40: 베이스
41: 제1 물질막 42: 제2 물질막
44A: 채널막 44D: 더미 채널막
45A: 메모리막 45D: 더미 메모리막
46A: 갭필막 46D: 더미 갭필막
48: 절연 물질 48A: 절연 패턴
49: 제3 물질막 50: 베이스
51: 제1 물질막 52: 제2 물질막
54A: 채널막 54D: 더미 채널막
55A: 메모리막 55D: 더미 메모리막
56A: 갭필막 56D: 더미 갭필막
61: 희생막 63: 제3 물질막
64: 제4 물질막 ST: 적층물
ST1: 제1 서브 적층물 ST2: 제2 서브 적층물
CH: 채널 구조 CH1: 제1 서브 채널 구조
CH2: 제2 서브 채널 구조 SP, SP1~SP5: 정지 구조
S1: 제1 서브 구조 S2: 제2 서브 구조

Claims (26)

  1. 셀 영역 및 콘택 영역을 포함하는 적층물;
    상기 적층물의 상기 셀 영역을 관통하는 채널 구조;
    상기 적층물의 상기 콘택 영역을 서로 다른 깊이로 관통하는 트렌치들; 및
    상기 적층물의 상기 콘택 영역을 관통하고, 상기 트렌치들의 사이에 위치된 정지 구조
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 적층물의 콘택 영역은 상기 트렌치들의 사이에서 균일한 높이를 갖는
    반도체 장치.
  3. 제1항에 있어서,
    상기 정지 구조는,
    상기 적층물을 관통하는 더미 채널막;
    상기 더미 채널막의 측벽을 감싸는 더미 메모리막; 및
    상기 더미 채널막 내의 더미 갭필막을 포함하는
    반도체 장치.
  4. 제1항에 있어서,
    상기 정지 구조는,
    상기 적층물을 관통하는 콘택 플러그; 및
    상기 콘택 플러그의 측벽을 감싸는 절연 스페이서를 포함하는
    반도체 장치.
  5. 제1항에 있어서,
    상기 트렌치들 내에 형성된 절연 패턴들
    을 더 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 절연 패턴들의 상부면과 상기 정지 구조의 상부면은 실질적으로 동일한 레벨에 위치된
    반도체 장치.
  7. 제1항에 있어서,
    상기 정지 구조는 상기 적층물을 일부 깊이 관통하는
    반도체 장치.
  8. 제1 서브 적층물;
    제2 서브 적층물;
    상기 제1 서브 적층물을 관통하는 제1 서브 채널 구조 및 상기 제2 서브 적층물을 관통하는 제2 서브 채널 구조를 포함하는 채널 구조;
    상기 제2 서브 적층물을 서로 다른 깊이로 관통하는 트렌치들; 및
    상기 제2 서브 적층물을 관통하고, 상기 트렌치들의 사이에 위치된 정지 구조
    를 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제2 서브 적층물은 상기 트렌치들의 사이에서 균일한 높이를 갖는
    반도체 장치.
  10. 제8항에 있어서,
    상기 정지 구조는 상기 제2 서브 채널 구조와 동일한 높이를 갖는
    반도체 장치.
  11. 제8항에 있어서,
    상기 정지 구조는,
    상기 적층물을 관통하는 더미 채널막;
    상기 더미 채널막의 측벽을 감싸는 더미 메모리막; 및
    상기 더미 채널막 내의 더미 갭필막을 포함하는
    반도체 장치.
  12. 제8항에 있어서,
    상기 정지 구조는,
    상기 적층물을 관통하는 콘택 플러그; 및
    상기 콘택 플러그의 측벽을 감싸는 절연 스페이서를 포함하는
    반도체 장치.
  13. 제8항에 있어서,
    상기 트렌치들 내에 형성된 절연 패턴들
    을 더 포함하는 반도체 장치.
  14. 제13항에 있어서,
    상기 절연 패턴들의 상부들면과 상기 정지 구조의 상부면은 동일한 레벨에 위치된
    반도체 장치.
  15. 셀 영역 및 콘택 영역을 포함하는 적층물을 형성하는 단계;
    상기 적층물의 상기 셀 영역을 관통하는 채널 구조를 형성하는 단계;
    상기 적층물의 상기 콘택 영역을 관통하는 정지 구조들을 형성하는 단계;
    상기 적층물의 상기 콘택 영역을 서로 다른 깊이로 관통하고, 상기 정지 구조들의 사이에 위치된 트렌치들을 형성하는 단계;
    상기 트렌치들을 포함하는 적층물 상에 절연 물질을 형성하는 단계;
    상기 정지 구조들을 이용하여 상기 절연 물질을 평탄화하여, 상기 트렌치들 내에 절연 패턴들을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 채널 구조를 형성할 때 상기 정지 구조들을 형성하는
    반도체 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 정지 구조들은 상기 적층물에 대해 식각 선택비가 높은 물질을 포함하는
    반도체 장치의 제조 방법.
  18. 제15항에 있어서,
    상기 적층물은 상기 트렌치들의 사이에서 균일한 높이를 갖는
    반도체 장치의 제조 방법.
  19. 제15항에 있어서,
    상기 정지 구조들 각각은,
    상기 적층물을 관통하는 더미 채널막;
    상기 더미 채널막의 측벽을 감싸는 더미 메모리막; 및
    상기 더미 채널막 내의 더미 갭필막을 포함하는
    반도체 장치의 제조 방법.
  20. 제15항에 있어서,
    상기 정지 구조들 각각은,
    상기 적층물을 관통하는 콘택 플러그; 및
    상기 콘택 플러그의 측벽을 감싸는 절연 스페이서를 포함하는
    반도체 장치의 제조 방법.
  21. 제1 서브 적층물을 형성하는 단계;
    상기 제1 서브 적층물을 관통하는 제1 서브 채널 구조를 형성하는 단계:
    상기 제1 서브 적층물 상에 제2 서브 적층물을 형성하는 단계;
    상기 제2 서브 적층물을 관통하는 제2 서브 채널 구조를 형성하는 단계;
    상기 제2 서브 채널 구조를 형성할 때, 상기 제2 서브 적층물을 관통하는 정지 구조들을 형성하는 단계; 및
    상기 제2 서브 적층물을 서로 다른 깊이로 관통하고, 상기 정지 구조들의 사이에 위치된 트렌치들을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 제2 서브 채널 구조를 형성할 때 상기 제1 서브 채널 구조를 형성하는
    반도체 장치의 제조 방법.
  23. 제21항에 있어서,
    상기 제2 서브 적층물을 형성하기 전에 상기 제1 서브 채널 구조를 형성하는
    반도체 장치의 제조 방법.
  24. 제21항에 있어서,
    상기 트렌치들을 포함하는 상기 제2 서브 적층물 상에 절연 물질을 형성하는 단계; 및
    상기 정지 구조들을 이용하여 상기 절연 물질을 평탄화하여, 상기 트렌치들 내에 절연 패턴들을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  25. 제21항에 있어서,
    상기 정지 구조들은 상기 제2 서브 적층물에 대해 식각 선택비가 높은 물질을 포함하는
    반도체 장치의 제조 방법.
  26. 제21항에 있어서,
    상기 적층물은 상기 트렌치들의 사이에서 균일한 높이를 갖는
    반도체 장치의 제조 방법.
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