KR20170022481A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는 트렌치를 포함하는 기판; 상기 트렌치 내에 형성되고, 내부에 식각 정지 패턴을 포함하는 소자분리막; 상기 기판 상에 위치된 적층물; 및 상기 적층물을 관통하고, 제1 방향으로 확장된 제1 영역 및 상기 제1 방향과 교차된 제2 방향으로 확장된 제2 영역을 포함하고, 상기 제1 영역과 상기 제2 영역의 교차 영역은 상기 소자분리막을 일부 관통하여 상기 식각 정지 패턴과 접하는 슬릿 절연막을 포함한다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 전자 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 최근 실리콘 기판상에 단층으로 메모리 셀을 형성하는 2차원 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 장치가 제안되고 있다.
3차원 비휘발성 메모리 장치는 도전막들과 절연막들이 교대로 적층된 적층물을 포함하고, 이를 이용하여 적층된 메모리 셀들을 형성한다. 그런데, 종횡비가 큰 적층물을 형성하기 위한 공정의 난이도가 높고, 적층된 도전막들 간에 브릿지가 유발될 수 있다. 또한, 이로 인하여 수율이 낮아지고, 메모리 장치의 특성이 저하될 수 있다.
본 발명의 일 실시예는 제조 공정이 용이하고 안정적인 구조를 갖는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 트렌치를 포함하는 기판; 상기 트렌치 내에 형성되고, 내부에 식각 정지 패턴을 포함하는 소자분리막; 상기 기판 상에 위치된 적층물; 및 상기 적층물을 관통하고, 제1 방향으로 확장된 제1 영역 및 상기 제1 방향과 교차된 제2 방향으로 확장된 제2 영역을 포함하고, 상기 제1 영역과 상기 제2 영역의 교차 영역은 상기 소자분리막을 일부 관통하여 상기 식각 정지 패턴과 접하는 슬릿 절연막을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 기판; 상기 기판 내에 형성되고, 내부에 식각 정지 패턴을 포함하는 소자분리막; 상기 기판 상에 적층된 게이트 전극들; 상기 게이트 전극들을 관통하는 제1 슬릿 절연막; 및 상기 게이트 전극들을 관통하고, 상기 소자분리막 상에서 상기 제1 슬릿 절연막과 교차하는 제2 슬릿 절연막을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 기판 내에 트렌치를 형성하는 단계; 상기 트렌치 내에 식각 정지 패턴을 포함하는 소자분리막을 형성하는 단계; 상기 기판 상에 적층물을 형성하는 단계; 상기 적층물을 관통하는 제1 슬릿 절연막을 형성하는 단계; 및 상기 적층물을 관통하고 상기 제1 슬릿 절연막과 교차하며, 교차 영역에서 상기 소자분리막을 일부 관통하여 상기 식각 정지 패턴과 접하는 제2 슬릿 절연막을 형성하는 단계를 포함한다.
소자분리막이 내부에 식각 정지 패턴을 포함하고, 슬릿 절연막의 일부 영역이 소자분리막을 일부 관통하여 식각 정지 패턴과 접한다. 따라서, 슬릿 절연막이 소자분리막을 완전히 관통하여 기판까지 확장되는 것을 방지할 수 있으며, 기판 및 적층된 도전막들 간에 브릿지가 유발되는 것을 방지할 수 있다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 것으로, 도 1a는 레이아웃이고, 도 1b는 소자분리막의 구조를 나타내는 사시도이고, 도 1c 및 도 1d는 도 1a의 셀 영역 단면도이다.
도 1a를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 셀 영역(CELL) 및 콘택 영역(CONTACT)을 포함한다. 여기서, 셀 영역(CELL)은 적층된 메모리 셀들이 위치되는 영역이고, 콘택 영역(CONTACT)은 적층된 메모리 셀들의 구동 바이어스를 인가하기 위해 콘택 플러그들이 위치되는 영역이다. 셀 영역(CELL)의 양 측에 콘택 영역들(CONTACT)이 위치되거나, 일 측에 한해 콘택 영역(CONTACT)이 위치될 수 있다.
셀 영역(CELL) 및 콘택 영역(CONTACT)에 게이트 전극들 및 절연막들이 교대로 적층된 적층물이 위치되고, 콘택 영역(CONTACT)의 적층물은 각 층의 게이트 전극들이 각각 노출되도록 계단 형태로 패터닝될 수 있다. 여기서, 각 게이트 전극의 노출된 영역이 패드가 되고, 패드에 콘택 플러그가 연결된다.
또한, 반도체 장치는 복수의 메모리 블록들(MB1, MB2)을 포함한다. 여기서, 메모리 블록들(MB1, MB2)은 소거 동작이 수행되는 단위로, 소거 동작시, 하나의 메모리 블록(MB1, MB2)에 포함된 메모리 셀들의 데이터가 소거된다. 참고로, 각각의 메모리 블록들(MB1, MB2)은 복수의 페이지들을 포함하며, 페이지 단위로 프로그램 및 리드 동작이 수행될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 각각의 메모리 블록들(MB1, MB2)에 위치된 적층물들을 포함한다. 즉, 제1 메모리 블록(MB1)에 위치된 제1 적층물과 제2 메모리 블록(MB2)에 위치된 제2 적층물은 상호 분리된다. 예를 들어, 제1 적층물과 제2 적층물을 상호 분리시키기 위해, 이들 사이에 제1 슬릿 절연막(미도시됨)이 위치될 수 있다. 이러한 경우, 제1 슬릿 절연막은 이웃한 메모리 블록들의 게이트 전극들을 상호 분리시킬 수 있다.
또한, 각각의 적층물들 내에는 제2 슬릿 절연막(미도시됨)이 위치될 수 있다. 제2 슬릿 절연막은 하나의 메모리 블록 내에 포함된 메모리 셀들의 게이트 전극들을 상호 분리시키거나, 공정 상의 편의를 위해 형성된 것일 수 있다. 일 예로, 메모리 스트링이 U형태로 배열된 경우, 소스 사이드 게이트 전극과 드레인 사이드 게이트 전극을 상호 분리시키기 위해 제2 슬릿 절연막이 형성될 수 있다. 다른 예로, 제2 슬릿 절연막은 제2 슬릿 내에 형성된 것이고, 제2 슬릿은 적층된 희생막들을 적층된 게이트 전극들로 교체하기 위한 통로일 수 있다. 이러한 경우, 제2 슬릿 절연막은 셀 영역(CELL) 내에 위치될 수 있다.
도 1b는 본 발명의 일 실시예에 따른 소자분리막의 구조를 설명하기 위한 사시도이다. 도 1b를 참조하면, 소자분리막(SLI)은 교차된 두 개의 라인을 포함할 수 있으며, 예를 들어, 제1 방향(I-I')으로 확장된 제1 슬릿 절연막(SLI1) 및 제2 방향(Ⅱ-Ⅱ')으로 확장된 제2 슬릿 절연막(SLI2)을 포함한다. 여기서, 제1 슬릿 절연막(SLI1)과 제2 슬릿 절연막(SLI2)은 셀 영역(CELL)의 내부, 이웃한 메모리 블록들(MB1, MB2) 간의 경계 또는 셀 영역(CELL)과 콘택 영역(CONTACT)의 경계에서 교차될 수 있다.
또한, 제1 슬릿 절연막(SLI1)과 제2 슬릿 절연막(SLI2)이 교차된 영역(A)은 그 외의 영역에 비해 깊은 깊이로 형성될 수 있다. 예를 들어, 제1 슬릿 절연막(SLI2)을 형성한 후에 제2 슬릿 절연막(SLI2)을 형성하는 경우, 교차 영역(A)은 식각 공정이 2번 수행되기 때문에, 식각 공정이 1번 수행된 다른 영역에 비해 깊은 깊이를 갖게 된다.
도 1c는 본 발명의 일 실시예에 따른 반도체 장치의 셀 어레이 구조를 설명하기 위한 단면도로서, 도 1a에서 셀 영역의 단면을 나타낸다. 특히, 본 실시예에서는 메모리 스트링이 U형태로 배열된 경우에 대해 설명하도록 한다.
도 1c를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 기판(10), 기판(10) 내의 소자분리막(11), 적층물(ST) 및 적층물(ST)을 관통하는 슬릿 절연막(SLI1, SLI2)을 포함한다. 또한, 반도체 장치는 기판(10)과 적층물(ST) 사이에 개재된 제1 절연막(19) 및 제1 도전막(13), U형태의 반도체 패턴(17) 및 메모리막(16)을 더 포함할 수 있다.
소자분리막(11)은 절연막(11A) 및 절연막(11A) 내의 식각 정지 패턴(11B)을 포함한다. 여기서, 절연막(11A)은 산화물, PSZ(Poly Silazane), TEOS(Tetraethyl Orthosilicate) 등을 포함할 수 있다. 또한, 식각 정지 패턴(11B)은 절연막(11A)에 대해 식각 선택비가 높은 물질을 포함하며, 예를 들어, 질화물을 포함하거나, 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등의 금속을 포함할 수 있다.
여기서, 식각 정지 패턴(11B)은 절연막(11A)의 내부에 위치되며, 주변의 막들, 예를 들어. 제1 도전막(13), 기판(10) 등과는 접하지 않는다. 즉, 식각 정지 패턴(11B)은 제1 도전막(13), 기판(10) 등과 전기적으로 연결되지 않으며, 플로팅 상태를 갖는다.
적층물(ST)은 교대로 적층된 제2 도전막들(14) 및 제2 절연막들(15)을 포함한다. 여기서, 제2 도전막들(14)은 적층된 메모리 셀들 또는 선택 트랜지스터들의 게이트 전극일 수 있고, 텅스텐(W), 텅스텐질화물(WNx), 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등을 포함할 수 있다. 예를 들어, 최상부 적어도 하나의 제2 도전막(14)은 선택 트랜지스터의 게이트 전극이고, 나머지 제2 도전막들(14)은 메모리 셀의 게이트 전극일 수 있다. 제2 절연막들(15)은 적층된 게이트 전극들을 절연시키기 위한 것으로, 산화물을 포함할 수 있다. 제2 도전막들(14)과 제2 절연막들(15)은 동일한 두께를 갖거나 상이한 두께를 가질 수 있다. 또한, 최상부 적어도 하나의 제2 도전막(14)은 나머지 제2 도전막들(14)에 비해 두꺼운 두께를 가질 수 있다.
제1 도전막(13)은 파이프 트랜지스터의 게이트 전극일 수 있고, 폴리 실리콘을 포함할 수 있다. 또한, 제1 도전막(13)을 메모리 블록(MB1, MB2) 단위로 분리시키기 위해, 이웃한 메모리 블록들(MB1, MB2)의 경계에 분리 절연 패턴(12)이 위치될 수 있다. 이와 같이, 메모리 블록들(MB1, MB2)의 파이프 게이트 전극들을 상호 분리시킴으로써, 메모리 블록(MB1, MB2) 별로 파이프 게이트 전극을 제어할 수 있다.
반도체 패턴(17)은 적층물(ST)을 수직으로 관통하는 수직 패턴 및 적어도 두 개의 수직 패턴을 연결시키고 제1 도전막(13) 내에 위치된 수평 패턴을 포함할 수 있다. 예를 들어, 수직 패턴은 메모리 셀, 선택 트랜지스터 등의 채널막일 수 있고, 수평 패턴은 파이프 트랜지스터의 채널막일 수 있다. 또한, 수평 패턴에 연결된 하나의 수직 패턴은 소스 사이드 채널막이고 나머지 하나의 수직 패턴은 드레인 사이드 채널막일 수 있다.
여기서, 반도체 패턴(17)은 중심까지 완전히 채워진 형태를 갖거나, 중심 영역이 오픈된 형태를 가질 수 있다. 반도체 패턴(17)의 오픈된 중심 영역에는 갭필 절연막(18)이 채워질 수 있다.
메모리막들(16)은 필라들을 감싸는 터널절연막, 데이터 저장막 및 전하차단막 중 적어도 하나를 포함할 수 있으며, 데이터 저장막은 실리콘, 질화물, 상변화 물질, 나노 닷 등을 포함할 수 있다.
제1 슬릿 절연막(SLI1)은 이웃한 메모리 블록들 간의 경계에 위치되고, 적층물(ST)을 관통할 수 있다. 제2 슬릿 절연막(SLI2)은 하나의 수평 패턴에 의해 연결된 수직 패턴들의 사이에 위치되며, 적층물(ST)을 관통할 수 있다. 제2 슬릿 절연막(SLI2)은 소스 사이드 게이트 전극과 드레인 사이드 게이트 전극을 분리시키기 위한 것일 수 있다.
제1 슬릿 절연막(SLI1)과 제2 슬릿 절연막(SLI2)의 교차 영역(A) 하부에는 소자분리막(11)이 위치된다. 따라서, 제1 슬릿 절연막(SLI1)과 제2 슬릿 절연막(SLI2)은 교차 영역(A)에서 적층물(ST) 및 제1 도전막(13)을 관통하여 소자분리막(11)까지 확장될 수 있다. 여기서, 제1 및 제2 슬릿 절연막(SLI1, SLI2)은 소자분리막(11)을 일부 두께 관통하며, 식각 정지 패턴(11B)과 접할 수 있다. 예를 들어, 제1 및 제2 슬릿 절연막(SLI1, SLI2)은 소자분리막(11)의 상부를 관통하여 식각 정지 패턴(11B)의 상부면과 접하며, 소자분리막(11)의 하부는 관통하지 않는다. 따라서, 제1 및 제2 슬릿 절연막(SLI1, SLI2)은 기판(10)과 접하지 않는다.
전술한 바와 같은 구조에 따르면, 적어도 하나의 소스 선택 트랜지스터, 복수의 소스 사이드 메모리 셀들, 적어도 하나의 파이프 트랜지스터, 복수의 드레인 사이드 메모리 셀들 및 적어도 하나의 드레인 선택 트랜지스터가 하나의 메모리 스트링을 구성하며, 메모리 스트링이 U 형태로 배열된다.
또한, 소자분리막(11)이 식각 정지 패턴(11B)을 포함하므로, 제1 및 제2 슬릿 절연막(SLI1, SLI2)의 교차 영역(A)이 기판(10)까지 확장되는 것을 방지할 수 있다.
도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 셀 어레이 구조를 설명하기 위한 단면도로서, 도 1a의 셀 영역의 단면을 나타낸다. 특히, 본 실시예에서는 메모리 스트링이 기판에 수직으로 배열된 경우에 대해 설명하도록 한다.
도 1d를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 기판(10), 기판(10) 내의 소자분리막(11), 적층물(ST) 및 적층물(ST)을 관통하는 슬릿 절연막(SLI1, SLI2)을 포함한다. 또한, 반도체 장치는 제1 도전막(13), 반도체 패턴(17) 및 메모리막(16)을 더 포함할 수 있다.
적층물(ST)은 교대로 적층된 제2 도전막들(14) 및 제2 절연막들(15)을 포함한다. 여기서, 최상부 적어도 하나의 제2 도전막(14)은 상부 선택 트랜지스터의 게이트 전극이고, 최하부 적어도 하나의 제2 도전막(14)은 하부 선택 트랜지스터의 게이트 전극이고, 나머지 제2 도전막(14)은 메모리 셀의 게이트 전극일 수 있다.
제1 도전막(13)은 반도체 패턴들(17)과 접하도록 기판(10)과 적층물(ST) 사이에 개재된다. 제1 도전막(13)은 소스막일 수 있으며, 소스막은 기판(10) 상에 형성된 도전막으로, 폴리실리콘, 금속 등을 포함할 수 있다. 또는, 기판(10)에 소정 깊이로 불순물을 주입하여 소스 영역을 형성하는 것도 가능하다.
소자분리막(11)은 이웃한 메모리 블록들(MB1, MB2)의 제1 도전막(13)을 상호 분리시키기 위한 것으로, 절연막(11A) 및 절연막(11A) 내부의 식각 정지 패턴(11B)을 포함한다.
제1 슬릿 절연막(SLI1)은 이웃한 메모리 블록들(MB1, MB2)의 경계에 위치될 수 있으며, 제2 슬릿 절연막(SLI2)은 이웃한 반도체 패턴들(17)의 사이에 위치될 수 있다. 또한, 제1 슬릿 절연막(SLI1)과 제2 슬릿 절연막(SLI2)의 교차 영역(A) 하부에 소자분리막(11)이 위치될 수 있다.
그 외의 세부적인 구조는 앞서 도 1c를 참조하여 설명한 것과 유사하므로, 중복된 설명은 생략하도록 한다.
도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도로서, 제1 슬릿 절연막과 제2 슬릿 절연막이 교차되는 영역의 단면을 나타낸다.
도 2a를 참조하면, 기판(20) 내에 트렌치(T)를 형성한다. 예를 들어, 기판(20) 상에 게이트 절연막(21), 제1 도전막(22), 패드막(23)을 차례로 형성한 후, 패드막(23), 제1 도전막(22), 게이트 절연막(21) 및 기판(20)을 식각하여 트렌치(T)를 형성한다. 여기서, 제1 도전막(22)은 폴리실리콘을 포함할 수 있다. 패드막(23)은 후속 공정에서 식각정지막 또는 연마 정지막으로 사용될 수 있으며, 다층막일 수 있다. 예를 들어, 패드막(23)은 차례로 적층된 패드 산화막(23A), 패드 질화막(23B) 및 패드 산화막(23C)을 포함할 수 있다.
여기서, 기판(20)은 복수의 메모리 블록들을 포함하고, 각각의 메모리 블록들은 메모리 셀들이 적층된 셀 영역을 포함할 수 있다. 또한, 트렌치(T)는 활성 영역을 정의하기 위한 소자분리 트렌치일 수 있다.
이어서, 트렌치(T) 내에 제1 라이너막(24)을 형성한다. 제1 라이너막(24)은 트렌치(T)의 내면을 따라 균일한 두께로 형성될 수 있다. 예를 들어, 제1 라이너막(24)은 산화 공정으로 형성된 산화막을 포함할 수 있다.
도 2b를 참조하면, 트렌치(T) 내에 제1 절연막(25)을 형성한다. 예를 들어, 트렌치(T)를 채우도록 기판(20) 상에 제1 절연막(25)을 형성한 후, 패드 질화막(23B)이 노출될 때까지 제1 절연막(25)을 평탄화한다. 이러한 경우, CMP(Chemical Mechanical Polishing) 공정을 이용하여 제1 절연막(25)을 연마하며, 패드 질화막(23B)이 연마 정지막으로 사용된다. 여기서, 제1 절연막(25)은 산화물, PSZ(Poly Silazane), TEOS(Tetraethyl Orthosilicate) 등을 포함할 수 있다.
도 2c를 참조하면, 트렌치(T) 내의 제1 절연막(25)을 일부 두께 리세스하여 하부 절연막(25A)을 형성한다. 예를 들어, 하부 절연막(25A)의 상부면이 트렌치(T) 깊이의 1/2 이하에 위치되도록 절연막(25)을 리세스한다.
도 2d를 참조하면, 하부 절연막(25A)이 형성된 결과물의 프로파일을 따라 제2 라이너막(26)을 형성한다. 예를 들어, 제2 라이너막(26)은 산화물을 포함하며, 균일한 두께로 형성된다. 이어서, 제2 라이너막(26) 상에 식각정지막(27)을 형성한다. 식각정지막(27)은 후속 슬릿 형성 공정시, 슬릿이 트렌치(T)를 관통하여 기판(20)까지 확장되는 것을 방지하기 위한 것으로, 제1 라이너막(24), 하부 절연막(25A) 및 제2 라이너막(26)에 대해 식각 선택비가 높은 물질로 형성된다. 예를 들어, 식각정지막(27)은 질화물을 포함하거나, 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등의 금속을 포함할 수 있다.
도 2e를 참조하면, 트렌치(T)를 채우도록 식각정지막(27)이 형성된 결과물 상에 제2 절연막(28)을 형성한다. 예를 들어, 트렌치(T)를 채우도록 제2 절연막(28)을 형성한다. 여기서, 제2 절연막(28)은 식각정지막(27)에 대해 식각 선택비가 높은 물질로 형성될 수 있으며, 하부 절연막(25A)과 동일한 물질을 포함할 수 있다. 예를 들어, 제2 절연막(28)은 산화물, PSZ(Poly Silazane), TEOS(Tetraethyl Orthosilicate) 등을 포함한다.
도 2f를 참조하면, 패드 질화막(23B)이 노출될 때까지 제2 절연막(28)을 평탄화하여, 트렌치(T)의 상부를 채우는 상부 절연막(28A)을 형성한다. 예를 들어, CMP(Chemical Mechanical Polishing) 공정을 이용하여 제2 절연막(28)을 연마하며, 패드 질화막(23B)이 연마 정지막으로 사용될 수 있다.
도 2g를 참조하면, 식각정지막(27)을 일부 제거하여 식각 정지 패턴(27A)을 형성한다. 예를 들어, 식각 정지 패턴(27A)의 상부면이 상부 절연막(28A)의 상부면에 비해 낮게 위치되도록, 식각정지막(27)을 선택적으로 식각하여 식각 정지 패턴(27A)을 형성한다. 따라서, 식각 정지 패턴(27A)은 상부 절연막(28A)의 하부 측벽 및 저면을 감싸면서 상부 절연막(28A)과 제2 라이너막(26)의 사이에 개재된다.
도 2h를 참조하면, 식각정지막(27)이 제거된 영역 내에 절연 패턴(29)을 형성한다. 예를 들어, 식각정지막(27)이 제거된 영역이 채워지도록 제3 절연막을 형성한 후, 제1 도전막(22)의 표면이 노출될 때까지 제3 절연막을 연마하여, 절연 패턴(29)을 형성한다. 따라서, 절연 패턴(29)은 상부 절연막(28A)의 상부 측벽을 감싸는 형태를 갖는다. 또한, 절연 패턴(29)은 식각 정지 패턴(27A)과 실질적으로 동일한 두께를 갖게 된다.
이를 통해, 트렌치(T) 내에 식각 정지 패턴(27A)을 포함하는 소자분리막(B)이 형성된다. 예를 들어, 소자분리막(B)은 제1 라이너막(24), 하부 절연막(25A), 제2 라이너막(26), 식각 정지 패턴(27A), 상부 절연막(28A) 및 절연 패턴(29)을 포함하며, 이들 중 일부의 막만을 포함하는 것도 가능하다.
도 2i를 참조하면, 소자분리막이 형성된 기판(20) 상에 제2 도전막(30)을 형성한다. 여기서, 제2 도전막(30)은 파이프 게이트용 도전막일 수 있으며, 폴리 실리콘을 포함할 수 있다. 또한, 제2 도전막(30)은 제1 도전막(22)과 접하고, 제1 도전막(22)과 전기적으로 연결될 수 있다. 반면, 식각 정지 패턴(27A)은 소자분리막(B)의 내부에 위치되고, 식각 정지 패턴(27A)과 제2 도전막(30)의 사이에 절연 패턴(29)이 개재되므로, 식각 정지 패턴(27A)은 플로팅 상태를 갖게 된다. 즉, 식각 정지 패턴(27A)과 제2 도전막(30)은 절연 패턴(29)에 의해 전기적으로 분리된다.
도 2j를 참조하면, 제2 도전막(30) 상에 적층물(ST)을 형성한다. 예를 들어, 적층물은 교대로 적층된 제1 물질막들(31) 및 제2 물질막들(32)을 포함한다. 여기서, 제1 물질막들(31)은 제2 물질막들(32)에 대해 식각 선택비가 큰 물질로 형성될 수 있다. 일 예로, 제1 물질막들(31)은 질화물을 포함하는 희생막으로 형성되고, 제2 물질막들(32)은 산화물을 포함하는 절연막으로 형성될 수 있다. 다른 예로, 제1 물질막들(31)은 도프드 폴리실리콘, 도프드 비정질 실리콘 등을 포함하는 도전막으로 형성되고, 제2 물질막들(32)은 언도프드 폴리실리콘, 언도프드 비정질 실리콘 등을 포함하는 희생막으로 형성될 수 있다. 또 다른 예로, 제1 물질막들(31)은 도프드 폴리실리콘, 도프드 비정질 실리콘 등을 포함하는 도전막으로 형성되고, 제2 물질막들(32)은 산화물 등의 절연막으로 형성될 수 있다. 본 실시예에서는 제1 물질막들(31)이 희생막으로 형성되고, 제2 물질막들(32)이 절연막으로 형성된 경우에 대해 설명하도록 한다.
참고로, 본 도면에는 도시되지 않았으나, 적층물(ST)을 형성하기 전에, 제2 도전막(30)을 식각하는 트렌치를 형성하고, 트렌치 내에 분리 절연막을 형성하여 제2 도전막(30)을 패터닝할 수 있다. 예를 들어, 제2 도전막(30)이 파이프 게이트용 도전막인 경우, 분리 절연막에 의해 메모리 블록 단위로 분리된 파이프 게이트들이 형성된다.
또한, 본 도면에는 도시되지 않았으나, 적층물(ST)을 형성한 후에, 메모리 블록의 셀 영역 내에 위치되고 적층물(ST)을 관통하는 필라들을 형성할 수 있다. 필라들은 실리콘(Si), 저마늄(Ge) 등의 반도체 물질을 포함하는 반도체 패턴일 수 있으며, 메모리 셀, 선택 트랜지스터 등의 채널막일 수 있다. 또한, 필라들을 감싸는 메모리 막들을 형성할 수 있다. 메모리막은 필라들을 감싸는 터널절연막, 데이터 저장막 및 전하차단막 중 적어도 하나를 포함할 수 있으며, 데이터 저장막은 실리콘, 질화물, 상변화 물질, 나노 닷 등을 포함할 수 있다.
이어서, 적층물(ST) 및 제2 도전막(30)을 관통하는 슬릿 절연막(33)을 형성한다. 여기서, 슬릿 절연막(33)은 제1 방향(I-I')으로 확장된 제1 영역 및 제1 방향(I-I')과 교차된 제2 방향(Ⅱ-Ⅱ')으로 확장된 제2 영역을 포함할 수 있다. 또한, 제1 영역과 제2 영역의 교차 영역(A)은 소자분리막(B)을 일부 관통하여 식각 정지 패턴(27A)과 접할 수 있다.
예를 들어, 이웃한 메모리 블록들의 경계에 위치되고 적층물(ST) 및 제2 도전막(30)을 관통하는 제1 슬릿(SL1)을 형성한다. 여기서, 제1 슬릿(SL1)은 제1 방향(I-I')으로 확장되며, 소자분리막(B)의 표면을 노출시키거나, 소자분리막(B)을 일부 관통하는 깊이로 형성된다.
이어서, 제1 슬릿(SL1) 내에 제1 슬릿 절연막(SLI1)을 형성한 후, 제2 방향(Ⅱ-Ⅱ')으로 확장되고 제1 슬릿(SL1)과 교차되는 제2 슬릿(SL2)을 형성한다. 여기서, 제2 슬릿(SL2)은 적층물(ST)을 관통하는 깊이로 형성되며, 제1 슬릿(SL1)과 교차된 영역(A)에서 적층물(ST) 및 제2 도전막(30)을 관통할 수 있다. 또한, 교차 영역(A) 하부에 소자분리막(B)이 위치되며, 제2 슬릿(SL2)이 교차 영역(A)에서 소자분리막(B)을 일부 관통할 수 있다. 이때, 제2 슬릿(SL2)이 소자분리막(B)을 일부 관통하더라도, 소자분리막(B) 내의 식각 정지 패턴(27A)에 의해 식각 깊이가 조절된다. 따라서, 제2 슬릿(SL2)이 소자분리막(B)을 완전히 관통하여 기판(20)까지 확장되는 것을 방지할 수 있다.
이어서, 제2 슬릿(SL2)을 통해 제1 물질막들(31)을 선택적으로 제거하여, 적층된 제2 물질막들(32)의 사이에 개구부들을 형성한다. 이어서, 개구부들이 채워지도록 제3 도전막들(34)을 형성한 후, 제2 슬릿(SL2) 내에 형성된 제3 도전막들(34)을 제거하여, 개구부들 내의 제3 도전막들(34)을 상호 분리시킨다. 이를 통해, 적층된 메모리 셀들 또는 선택 트랜지스터들의 게이트 전극들이 형성된다. 참고로, 도전막들을 형성하기 전에, 개구부들 내에 메모리막을 형성하는 것도 가능하다. 이어서, 제2 슬릿(SL2) 내에 제2 슬릿 절연막(SLI2)을 형성한다.
만약, 식각 정지 패턴(27A)이 존재하지 않는다면, 제2 슬릿(SL2)이 교차 영역(A)에서 소자분리막(B)을 완전히 관통하여 기판(20)까지 확장될 수 있다. 이러한 경우, 도전막들이 제2 슬릿(SL2)의 저면에 증착될 수 있고, 도전막들 분리 공정에서도 제거되지 않고 제2 슬릿의 저면에 잔류되어 브릿지를 유발할 수 있다. 반면에, 본 발명의 일 실시예에 따르면, 식각 정지 패턴(27A)을 이용하여 제2 슬릿(SL2)의 깊이를 용이하게 조절하므로, 도전막이 제2 슬릿의 저면에 잔류하여 브릿지를 유발하는 것을 방지할 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 2j를 참조하여 설명된 구조를 포함할 수 있다. 또한, 메모리 장치(1200)는 트렌치를 포함하는 기판; 상기 트렌치 내에 형성되고, 내부에 식각 정지 패턴을 포함하는 소자분리막; 상기 기판 상에 위치된 적층물; 및 상기 적층물을 관통하고, 제1 방향으로 확장된 제1 영역 및 상기 제1 방향과 교차된 제2 방향으로 확장된 제2 영역을 포함하고, 상기 제1 영역과 상기 제2 영역의 교차 영역은 상기 소자분리막을 일부 관통하여 상기 식각 정지 패턴과 접하는 슬릿 절연막을 포함하도록 구성된다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 안정적인 구조를 갖고 집적도가 향상된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 또한 향상시킬 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 2j를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(1200')는 트렌치를 포함하는 기판; 상기 트렌치 내에 형성되고, 내부에 식각 정지 패턴을 포함하는 소자분리막; 상기 기판 상에 위치된 적층물; 및 상기 적층물을 관통하고, 제1 방향으로 확장된 제1 영역 및 상기 제1 방향과 교차된 제2 방향으로 확장된 제2 영역을 포함하고, 상기 제1 영역과 상기 제2 영역의 교차 영역은 상기 소자분리막을 일부 관통하여 상기 식각 정지 패턴과 접하는 슬릿 절연막을 포함하도록 구성된다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 안정적인 구조를 갖고 집적도가 향상된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 5는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 5에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 2j를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(2100)는 트렌치를 포함하는 기판; 상기 트렌치 내에 형성되고, 내부에 식각 정지 패턴을 포함하는 소자분리막; 상기 기판 상에 위치된 적층물; 및 상기 적층물을 관통하고, 제1 방향으로 확장된 제1 영역 및 상기 제1 방향과 교차된 제2 방향으로 확장된 제2 영역을 포함하고, 상기 제1 영역과 상기 제2 영역의 교차 영역은 상기 소자분리막을 일부 관통하여 상기 식각 정지 패턴과 접하는 슬릿 절연막을 포함하도록 구성된다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 4를 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 안정적인 구조를 갖고 집적도가 향상된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 데이터 저장 용량을 향상시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 6에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 2j를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(3500)는 트렌치를 포함하는 기판; 상기 트렌치 내에 형성되고, 내부에 식각 정지 패턴을 포함하는 소자분리막; 상기 기판 상에 위치된 적층물; 및 상기 적층물을 관통하고, 제1 방향으로 확장된 제1 영역 및 상기 제1 방향과 교차된 제2 방향으로 확장된 제2 영역을 포함하고, 상기 제1 영역과 상기 제2 영역의 교차 영역은 상기 소자분리막을 일부 관통하여 상기 식각 정지 패턴과 접하는 슬릿 절연막을 포함하도록 구성된다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(2000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 안정적인 구조를 갖고 집적도가 향상된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 데이터 저장 용량을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 기판 11: 소자분리막
11A: 절연막 11B: 식각 정지 패턴
12: 분리 절연 패턴 13: 제1 도전막
14: 제2 도전막 15: 제2 절연막
16: 메모리막 17: 반도체 패턴
18: 갭필 절연막 19: 제1 절연막

Claims (19)

  1. 트렌치를 포함하는 기판;
    상기 트렌치 내에 형성되고, 내부에 식각 정지 패턴을 포함하는 소자분리막;
    상기 기판 상에 위치된 적층물; 및
    상기 적층물을 관통하고, 제1 방향으로 확장된 제1 영역 및 상기 제1 방향과 교차된 제2 방향으로 확장된 제2 영역을 포함하고, 상기 제1 영역과 상기 제2 영역의 교차 영역은 상기 소자분리막을 일부 관통하여 상기 식각 정지 패턴과 접하는 슬릿 절연막
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 소자분리막은,
    상기 트렌치의 하부를 채우는 제1 절연막;
    상기 트렌치의 상부를 채우는 제2 절연막; 및
    상기 제1 절연막과 상기 제2 절연막의 사이에 개재된 식각 정지 패턴을 포함하는
    반도체 장치.
  3. 제1항에 있어서,
    상기 소자분리막은,
    상기 트렌치의 내면을 따라 형성된 제1 라이너막;
    상기 제1 라이너막 내에 형성되고, 상기 트렌치의 하부를 채우는 제1 절연막;
    상기 제1 라이너막 내에 형성되고, 상기 트렌치의 상부를 채우는 제2 절연막;
    상기 제1 절연막과 상기 제2 절연막의 사이에 개재되고, 상기 제2 절연막의 하부 측벽을 감싸는 상기 식각 정지 패턴; 및
    상기 제2 절연막의 상부 측벽을 감싸는 절연 패턴을 포함하는
    반도체 장치.
  4. 제3항에 있어서,
    상기 식각 정지 패턴과 상기 절연 패턴은 동일한 두께를 갖는
    반도체 장치.
  5. 제3항에 있어서,
    상기 소자분리막은,
    상기 제1 라이너막과 상기 절연 패턴 사이, 상기 제1 라이너막과 상기 식각 정지 패턴 사이 및 상기 제1 절연막과 상기 식각 정지 패턴 사이에 개재된 제2 라이너막을 포함하는
    반도체 장치.
  6. 제1항에 있어서,
    상기 적층물은,
    교대로 적층된 도전막들과 절연막들; 및
    상기 적층물을 관통하는 반도체 패턴들을 포함하는
    반도체 장치.
  7. 제1항에 있어서,
    상기 식각 정지 패턴은 실리콘, 질화물, 티타늄, 탄탈륨 또는 텅스텐을 포함하는
    반도체 장치.
  8. 기판;
    상기 기판 내에 형성되고, 내부에 식각 정지 패턴을 포함하는 소자분리막;
    상기 기판 상에 적층된 게이트 전극들;
    상기 게이트 전극들을 관통하는 제1 슬릿 절연막; 및
    상기 게이트 전극들을 관통하고, 상기 소자분리막 상에서 상기 제1 슬릿 절연막과 교차하는 제2 슬릿 절연막
    을 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제2 슬릿 절연막은,
    상기 제1 슬릿 절연막과의 교차 영역에서 상기 소자분리막을 일부 관통하여 상기 식각 정지 패턴과 접하는
    반도체 장치.
  10. 제8항에 있어서,
    상기 기판에 복수의 메모리 블록들이 정의되고, 각각의 메모리 블록들은 메모리 셀들이 적층된 셀 영역을 포함하며, 상기 제1 슬릿 절연막은 이웃한 메모리 블록들의 경계에 위치된
    반도체 장치.
  11. 제8항에 있어서,
    상기 기판에 복수의 메모리 블록들이 정의되고, 각각의 메모리 블록들은 메모리 셀들이 적층된 셀 영역을 포함하며, 상기 제2 슬릿 절연막은 상기 셀 영역 내에 위치된
    반도체 장치.
  12. 기판 내에 트렌치를 형성하는 단계;
    상기 트렌치 내에 식각 정지 패턴을 포함하는 소자분리막을 형성하는 단계;
    상기 기판 상에 적층물을 형성하는 단계;
    상기 적층물을 관통하는 제1 슬릿 절연막을 형성하는 단계; 및
    상기 적층물을 관통하고 상기 제1 슬릿 절연막과 교차하며, 교차 영역에서 상기 소자분리막을 일부 관통하여 상기 식각 정지 패턴과 접하는 제2 슬릿 절연막을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 소자분리막을 형성하는 단계는,
    상기 기판 내에 트렌치를 형성하는 단계;
    상기 트렌치 내에 하부 절연막을 형성하는 단계;
    상기 하부 절연막이 형성된 상기 트렌치 내에 식각정지막을 형성하는 단계; 및
    상기 식각정지막이 형성된 상기 트렌치 내에 상부 절연막을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 하부 절연막을 형성하기 전에, 상기 트렌치 내에 제1 라이너막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  15. 제13항에 있어서,
    상기 식각정지막을 형성하기 전에, 상기 하부 절연막이 형성된 상기 트렌치 내에 제2 라이너막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  16. 제13항에 있어서,
    상기 상부 절연막을 형성한 후, 상기 식각정지막을 일부 제거하여 상기 식각 정지 패턴을 형성하는 단계; 및
    상기 식각정지막이 제거된 영역 내에 절연 패턴을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  17. 제12항에 있어서,
    상기 제1 슬릿 절연막을 형성하는 단계는,
    이웃한 메모리 블록들 간의 경계에, 상기 적층물을 관통하는 제1 슬릿을 형성하는 단계; 및
    상기 제1 슬릿 내에 상기 제1 슬릿 절연막을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  18. 제12항에 있어서,
    상기 제2 슬릿 절연막을 형성하는 단계는,
    각각의 메모리 블록들의 셀 영역 내에, 상기 적층물을 관통하고 상기 제1 슬릿 절연막과 교차되는 제2 슬릿을 형성하는 단계; 및
    상기 제2 슬릿 내에 상기 제2 슬릿 절연막을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 제2 슬릿 형성시, 상기 식각 정지 패턴이 식각정지막으로 이용되는
    반도체 장치의 제조 방법.
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