KR102641734B1 - 3차원 반도체 메모리 장치 - Google Patents

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Abstract

3차원 반도체 메모리 장치가 제공된다. 3차원 반도체 메모리 장치는 기판 상에 서로 인접한 제1 적층 구조체 및 제2 적층 구조체, 상기 제1 및 제2 적층 구조체들의 각각은 상기 기판 상에 번갈아 적층된 절연막들 및 전극들을 포함하고, 상기 제1 및 제2 적층 구조체들의 사이에 배치되고 상기 기판과 연결된 제1 공통 소오스 플러그, 상기 제1 및 제2 적층 구조체들의 사이에 배치되고 상기 기판과 이격된 제2 공통 소오스 플러그 및 상기 제1 및 제2 공통 소오스 플러그들의 사이의 수직 절연 구조체를 포함할 수 있다.

Description

3차원 반도체 메모리 장치{Three dimensional semiconductor device}
본 발명은 3차원 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 기판 상에 서로 인접한 제1 적층 구조체 및 제2 적층 구조체, 상기 제1 및 제2 적층 구조체들의 각각은 상기 기판 상에 번갈아 적층된 절연막들 및 전극들을 포함하고; 상기 제1 및 제2 적층 구조체들의 사이에 배치되고 상기 기판과 연결된 제1 공통 소오스 플러그; 상기 제1 및 제2 적층 구조체들의 사이에 배치되고 상기 기판과 이격된 제2 공통 소오스 플러그; 및 상기 제1 및 제2 공통 소오스 플러그들의 사이의 수직 절연 구조체를 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 기판; 상기 기판 내에 형성된 절연 패턴; 상기 기판 상에 번갈아 적층된 절연막들 및 전극들을 포함하는 적층 구조체; 상기 적층 구조체를 관통하는 수직 채널 구조체들; 상기 수직 채널 구조체들의 사이에 배치된 제1 공통 소오스 플러그; 상기 전극들과 연결된 콘택 플러그들; 및 상기 제1 공통 소오스 플러그와 절연되며, 상기 콘택 플러그들의 사이에 배치된 제2 공통 소오스 플러그를 포함하되, 상기 제1 공통 소오스 플러그는 상기 기판과 연결되고, 상기 제2 공통 소오스 플러그는 상기 절연 패턴을 사이에 두고 상기 기판과 이격될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판, 상기 기판은 상기 연결 영역에 형성된 트렌치를 포함하고; 상기 트렌치를 채우는 절연 패턴; 상기 셀 어레이 영역 및 상기 연결 영역 상의 적층 구조체, 상기 적층 구조체는 번갈아 적층된 절연막들 및 전극들을 포함하고; 상기 셀 어레이 영역에서 상기 적층 구조체를 관통하여 기판과 연결되는 수직 채널 구조체; 상기 연결 영역에서 상기 전극과 연결되는 콘택 플러그; 상기 셀 어레이 영역 상의 적층 구조체의 일측에 제공된 제1 공통 소오스 플러그; 및 상기 연결 영역 상의 적층 구조체의 일측에 제공된 제2 공통 소오스 플러그를 포함하되, 상기 제1 공통 소오스 플러그는 상기 기판과 연결되고, 상기 제2 공통 소오스 플러그는 상기 절연 패턴을 사이에 두고 기판과 이격될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 신뢰성 및 집적도가 향상된 3차원 반도체 메모리 장치가 제공될 수 있다. 실시예들에 따르면, 소거 동작 또는 프로그램 동작 시, 공통 소오스 플러그들과 워드라인 간의 전압 차에 의해 발생되는 불량을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 메모리 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 3a, 도 3b 및 도 3c는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 각각 도 2의 A-A', B-B' 및 C-C'선을 따라 자른 단면들이다.
도 3d는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 2의 D-D' 및 E-E'선을 따라 자른 단면들이다.
도 4a 내지 도 4c는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 확대도로, 도 3c의 P1 부분에 대응된다.
도 5a 내지 도 5c는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 확대도로, 도 3d의 P2 부분에 대응된다.
도 6은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 7은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 8은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서 도 8의 A-A'선을 따라 자른 단면이다.
도 9 및 도 10은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 2의 B-B'선 및 C-C'선을 따라 각각 자른 단면들이다.
도 10은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 11은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 10의 A-A’ 및 B-B’선을 따라 자른 단면들이다.
도 12a, 도 13a, 도 14a, 도 15a, 및 도 16a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 12b, 도 13b, 도 14b, 도 15b, 및 도 16b는 각각 도 12a, 도 13a, 도 14a, 도 15a, 및 도 16a의 A-A'선에 따른 단면들이다.
도 12c 도 13c 도 14c 도 15c 및 도 16c 각각 도 12a, 도 13a, 도 14a, 도 15a, 및 도 16a의 B-B'선에 따른 단면들이다.
도 12d, 도 13d, 도 14d, 도 15d, 및 도 16d는 각각 도 12a, 도 13a, 도 14a, 도 15a, 및 도 16a의 C-C'선 및 D-D'선에 따른 단면들이다.
도 17a 내지 도 17c는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로, 도 16b의 P1부분 및 도 16c의 P2 부분에 대응된다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 메모리 셀 어레이를 나타내는 간략 회로도이다.
도 1를 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수개의 비트 라인들(BL0~BL2) 및 공통 소오스 라인(CSL)과 비트 라인들(BL0~BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
셀 스트링들(CSTR)은 제1 및 제2 방향들(D1, D2)을 따라 신장된 평면 상에, 제 3 방향(D3)을 따라 연장될 수 있다. 비트 라인들(BL0~BL2)은 제1 방향(D1)으로 서로 이격되며, 제2 방향(D2)으로 연장될 수 있다.
비트 라인들(BL0-BL2) 각각에 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수 개의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수 개의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL) 사이에 복수 개의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소오스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
실시예들에 따르면, 셀 스트링들(CSTR) 각각은 직렬 연결된 스트링 선택 트랜지스터들(SST1, SST2), 직렬 연결된 메모리 셀 트랜지스터들(MCT), 접지 선택 트랜지스터(GST)로 구성될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 비트 라인(BL0-BL2)에 접속될 수 있으며, 접지 선택 트랜지스터(GST)는 공통 소오스 라인(CSL)에 접속될 수 있다. 메모리 셀 트랜지스터들(MCT)은 제1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다.
나아가, 셀 스트링들(CSTR) 각각은 제1 스트링 선택 트랜지스터(SST1)와 메모리 셀 트랜지스터(MCT) 사이에 연결된 더미 셀 트랜지스터(DMC)를 더 포함할 수 있다. 도면에는 도시하지 않았으나, 더미 셀(DMC)은 접지 선택 트랜지스터(GST)와 메모리 셀 트랜지스터(MCT) 사이에도 연결될 수 있다. 다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모오스 트랜지스터들로 구성될 수도 있다. 또 다른 예로, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다.
실시예들에 따르면, 제1 스트링 선택 트랜지스터(SST1)는 제1 스트링 선택 라인(SSL1)에 의해 제어될 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 제2 스트링 선택 라인(SSL2)에 의해 제어될 수 있다. 메모리 셀들 트랜지스터(MCT)는 복수 개의 워드 라인들(WL0-WLn)에 의해 제어 될 수 있으며, 더미 셀 트랜지스터(DMC)는 더미 워드 라인(DWL)에 의해 제어될 수 있다. 또한, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL0~GSL2)에 의해 제어될 수 있다. 공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다.
공통 소오스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 메모리 셀들(MCT)의 게이트 전극들이 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인들(SSL1, SSL2)은 제1 방향(D1)을 따라 연장되며, 제2 방향(D2)으로 서로 이격될 수 있다. 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되는 접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인들(SSL1, SSL2)은 전기적으로 서로 분리될 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 3a, 도 3b 및 도 3c는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 각각 도 2의 A-A', B-B' 및 C-C'선을 따라 자른 단면들이다. 도 3d는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 2의 D-D' 및 E-E'선을 따라 자른 단면들이다. 도 4a 내지 도 4c는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 확대도로, 도 3c의 P1 부분에 대응된다. 도 5a 내지 도 5c는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 확대도로, 도 3d의 P2 부분에 대응된다.
도 2 및 도 3a를 참조하면, 기판(100)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 포함할 수 있다. 기판(100)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 기판(100)은 제1 도전형으로 도핑된 구조일 수 있다. 제1 도전형은, 예컨대, p형일 수 있다.
기판(100)의 연결 영역(CNR) 내에 절연 패턴(105)이 배치될 수 있다. 절연 패턴(105)은 기판(100)의 연결 영역(CNR) 상부에 형성될 수 있다. 상세하게, 도 3a에 도시된 바와 같이, 기판(100)은 연결 영역(CNR)의 상부에 형성된 트렌치(T)를 포함할 수 있으며, 절연 패턴(105)은 트렌치(T)를 채울 수 있다. 절연 패턴(105)의 상면은 기판(100)의 상면과 공면을 이룰 수 있다. 절연 패턴(105)의 바닥면은 기판(100)의 상면과 기판(100)의 바닥면의 사이에 위치할 수 있다. 절연 패턴 (105)은 실리콘 산화막과 같은 절연 물질로 이루어질 수 있다.
적층 구조체들(ST)이 기판(100)의 상면 및 절연 패턴(105)의 상면 상에 배치될 수 있다. 실시예들에 따르면, 기판(100)의 상면 및 절연 패턴(105)의 상면에 버퍼 절연막(111)이 배치될 수 있다. 적층 구조체들(ST)은 버퍼 절연막(111) 상에 배치될 수 있다. 적층 구조체들(ST)은 기판(100)의 상면과 평행한 제1 방향(D1)으로 연장될 수 있다. 적층 구조체들(ST)은 서로 인접한 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2)를 포함할 수 있다. 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2)는 기판(100)의 상면과 평행한 제1 방향(D1)으로 나란히 연장될 수 있다. 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2)는 공통 소오스 구조체(CSS)를 사이에 두고 제2 방향(D2)으로 이격될 수 있다. 적층 구조체들(ST)은 기판(100) 상에 수직적으로 적층된 전극들(EL)과 이들 사이에 개재된 절연막들(ILD)을 포함할 수 있다.
상세하게, 적층 구조체들(ST)은 연결 영역(CNR)에서 계단식 구조를 가질 수 있다. 전극들(EL)은 기판(100)으로부터 멀어질수록 제1 방향(D1)으로의 길이가 감소할 수 있다. 적층 구조체들(ST)의 높이는 셀 어레이 영역(CAR)에서 멀어질수록 감소될 수 있다. 전극들(EL)의 일 측벽들은, 평면적 관점에서, 제1 방향(D1)을 따라 일정 간격으로 이격되어 배치될 수 있다. 전극들(EL) 각각은 연결 영역(CNR)에서 패드부를 가질 수 있으며, 전극들(EL)의 패드부들은 수평적으로 및 수직적으로 서로 다른 위치에 위치할 수 있다. 전극들(EL)은 전극들(EL)의 패드부들이 계단 구조를 형성하도록 적층될 수 있다. 적층 구조체들(ST)의 계단 구조는, 평면적 관점에서, 절연 패턴(105)과 중첩될 수 있다. 즉, 절연 패턴(105)은 적층 구조체들(ST)의 계단 구조의 아래에 위치할 수 있다.
적층 구조체(ST)의 전극들(EL)은 메모리 셀 트랜지스터들(도 1의 MCT)의 제어 게이트 전극들로 사용될 수 있다. 예컨대, 전극들(EL)은 도 1를 참조하여 설명된 접지 선택 라인(GSL0-GSL2), 워드 라인들(WL0-WLn, DWL), 및 스트링 선택 라인들(SSL1, SSL2)로써 사용될 수 있다.
공통 소오스 구조체들(CSS)이 적층 구조체들(ST)의 사이에 배치될 수 있다. 실시예에 따르면, 공통 소오스 구조체들(CSS)의 각각은 실질적으로 균일한 제2 방향(D2)의 상부 폭을 가지며, 제1 방향(D1)으로 연장될 수 있다. 예컨대, 공통 소오스 구조체들(CSS)의 각각은 판상 형태(plate-shaped)를 가질 수 있다. 공통 소오스 구조체들(CSS)의 각각은 제2 방향(D2)으로 서로 이격되어 배치될 수 있다. 공통 소오스 구조체들(CSS)은 3차원 반도체 메모리 장치의 읽기 또는 프로그램 동작시 공통 소오스 영역(CSR)에 전압을 인가할 수 있다.
상세하게, 서로 인접한 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2)의 사이에 제1 공통 소오스 구조체(CSS1) 및 제2 공통 소오스 구조체(CSS2)가 배치될 수 있다. 제1 공통 소오스 구조체(CSS1) 및 제2 공통 소오스 구조체(CSS2)의 각각은 제1 방향(D1)으로 연장될 수 있다. 제1 공통 소오스 구조체(CSS1) 및 제2 공통 소오스 구조체(CSS2)는 수직 절연 구조체(IP)를 사이에 두고 제1 방향(D1)으로 서로 이격되어 배치될 수 있다. 제1 공통 소오스 구조체(CSS1), 제2 공통 소오스 구조체(CSS2) 및 수직 절연 구조체(IP)의 구조는 아래에서 도3b 내지 도3d를 함께 참조하여 보다 상세하게 설명된다.
복수 개의 제1 수직 채널 구조체들(VS1)이 셀 어레이 영역(CAR)의 적층 구조체들(ST)을 관통하여 기판(100)에 연결될 수 있다. 제1 수직 채널 구조체들(VS1)은 평면적 관점에서, 제1 방향(D1)을 따라 지그재그 형태로 배열될 수 있다. 제1 수직 채널 구조체들(VS1)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 제1 수직 채널 구조체들(VS1)은 도 1을 참조하여 설명된 선택 트랜지스터들(SST, GST) 및 메모리 셀 트랜지스터들(MCT)의 채널들로써 사용될 수 있다
제1 수직 채널 구조체들(VS1) 각각은 제1 하부 반도체 패턴(LSP1) 및 제1 상부 반도체 패턴(USP1)을 포함할 수 있다. 제1 하부 반도체 패턴(LSP1)은 기판(100)과 직접 접촉할 수 있으며, 기판(100)으로부터 성장된 기둥(pillar) 형태의 에피택시얼 층(epitaxial layer)을 포함할 수 있다. 제1 하부 반도체 패턴(LSP1)은 실리콘(Si)으로 이루어질 수 있으며, 이와 달리, 게르마늄(Ge), 실리콘게르마늄(SiGe), III-V족 반도체 화합물, 또는 II-VI족 반도체 화합물을 포함할 수도 있다. 제1 하부 반도체 패턴(LSP1)은 진성 반도체 또는 제1 도전형의 불순물이 도핑된 반도체를 포함할 수 있다.
제1 하부 반도체 패턴(LSP1)은 제 3 방향(D3)으로 제1 높이를 가질 수 있으며, 제1 높이는 최하층 전극(EL)의 두께보다 클 수 있다. 제1 하부 반도체 패턴(LSP1)의 상면은 적층 구조체(ST)의 최하층 전극(EL)의 상면보다 높은 레벨에 위치할 수 있다. 제1 하부 반도체 패턴(LSP1)의 상면은 최하층 전극(EL) 상에 배치된 최하층 절연막(ILD)의 상면보다 낮은 레벨에 위치할 수 있다. 제1 하부 반도체 패턴(LSP1)의 바닥면은 최하층 전극(EL)의 바닥면보다 낮은 레벨에 위치할 수 있으며, 절연 패턴들(105)의 바닥면들보다 높은 레벨에 위치할 수 있다. 제1 하부 반도체 패턴(LSP1)의 측벽 일부분에 게이트 절연막(15)이 배치될 수 있다. 게이트 절연막(15)은 최하층 전극(EL)과 제1 하부 반도체 패턴(LSP1) 사이에 배치될 수 있다. 게이트 절연막(15)은 실리콘 산화막(예컨대, 열 산화막)을 포함할 수 있다. 게이트 절연막(15)은 라운드진 측벽을 가질 수 있다.
제1 상부 반도체 패턴(USP1)은 제1 하부 반도체 패턴(LSP1)과 직접 접촉할 수 있으며, 하단이 닫힌 파이프 형태 또는 U자 형태일 수 있다. 제1 상부 반도체 패턴(USP1)의 내부는 절연 물질을 포함하는 제1 매립 절연 패턴(VI1)으로 채워질 수 있다. 제1 하부 반도체 패턴(LSP1)은 진성 반도체 또는 제1 도전형의 불순물이 도핑된 반도체를 포함할 수 있다. 제1 상부 반도체 패턴(USP1)은 제1 하부 반도체 패턴(LSP1)과 다른 결정 구조를 가질 수 있다. 제1 수직 채널 구조체들(VS1)의 상단, 즉, 제1 상부 반도체 패턴(USP1)의 상단에 비트라인 콘택 플러그(BPLG)와 접속되는 비트라인 도전 패드(PAD1)가 위치할 수 있다.
제1 수직 절연 패턴(VP1)이 적층 구조체(ST)와 제1 상부 반도체 패턴(USP1) 사이에 배치될 수 있다. 제1 수직 절연 패턴(VP1)은 제 3 방향(D3)으로 연장되며 제1 상부 반도체 패턴(USP1)의 측벽을 둘러쌀 수 있다. 즉, 제1 수직 절연 패턴(VP1)은 상단 및 하단이 오픈된(opened) 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 본 발명의 실시예들에서, 제1 수직 절연 패턴(VP1)은 NAND 플래시 메모리 장치의 데이터 저장막으로서, 터널 절연막, 전하 저장막(및 블록킹 절연막을 포함할 수 있다.
복수 개의 제2 수직 채널 구조체들(VS2)이 연결 영역(CNR)에서 평탄 절연막(150), 적층 구조체들(ST), 및 절연 패턴(105)을 관통할 수 있다. 도시된 것과 달리, 평면적 관점에서, 제2 수직 채널 구조체들(VS2)은 다양한 형태를 가질 수 있다. 예컨대, 평면적 관점에서, 제2 수직 채널 구조체들(VS2)은 타원형, L자형 등의 형태를 가질 수 있다. 제2 수직 채널 구조체들(VS2)의 바닥면들은 제1 수직 채널 구조체들(VS1)의 바닥면들보다 낮은 레벨에 위치할 수 있다. 실시예들에 따르면, 제2 수직 채널 구조체들(VS2)은 기판(100)과 연결될 수 있다. 도 2에 도시된 것과 같이, 제2 수직 채널 구조체들(VS2)의 바닥면들은 기판(100)의 트렌치(T)의 바닥면과 접촉할 수 있다.
도시된 것과 달리, 다른 실시예들에 따르면, 제2 수직 구조체들(VS2)은 기판(100)을 관통하여 기판(100)의 아래로 연장될 수 있다. 또 다른 실시예들에 따르면, 제2 수직 구조체들(VS2)의 바닥면이 기판(100)의 트렌치(T)의 바닥면보다 높은 레벨에 위치할 수도 있다.
제2 수직 채널 구조체들(VS2)은 제1 수직 채널 구조체들(VS1)과 동일한 반도체 물질을 포함할 수 있다. 제2 수직 채널 구조체들(VS2) 각각은 제2 하부 반도체 패턴(LSP2) 및 제2 상부 반도체 패턴(USP2)을 포함할 수 있다. 제2 하부 반도체 패턴(LSP2)의 제 3 방향(D3)의 높이는 제1 하부 반도체 패턴(LSP1)의 제3 방향(D3)의 높이보다 작을 수 있다.
제2 상부 반도체 패턴(USP2)은 제2 하부 반도체 패턴(LSP2)과 직접 접촉할 수 있으며, 하단이 닫힌 파이프 형태 또는 U자 형태일 수 있다. 제2 상부 반도체 패턴(USP2)의 내부는 절연 물질을 포함하는 제2 매립 절연 패턴(VI2)으로 채워질 수 있다. 제2 상부 반도체 패턴(USP2)은 제1 상부 반도체 패턴(USP1)과 동일한 반도체 물질을 포함할 수 있다.
제2 수직 절연 패턴(VP2)이 적층 구조체(ST)와 제2 상부 반도체 패턴(USP2) 사이에 배치될 수 있다. 제2 수직 절연 패턴(VP2)은 제 3 방향(D3)을 따라 절연 패턴(105)과 제2 상부 반도체 패턴(USP2) 사이로 연장될 수 있다. 즉, 제2 수직 절연 패턴(VP2)의 측벽 일부는 절연 패턴(105)과 접촉할 수 있다. 제2 수직 절연 패턴(VP2)은, 제1 수직 절연 패턴(VP1)처럼, 상단 및 하단이 오픈된 파이프 형태 또는 마카로니 형태일 수 있다.
이에 더하여, 수평 절연 패턴(HP)이 전극들(EL)의 일 측벽들과 제1 수직 절연 패턴(VP1) 사이 그리고, 전극들(EL)의 일 측벽들과 제2 수직 절연 패턴(VP2) 사이에 제공될 수 있다. 수평 절연 패턴(HP)은 전극들(EL)의 일측벽들 상에서 전극들(EL)의 상면들 및 하면들로 연장될 수 있다. 수평 절연 패턴(HP)의 일부분은 제1 하부 반도체 패턴(LSP1) 일측의 게이트 절연막(15)과 최하층 전극(EL) 사이에서 최하층 전극(EL)의 상면 및 하면으로 연장될 수 있다. 수평 절연 패턴(HP)은 NAND 플래시 메모리 장치의 데이터 저장막의 일부로서 전하 저장막 및 블록킹 절연막을 포함할 수 있다.
평탄 절연막(150)이 적층 구조체들(ST)을 덮을 수 있다. 평탄 절연막(150)은 연결 영역(CNR)에서 적층 구조체들(ST)의 계단 구조를 덮을 수 있으며, 실질적으로 평탄한 상면을 가질 수 있다. 평탄 절연막(150)은, 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있다. 평탄 절연막(150)은, 예컨대, 실리콘 산화막 및/또는 저유전막을 포함할 수 있다.
제1 층간 절연막(160), 제2 층간 절연막(170) 및 제3 층간 절연막(180)이 평탄 절연막(150) 상에 순차적으로 적층될 수 있다. 제1 층간 절연막(160)은 제1 및 제2 수직 채널 구조체들(VS1, VS2)의 상면들을 덮을 수 있다. 제2 층간 절연막(170)이 제1 층간 절연막(160) 상에 배치될 수 있다. 제2 층간 절연막(170)은, 도 3d에 도시된 바와 같이, 수직 절연 구조체(IP)의 상면을 덮을 수 있다. 제 3 층간 절연막(180)이 제2 층간 절연막(170) 상에 배치될 수 있다. 제3 층간 절연막(180)은, 도 3b 및 도 3c에 도시된 바와 같이, 공통 소오스 구조체(CSS)의 상면을 덮을 수 있다.
비트 라인들(BL)이 셀 어레이 영역(CAR)의 제 3 층간 절연막(180) 상에 배치될 수 있다. 비트 라인들(BL)은 제2 방향(D2)으로 연장되어 제1 수직 채널 구조체들(VS1)을 연결할 수 있다. 비트 라인들(BL)은 비트 라인 콘택 플러그들(BPLG)을 통해 제1 수직 채널 구조체들(VS1)과 전기적으로 연결될 수 있다.
셀 콘택 플러그들(CPLG)이 연결 영역(CNR)에서 제1 및 제2 층간 절연막들(160, 170) 및 평탄 절연막(150)을 관통하여 전극들(EL)의 패드부들에 각각 접속될 수 있다. 셀 콘택 플러그들(CPLG)의 수직적 길이들은 셀 어레이 영역(CAR)에 인접할수록 감소될 수 있다. 그리고, 셀 콘택 플러그들(CPLG)의 상면들은 실질적으로 공면을 이룰 수 있다. 연결 영역(CNR)의 제 3 층간 절연막(180) 상에 셀 콘택 플러그들(CPLG)과 연결되는 연결 라인들(CL)이 배치될 수 있다.
도2 및 도 3b 내지 도 3d를 참조하면, 제1 공통 소오스 구조체(CSS1) 및 제2 공통 소오스 구조체(CSS2)가 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2)의 사이에 배치될 수 있다. 제1 및 제2 공통 소오스 플러그(CSS1, CSS2)는 서로 마주보는 제1 적층 구조체(ST1)의 측면 및 제2 적층 구조체(ST2)의 측면 사이에서 제1 방향(D1)으로 연장될 수 있다.
상세하게, 제1 공통 소오스 구조체(CSS1)가 기판(100)의 셀 어레이 영역(CAR)상에 배치될 수 있다. 제1 공통 소오스 구조체(CSS1)는 기판(100)과 연결될 수 있다. 제1 공통 소오스 구조체(CSS1)는 적층 구조체들(ST)의 측벽들을 덮는 제1 절연 스페이서(SP1)와, 제1 절연 스페이서(SP1)를 관통하여 기판(100)과 연결되는 제1 공통 소오스 플러그(CSP1)를 포함할 수 있다.
제1 공통 소오스 플러그(CSP1)는 공통 소오스 영역들(CSR)을 따라 연장하는 판상 형태(plate-shaped)를 가질 수 있다. 제1 공통 소오스 플러그(CSP1)는 기판(100)과 직접 접촉할 수 있다. 일 예에 따르면, 제1 공통 소오스 플러그(CSP1)의 기판(100)의 상면보다 수직적 위치가 낮을 수 있다. 제1 공통 소오스 플러그(CSP1)는 텅스텐, 구리, 티타늄, 알루미늄 등의 금속, 도핑된 반도체, 도전성 금속 질화막 등의 도전성 물질 중 적어도 하나를 포함할 수 있다. 제1 공통 소오스 플러그(CSP1)는 제1 절연 스페이서(SP1)에 의해 적층 구조체들(ST)의 전극들(EL)과 전기적으로 분리될 수 있다. 제1 절연 스페이서(SP1)는 서로 인접하는 적층 구조체들(ST) 사이에서 서로 대향하여 배치될 수 있다. 제1 절연 스페이서(SP1)는 실리콘 산화물 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질로 형성될 수 있다.
공통 소오스 영역들(CSR)이 서로 인접하는 적층 구조체들(ST) 사이에서 기판(100) 내에 제공될 수 있다. 평면적 관점에서, 공통 소오스 영역들(CSR)은 적층 구조체들(ST)과 나란하게 제1 방향(D1)으로 연장될 수 있다. 공통 소오스 영역들(CSR)은 기판(100) 내에 제2 도전형의 불순물을 도핑하여 형성될 수 있다. 공통 소오스 영역들(CSR)은 예컨대, N형의 불순물(예컨대, 비소(As) 또는 인(P))을 포함할 수 있다. 실시예들에 따르면, 공통 소오스 영역(CSR)은 기판(100)의 셀 어레이 영역(CAR)에 선택적으로 형성될 수 있다. 다시 말해서, 공통 소오스 영역(CSR)은 제1 공통 소오스 플러그(CSP1)의 아래에 형성될 수 있으며, 제2 공통 소오스 플러그(CSP2)의 아래에 형성되지 않을 수 있다.
제2 공통 소오스 구조체(CSS2)가 기판(100)의 연결 영역(CNR) 상에 배치될 수 있다. 제2 공통 소오스 구조체(CSS2)는 절연 패턴(105)을 사이에 두고 기판(100)과 이격될 수 있다. 제2 공통 소오스 구조체(CSS2)는 적층 구조체들(ST)의 측벽들을 덮는 제2 절연 스페이서(SP2)와, 제2 절연 스페이서(SP2)를 관통하여 절연 패턴(105)과 연결되는 제2 공통 소오스 플러그(CSP2)를 포함할 수 있다. 제2 공통 소오스 구조체(CSS2)는 제1 공통 소오스 구조체(CSS1)와 동일한 물질을 포함할 수 있다.
제2 공통 소오스 플러그(CSP2)는 제2 절연 스페이서(SP)에 의해 적층 구조체(ST)의 전극들(EL)과 전기적으로 분리될 수 있다. 또한, 제2 공통 소오스 플러그(CSP2)는 절연 패턴(105)에 의해 기판(100)과 전기적으로 분리될 수 있다. 다시 말해서, 제2 공통 소오스 플러그(CSP2)는 전기적으로 플로팅(floating) 될 수 있다. 제2 공통 소오스 플러그(CSP2)가 전기적으로 플로팅 됨에 따라, 소거 동작 또는 프로그램 동작 시 제2 공통 소오스 플러그(CSP2)에 전압이 인가되지 않을 수 있다. 이로써, 제2 공통 소오스 플러그(CSP2)와 전극들(EL)간의 전압 차에 의한 불량이 발생되는 것을 방지할 수 있다.
보다 상세하게, 제2 공통 소오스 플러그(CSP2)의 바닥면은 절연 패턴(105)의 상면 보다 낮은 레벨에 위치할 수 있다. 일 예로, 도 4a에 도시된 바와 같이, 제2 공통 소오스 플러그(CSP2)의 바닥면은 절연 패턴(105)의 상면과 절연 패턴(105)의 하면의 사이에 위치할 수 있다.
실시예들에 따르면, 도 4b에 도시된 바와 같이, 제2 공통 소오스 플러그(CSP2)의 바닥면의 아래에 제2 절연 스페이서(SP2)가 잔존될 수 있다. 제2 공통 소오스 플러그(CSP2)는 제2 절연 스페이서(SP2)의 하부를 관통하지 않을 수 있다. 다시 말해서, 제2 공통 소오스 플러그(CSP2)의 바닥면은 제2 절연 스페이서(SP2)를 사이에 두고 절연 패턴(105)과 이격될 수 있다. 실시예들에 따르면, 도 4c에 도시된 바와 같이, 제2 절연 스페이서(SP2)는 절연 패턴(105)을 관통하여, 기판(100)과 접촉할 수 있다.
실시예들에 따르면, 도 5b 및 도 5c에 도시된 바와 같이, 제2 공통 소오스 플러그(CSP2)의 바닥면은 제1 공통 소오스 플러그(CSP1)의 바닥면보다 낮은 레벨에 위치할 수 있다.
도 2 및 도 3d 참조하면, 수직 절연 구조체(IP)가 제1 공통 소오스 구조체(CSS1) 및 제2 공통 소오스 구조체(CSS2)의 사이에 배치될 수 있다. 또한, 수직 절연 구조체(IP)는, 서로 인접한 적층 구조체들(ST), 즉, 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2)의 사이에 배치될 수 있다. 일 예에 따르면, 수직 절연 구조체(IP)는 제2 층간 절연막(170)의 하면으로부터 기판(100)의 트렌치(T)의 바닥면으로 연장된 기둥의 형태를 가질 수 있다. 예컨대, 수직 절연 구조체(IP)는, 트렌치(T)의 외곽에 형성됨으로써, 트렌치(T)의 내측면과 접촉하는 측면을 가질 수 있다. 수직 절연 구조체(IP) 의 폭은 제2 층간 절연막(170)으로부터 멀어질수록 감소될 수 있다. 수직 절연 구조체(IP)의 바닥면은 절연 패턴(105)의 바닥면과 실질적으로 동일한 레벨에 위치할 수 있다. 수직 절연 구조체(IP)의 상면은 공통 소오스 구조체(CSS)의 상면보다 낮은 레벨에 위치할 수 있고, 제1 및 제2 수직 채널 구조체들(VS1, VS2)의 상면의 높은 레벨에 위치할 수 있다.
실시예들에 따르면, 수직 절연 구조체(IP)는 사각 기둥의 형태를 가질 수 있다. 수직 절연 구조체(IP)의 서로 마주보는 측면들은, 제1 절연 스페이서(SP1) 및 제2 절연 스페이서(SP2)와 접촉할 수 있다. 수직 절연 구조체(IP)의 서로 마주보는 다른 측면들은 서로 마주보는 적층 구조체들(ST)의 측면들과 접촉할 수 있다. 수직 절연 구조체(IP)는 절연막들(ILD) 및 수평 절연 패턴(HP)과 직접 접촉할 수 있다. 실시예들에 따르면, 수직 절연 구조체(IP)는 수평 절연 패턴(HP)을 사이에 두고, 전극들(EL)과 이격될 수 있다.
도 6은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 7a 및 도 7b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 6의 A-A'선 및 B-B'선을 따라 자른 단면들이다.
설명의 간략함을 위해, 앞서 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 6, 도 7a 및 도 7b를 참조하면, 기판(100) 상에 복수의 절연 패턴들(105)이 형성될 수 있다. 절연 패턴들(105)은 제1 방향(D1)을 따라 연장되는 라인 형태를 가질 수 있으며, 제2 방향(D2)으로 서로 이격될 수 있다. 절연 패턴들(105)은, 도 7b에 도시된 바와 같이, 제2 공통 소오스 구조체(CSS2)와 기판(100)의 사이에 국소적으로 배치될 수 있다. 따라서, 제2 수직 채널 구조체(VS2)는 적층 구조체(ST)를 관통하여 기판(100)의 상면과 연결될 수 있다. 다시 말해서, 제2 수직 채널 구조체(VS2) 및 기판(100)의 사이에는 절연 패턴(105)이 배치되지 않을 수 있다.
도 8은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 9a 및 도 9는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 8의 A-A'선 및 B-B'선을 따라 각각 자른 단면들이다.
설명의 간략함을 위해, 앞서 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 8, 도 9a 및 도 9b를 참조하면, 제2 공통 소오스 구조체(CSS2)의 제2 방향(D2)의 폭은 제1 공통 소오스 구조체(CSS1)의 제2 방향(D2)의 폭 보다 작을 수 있다. 또한, 셀 어레이 영역(CAR)에서 서로 인접한 적층 구조체들(ST)의 사이의 거리(d1)는 연결 영역(CNR)에서 서로 인접한 적층 구조체들(ST)의 사이 거리(d2)보다 가까울 수 있다. 나아가, 제2 공통 소오스 플러그(CSP2)의 제2 방향(D2)의 폭(w2)은 제1 공통 소오스 플러그(CSP1)의 제2 방향(D2)의 폭(w2) 보다 작을 수 있다. 본 예에서, 제2 공통 소오스 플러그(CSP2)의 아래에 제2 절연 스페이서(SP2)가 잔존될 수 있다. 따라서, 제 2 공통 소스 플러그(CSP2)는 기판(100)으로부터 보다 효과적으로 절연될 수 있다. 이에 대해서는 도 17a 내지 도 17c를 참조하여 보다 상세하게 설명된다.
도 10은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 11은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 10의 A-A’ 및 B-B’선을 따라 자른 단면들이다.
설명의 간략함을 위해, 앞서 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 10 및 도 11을 참조하면, 적층 구조체들(ST)의 사이에 전극 연결부(ECP)가 형성될 수 있다. 전극 연결부(ECP)는 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2)의 사이에 형성될 수 있다. 전극 연결부(ECP)는 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2)를 연결할 수 있다. 전극 연결부(ECP)는, 예컨대, 연결 영역(CNR) 상에 형성될 수 있다.
상세하게, 전극 연결부(ECP)는 기판(100)으로부터 동일한 레벨에 위치하는 전극들(EL)을 수평적으로 연결할 수 있다. 기판(100)으로부터 동일한 레벨에 위치하는 절연막들(ILD) 또한, 전극 연결부(ECP)에 의해 연결될 수 있다. 전극 연결부(ECP)에 의해, 동일한 레벨에 위치하는 저1 적층 구조체(ST1)의 전극들(EL)과 제2 적층 구조체(ST2)의 전극들(EL)은 등전위 상태를 가질 수 있다. 본 예에 따르면, 제2 공통 소오스 구조체들(CSS2) 중 적어도 일부는 전극 연결부(ECP)에 의해 분리된 구조를 가질 수 있다. 다시 말해서, 제2 공통 소오스 구조체(CSS2)는 전극 연결부(ECP)를 사이에 두고 제1 방향(D1)으로 서로 이격된 복수의 제2 공동 소오스 플러그들(CSP2)을 포함할 수 있다. 또한, 제2 공통 소오스 구조체(CSS2)는 복수의 제2 공동 소오스 플러그들(CSP2)을 각각 둘러싸는 제2 절연 스페이서들(SP2)을 포함할 수 있다.
도 12a, 도 13a, 도 14a, 도 15a, 및 도 16a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 12b, 도 13b, 도 14b, 도 15b, 및 도 16b는 각각 도 12a, 도 13a, 도 14a, 도 15a, 및 도 16a의 A-A'선에 따른 단면들이다. 도 12c 도 13c 도 14c 도 15c 및 도 16c 각각 도 12a, 도 13a, 도 14a, 도 15a, 및 도 16a의 B-B'선에 따른 단면들이다. 도 12d, 도 13d, 도 14d, 도 15d, 및 도 16d는 각각 도 12a, 도 13a, 도 14a, 도 15a, 및 도 16a의 C-C'선 및 D-D'선에 따른 단면들이다. 도 17a 내지 도 17c는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로, 도 16b의 P1부분 및 도 16c의 P2 부분에 대응된다.
도 12a 내지 도 12d를 참조하면, 기판(100) 상에 몰드 구조체(110)를 형성하고, 몰드 구조체(110)를 관통하는 제1 및 제2 수직 채널 구조체들(VS1, VS2)을 형성할 수 있다.
기판(100) 상에 절연 패턴(105)을 형성할 수 있다. 절연 패턴(105)을 형성하는 것은, 기판(100)의 연결 영역(CNR) 부분에 트렌치(T)를 형성하고, 트렌치(T)의 내에 절연 물질을 매립하는 것을 포함할 수 있다. 기판(100)은 단결정 또는 다결정 구조를 가질 수 있으며, 실리콘을 포함할 수 있다. 기판(100)은 제 1 도전형의 도펀트로 도핑될 수 있다. 제 1 도전형은, 예컨대, p형일 수 있다.
일 예에 따르면, 절연 패턴(105)은 기판(100)의 연결 영역(CNR)에 전면적으로 형성될 수 있다. 이와 달리, 절연 패턴(105)은 기판(100)의 연결 영역(CNR) 내에서 부분적으로 형성될 수도 있다. 기판(100)의 연결 영역(CNR) 상에 부분적으로 형성된 절연 패턴(105)은, 앞서 도 6을 참조하여 설명한 것처럼, 라인의 형태를 가질 수 있다.
이어서, 기판(100)의 셀 어레이 영역(CAR) 및 연결 영역(CNR) 상에 몰드 구조체(110)를 형성할 수 있다. 몰드 구조체(110)를 형성하는 것은, 기판(100) 전면 상에 희생막들(SL) 및 절연막들(ILD)이 수직적으로 번갈아 적층된 박막 구조체를 형성하는 것, 및 박막 구조체에 대한 트리밍(trimming) 공정을 수행하는 것을 포함할 수 있다. 몰드 구조체(110)는 트리밍 공정에 의해 연결 영역(CNR)에서 계단식 구조를 갖도록 형성될 수 있다. 몰드 구조체(110)를 형성한 후, 기판(100)의 전면 상에 평탄 절연막(150)이 형성될 수 있다. 평탄 절연막(150)은 실질적으로 평탄한 상면을 가질 수 있으며, 희생막들(SL)에 대해 식각 선택성를 갖는 절연 물질로 형성될 수 있다.
이어서, 제1 및 제2 수직 채널 구조체들(VS1, VS2)을 형성할 수 있다. 제1 및 제2 수직 채널 구조체들(VS1, VS2)은 몰드 구조체(110) 및 평탄 절연막(150) 관통하여 기판(100)을 노출하는 제1 수직홀들(VH1)의 내에 형성될 수 있다.
상세하게, 몰드 구조체(110) 및 평탄 절연막(150) 상에 이방성 식각 공정을 수행하여 제1 수직 홀들(VH1)을 형성할 수 있다. 제 1 수직 홀들(VH1)을 형성하는 동안 셀 어레이 영역(CAR)의 기판(100)의 상면은 과도 식각(over-etch)될 수 있다. 따라서, 제 1 수직 홀들(VH1)에 의해 노출된 기판(100)의 상면은 소정의 깊이로 리세스될 수 있다. 이방성 식각 공정시 기판(100)과 절연 패턴들(105)은 식각되는 속도가 다를 수 있다. 따라서, 연결 영역(CNR)의 제1 수직 홀들(VH1)의 바닥면들은 셀 어레이 영역(CAR)의 제1 수직 홀들(VH1)의 바닥면들보다 낮은 레벨에 위치할 수 있다.
제1 수직 홀들(VH1)에 의해 노출된 기판(100)을 씨드층(seed layer)으로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 공정을 수행하여 제1 및 제2 하부 반도체 패턴들(LSP1, LSP2)을 형성할 수 있다. 이어서, 제1 수직 홀들(VH1)의 잔부에 제 1 및 제 2 수직 절연 패턴들(SP1, SP2), 제 1 및 제 2 상부 반도체 패턴들(USP1, USP2) 및 제 1 및 제 2 매립 절연 패턴(105)을 형성할 수 있다. 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)은 수직 홀들의 하부 부분들을 채우는 필라(pillar) 형태로 형성될 수 있다. 다른 예로, 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)을 형성하는 것은 생략될 수도 있다. 나아가, 제 1 및 제 2 상부 반도체 패턴들(USP1, USP2)의 상단에 비트라인 도전 패드(PAD1) 및 더미 도전 패드(PAD2)가 형성될 수 있다.
도 13a 내지 도 13d를 참조하면, 평탄 절연막(150) 상에 제 1 및 제 2 수직 채널 구조체들(VS1, VS2)의 상면들 덮는 제 1 층간 절연막(160)을 형성할 수 있다. 이어서, 제1 층간 절연막(160), 평탄 절연막(150) 및 몰드 구조체(110)를 관통하는 수직 절연 구조체(IP)를 형성할 수 있다.
상세하게, 제1 층간 절연막(160), 평탄 절연막(150) 및 몰드 구조체(110)를 관통하는 제2 수직홀들(VH2)을 형성할 수 있다. 제2 수직홀들(VH2)은 이방성 식각 공정에 의해 형성될 수 있다. 제2 수직홀들(VH2)은 기판(100)의 트렌치(T)의 바닥면 및 내측면을 노출할 수 있다. 이어서 제2 수직홀들(VH2)의 내에 수직 절연 구조체(IP)가 형성될 수 있다. 수직 절연 구조체(IP)는 희생막들(SL)에 대해 식각 선택성를 갖는 절연 물질로 형성될 수 있다.
도 14a 내지 도 14d를 참조하면, 분리 트렌치(WT)를 형성하는 공정 및 희생막들(SL)을 제거하는 공정이 수행될 수 있다. 분리 트렌치(WT)를 형성하기 이전에, 제1 층간 절연막(160) 상에 수직 절연 구조체(IP)의 상면을 덮는 제 2 층간 절연막(170)을 형성할 수 있다.
상세하게, 제 1 층간 절연막(160), 제2 층간 절연막(170), 평탄 절연막(150), 및 몰드 구조체(110)를 관통하여 기판(100)을 노출시키는 분리 트렌치(WT)를 형성할 수 있다. 분리 트렌치(WT)를 형성하는 것은, 제2 층간 절연막(170) 상에 분리 트렌치(WT)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 것과, 마스크 패턴을 식각 마스크로 사용하여 몰드 구조체(100)를 이방성 식각하는 것을 포함할 수 있다. 분리 트렌치들(WT)은 제 1 방향(D1)을 따라 연장되며, 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 서로 이격될 수 있다.
분리 트렌치들(WT)은 셀 어레이 영역(CAR) 상의 제1 분리 트렌치(WT1) 및 연결 영역(CNR) 상의 제2 분리 트렌치(WT1)를 포함할 수 있다. 제1 분리 트렌치 및 제2 분리 트렌치(WT1)는 수직 절연 구조체(IP)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 분리 트렌치(WT1)에 의해 노출된 기판(100)의 상면은 과도 식각되어 소정의 깊이로 리세스될 수 있다. 기판(100)의 상면이 과도 식각되는 동안, 제2 분리 트렌치(WT1)에 의해 노출된 절연 패턴(105)이 식각될 수 있다. 기판(100)과 절연 패턴(105)의 식각 속도 차이에 의해, 제2 분리 트렌치(WT1)의 바닥면은 제1 분리 트렌치(WT1)의 바닥면보다 낮은 레벨에 위치할 수 있다.
이어서, 분리 트렌치들(WT)에 의해 측벽들이 노출된 희생막들(SL)을 제거하여, 절연막들(ILD) 사이에 게이트 영역들(GR)을 형성할 수 있다. 즉, 게이트 영역들(GR)은 희생막들(SL)이 제거된 영역일 수 있다. 게이트 영역들(GR)은 제1 및 제2 수직 채널 구조체들(VS1, VS2)의 측벽의 일부를 노출할 수 있다.
도 15a 내지 도 15d를 참조하면, 최하층 게이트 영역(GR)에 노출된 제 1 하부 반도체 패턴(LSP1)의 측벽 상에 게이트 절연막(15)이 형성될 수 있다. 게이트 절연막(15)은 산소 원자들을 포함하는 가스 분위기에서 열처리 공정을 통해 형성될 수 있다. 이에 따라, 게이트 영역(GR) 노출된 제 1 하부 반도체 패턴(LSP1)의 측벽이 열산화되어 게이트 절연막(15)이 형성될 수 있다.
계속해서, 게이트 영역들(GR)이 형성된 몰드 구조체(110) 상에 차례로 수평 절연막, 배리어 금속막 및 금속막을 증착하고, 트렌치 내벽에 증착된 배리어 금속막 및 금속막을 이방성 식각함으로써, 게이트 영역들(GR) 내에 각각 전극들(EL)이 형성될 수 있다. 여기서, 수평 절연막은 데이터 저장막의 일부로서, 실리콘 산화막 및/또는 고유전막을 포함할 수 있다. 배리어 금속막은, 예컨대, TiN, TaN 또는 WN와 같은 금속 질화막으로 이루어질 수 있다. 그리고, 금속막은, 예컨대, W, Al, Ti, Ta, Co 또는 Cu와 같은 금속 물질들로 이루어질 수 있다.
이와 같이, 몰드 구조체(110)의 희생막들(SL)을 전극들(EL)로 대체함에 따라, 도 2 및 도3a를 참조하여 설명한 것처럼, 수직적으로 번갈아 적층된 전극들(EL) 및 절연막들(ILD)을 포함하는 전극 구조체(ST)가 형성될 수 있다.
적층 구조체들(ST) 사이의 기판(100) 내에 공통 소오스 영역들(CSR)이 형성될 수 있다. 연결 영역(CNR)의 기판(100)이 절연 패턴(105)에 의해 가려짐에 따라, 공통 소오스 영역(CSR)은 기판(100)의 셀 어레이 영역(CAR)에 선택적으로 형성될 수 있다. 공통 소오스 영역들(CSR)은 제 1 방향(D1)으로 나란히 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 공통 소오스 영역들(CSR)은 기판(100)과 다른 타입의 불순물을 기판(100) 내에 도핑하여 형성될 수 있다.
도 16a 내지 도 16c를 참조하면, 분리 트렌치들(140)의 내측벽들을 덮는 제1 및 제2 절연 스페이서들(SP1, SP2)이 형성될 수 있다. 제1 분리 트렌치들(WT)의 내에 제1 절연 스페이서(SP1)가 형성될 수 있다. 제2 분리 트렌치들(WT)의 내에 제2 절연 스페이서(SP2)가 형성될 수 있다. 제1 및 제2 절연 스페이서들(SP1, SP2)을 형성하는 것은, 적층 구조체들(ST)이 형성된 기판(100) 상에 스페이서막을 균일한 두께로 증착하는 것, 및 스페이서막에 대한 에치백 공정을 수행하여 공통 소오스 영역(CSR)을 노출시키는 것을 포함할 수 있다. 스페이서막은 절연 물질로 형성될 수 있다. 스페이서막은, 예컨대, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전 상수를 가지는 low-k 물질로 형성될 수 있다.
이어서, 제1 및 제2 절연 스페이서들(SP1, SP2)이 형성된 분리 트렌치들(WT)의 내에 제1 및 제2 공통 소오스 플러그들(CSP1, CSP2)이 형성될 수 있다. 제1 절연 스페이서(SP1)가 형성된 제1 분리 트렌치들(WT1)의 내에 제1 공통 소오스 플러그(CSP1)가 형성될 수 있다. 제1 공통 소오스 플러그(CSP1)는 제1 절연 스페이서(SP1)를 관통하여 기판(100)의 공통 소오스 영역(CSS)과 접촉할 수 있다. 제2 절연 스페이서(SP2)가 형성된 제2 분리 트렌치들(WT2)의 내에 제2 공통 소오스 플러그(CSP2)가 형성될 수 있다. 제2 공통 소오스 플러그(CSP2)는 제2 절연 스페이서(SP2)를 관통하여 기판(100)의 트렌치(T) 내의 절연 패턴(105)과 접촉할 수 있다.
실시예들에 따르면, 도 17a 내지 도 17c에 도시된 바와 같이, 제2 공통 소오스 플러그(CSP2)의 아래에 제2 절연 스페이서(SP2)가 잔존되도록 공통 소오스 구조체(CSS)를 형성할 수 있다.
상세하게, 도 17a에 도시된 바와 같이, 제1 분리 트렌치(WT1)의 내에 제1 스페이서막(PSP1)이 형성될 수 있다. 제2 분리 트렌치(WT2)의 내에 제2 스페이서막(PSP2)이 형성될 수 있다. 제1 스페이서막(PSP1) 및 제2 스페이서막(PSP2)의 각각은 분리 트렌치(WT)의 내측벽 상에 컨포멀하게 형성된 스페이서막의 일부분일 수 있다. 제2 분리 트렌치(WT2)의 바닥면의 폭은 제1 분리 트렌치(WT1)의 바닥면의 폭 보다 작을 수 있다. 따라서, 제2 스페이서막(PSP2)의 하부의 두께(t1)는 제1 스페이서막(PSP1)의 하부의 두께보다 두꺼울 수 있다.
도 17b에 도시된 바와 같이, 제1 및 제2 스페이서막(PSP1, PSP2)에 대한 에치백 공정을 수행하여 제1 및 제2 절연 스페이서(SP1, SP2)를 형성할 수 있다. 애치백 공정시, 제1 스페이서막(PSP2) 및 제2 스페이서막(PSP2)의 하부의 두께 차이에 의해 제2 스페이서막(PSP2)의 하부는 관통되지 않을 수 있다. 다시 말해서, 연결 영역(CNR) 내의 절연 패턴(105)은 제2 스페이서막(PSP2)에 의해 노출되지 않을 수 있다.
도 17c에 도시된 바와 같이, 제1 분리 트렌치(WT1) 및 제2 분리 트렌치(WT2)의 내에 제1 공통 소오스 플러그(CSP1) 및 제2 공통 소오스 플러그(CSP2)가 각각 형성될 수 있다. 제2 공통 소오스 플러그(CSP2)는 제2 절연 스페이서(SP2)를 관통하지 않을 수 있으며, 제2 공통 소오스 플러그(CSP2)의 하면은 절연 패턴(105)과 이격될 수 있다. 실시예들에 따르면, 도 8을 참조하여 설명한 것과 같이, 제2 분리 트렌치(WT1)의 제2 방향(D2)의 폭을 제1 분리 트렌치(WT1)의 제2 방향(D2)의 폭보다 작게 형성함으로써, 제2 공통 소오스 플러그(CSP2)의 아래에 제2 절연 스페이서(SP2)를 용이하게 잔존될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 서로 인접한 제1 적층 구조체 및 제2 적층 구조체, 상기 제1 및 제2 적층 구조체들의 각각은 상기 기판 상에 번갈아 적층된 절연막들 및 전극들을 포함하고;
    상기 제1 및 제2 적층 구조체들의 사이에 배치되고 상기 기판과 연결된 제1 공통 소오스 플러그;
    상기 제1 및 제2 적층 구조체들의 사이에 배치되고 상기 기판과 이격된 제2 공통 소오스 플러그; 및
    상기 제1 및 제2 공통 소오스 플러그들의 사이의 수직 절연 구조체를 포함하고,
    상기 제1 및 제2 적층 구조체들은 상기 기판의 상면과 평행한 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되되,
    상기 제1 및 제2 공통 소오스 플러그들 각각은 서로 마주보는 상기 제1 적층 구조체의 측면 및 상기 제2 적층 구조체의 측면 사이에서 상기 제1 방향으로 연장되는 3차원 반도체 메모리 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제1 공통 소오스 플러그 및 상기 제2 공통 소오스 플러그는 상기 수직 절연 구조체를 사이에 두고 상기 제1 방향으로 서로 이격되는 3차원 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제1 및 제2 적층 구조체들을 관통하는 수직 채널 구조체들 및 상기 수직 채널 구조체들을 연결하는 비트라인을 더 포함하되, 상기 제1 공통 소오스 플러그는 상기 비트라인의 아래에 위치하는 3차원 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 기판의 내에 형성된 트렌치 및 상기 트렌치를 채우는 절연 패턴을 더 포함하되,
    상기 절연 패턴의 적어도 일부는 상기 제2 공통 소오스 플러그와 상기 기판의 사이에 개재되는 3차원 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제1 및 제2 적층 구조체들의 사이에서 상기 제2 공통 소오스 플러그를 둘러싸는 절연 스페이서를 더 포함하되,
    상기 절연 스페이서의 일부는 상기 제2 공통 소오스 플러그의 하면의 아래에 위치하는 3차원 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 수직 절연 구조체의 바닥면은 상기 제1 및 제2 공통 소오스 플러그들의 바닥면들보다 낮은 레벨에 위치하는 3차원 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 수직 절연 구조체의 상면은 상기 제1 및 제2 공통 소오스 플러그들의 상면들보다 낮은 레벨에 위치하는 3차원 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 제2 공통 소오스 플러그의 바닥면은 상기 제1 공통 소오스 플러그의 바닥면 보다 낮은 레벨에 위치하는 3차원 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 제1 및 제2 적층 구조체들은 상기 기판의 상면과 평행한 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되되,
    상기 제2 공통 소오스 플러그의 상면의 상기 제2 방향의 폭은 상기 제1 공통 소오스 플러그의 상면의 상기 제2 방향의 폭보다 작은 3차원 반도체 메모리 장치.
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