KR20180119200A - 반도체 장치 - Google Patents

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Abstract

본 발명의 반도체 장치에 관한 것으로 기판, 상기 기판 상에 수직적으로 적층된 게이트 전극들을 포함하고, 제1 방향으로 연장하는 적층 구조체, 상기 적층 구조체를 관통하는 수직 채널들, 및 상기 적층 구조체의 아래에서 상기 수직 채널들을 연결하는 수평 채널을 포함하는 채널 구조체, 및 상기 기판과 상기 적층 구조체 사이에 배치되고, 상기 채널 구조체와 전기적으로 연결되는 제1 하부 배선 패턴을 포함하되, 상기 제1 하부 배선 패턴은 상기 제1 방향으로 폭이 서로 다른 부분들을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로서, 상세하게는 3차원으로 배열된 메모리 셀들을 갖는 3차원 반도체 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위해 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 장치들이 제안되고 있다. 그러나, 3차원 반도체 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본원 발명이 해결하고자 하는 과제는 전기적 특성 및 신뢰성이 향상되고 고집적화된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치는 기판; 상기 기판 상에 수직적으로 적층된 게이트 전극들을 포함하고, 제1 방향으로 연장하는 적층 구조체; 상기 적층 구조체를 관통하는 수직 채널들, 및 상기 적층 구조체의 아래에서 상기 수직 채널들을 연결하는 수평 채널을 포함하는 채널 구조체; 및 상기 기판과 상기 적층 구조체 사이에 배치되고, 상기 채널 구조체와 전기적으로 연결되는 제1 하부 배선 패턴을 포함하되, 상기 제1 하부 배선 패턴은 상기 제1 방향으로 폭이 서로 다른 부분들을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치는 기판 상의 하부 절연층; 상기 하부 절연층 상에 수직적으로 이격되어 적층되는 게이트 전극들; 상기 게이트 전극들을 관통하는 수직 채널들, 및 상기 수직 채널들의 하단으로부터 연장되어 상기 수직 채널들과 공통으로 연결되는 수평 채널을 포함하는 채널 구조체; 및 상기 하부 절연층 내에 배치되고, 상기 채널 구조체와 전기적으로 연결되는 하부 배선 패턴을 포함하되, 상기 하부 배선 패턴은: 제1 방향을 따라 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제1 하부 배선 패턴들; 및 상기 제2 방향을 따라 배치되고, 상기 제1 방향으로 연장하여 상기 제1 하부 배선 패턴들을 가로지르는 제2 하부 배선 패턴들을 포함하되, 상기 제1 하부 배선 패턴들의 각각은 상기 제2 하부 배선 패턴들과 교차하는 부분들로부터 멀어질수록 폭이 감소하는 부분을 포함한다.
본 발명의 실시예들에 따르면, 수직 채널들이 기판 상에 형성된 하부 배선 패턴들을 통해 기판과 전기적으로 연결되는 구조를 가짐으로써, 기존에 수직 채널들을 기판에 연결하기 위한 SEG(Selective Epitaxial Growth) 공정, 및 수직 채널들이 제공되는 수직 홀들의 바닥면을 오픈하는 공정이 생략될 수 있다. 더하여, 제1 하부 배선 패턴들이 그의 길이 방향을 따로 서로 다른 폭을 갖는 부분들을 포함하도록 구현됨에 따라, 그의 형성 과정에서 발생될 수 있는 불량(예컨대, 언에치 또는 갭필 불량)이 방지 또는 최소화되어, 반도체 소자의 전기적 특성 및 신뢰성이 향상될 수 있다.
도 1는 본 발명의 실시예들에 따른 반도체 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 3a, 도 3b 및 도 3c는 각각 도 2의 I-I', II-II' 및 III-III'에 따른 단면도들이다.
도 4a 및 도 4b는 도 3a의 A 부분에 대응하는 확대도들이다.
도 5a 및 도 5b는 본 발명의 실시예들에 따른 하부 배선 패턴들을 설명하기 위한 평면도들이다.
도 5c는 본 발명의 실시예들에 따른 상부 배선 구조체를 설명하기 위한 것으로, 도 2의 일부를 도시하는 평면도이다.
도 6a 내지 도 18a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 것으로, 각각 도 2의 I-I' 선에 대응하는 단면도들이다.
도 6b 내지 도 18b는 각각 도 2의 II-II' 선에 대응하는 단면도들이다.
도 10c는 제2 이온 주입 공정에 이용되는 마스크 패턴을 설명하기 위한 평면도이다.
도 14c 내지 도 17c는 도 2의 III-III'에 대응하는 단면도들이다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1는 본 발명의 실시예들에 따른 반도체 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 1를 참조하면, 일 실시예에 따른 반도체 장치의 셀 어레이는 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL) 및 공통 소스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
공통 소스 라인(CSL)은 기판 상에 배치되는 도전성 박막 또는 기판 내에 형성되는 불순물 영역일 수 있다. 비트 라인들(BL)은 기판으로부터 이격되어, 기판 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일부 실시예들에 따르면, 공통 소스 라인(CSL)은 복수 개로 제공되고, 2차원적으로 배열될 수 있다. 여기서, 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소스 라인들(CSL)의 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR)의 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL1-WLn) 및 복수 개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT)의 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 3a, 도 3b 및 도 3c는 각각 도 2의 I-I', II-II' 및 III-III'에 따른 단면도들이다. 도 4a 및 도 4b는 도 3a의 A 부분에 대응하는 확대도들이다. 도 5a 및 도 5b는 본 발명의 실시예들에 따른 하부 배선 패턴들을 설명하기 위한 평면도들이다. 도 5c는 본 발명의 실시예들에 따른 상부 배선 구조체를 설명하기 위한 것으로, 도 2의 일부를 도시하는 평면도이다.
도 2, 도 3a, 도 3b, 도 3c 및 도 4a를 참조하면, 기판(100) 상에 적층 구조체들(ST)이 배치되고, 기판(100)과 적층 구조체들(ST) 사이에 하부 배선 구조체(150)가 배치될 수 있다. 적층 구조체들(ST)은 제1 방향(D1)으로 연장하는 제1 분리 영역들(140)에 의해 수평적으로 분리될 수 있다. 즉, 적층 구조체들(ST)은, 도 2에 도시된 바와 같이, 제1 방향(D1)으로 연장되고, 제1 방향(D1)과 교차하는(예를 들어, 직교하는) 제2 방향(D2)으로 서로 이격될 수 있다. 기판(100)은 제1 도전형, 예를 들면 p형을 갖는 반도체 기판일 수 있다. 반도체 기판은 단결정 실리콘막, SOI(silicon on insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘 막, 절연막 상에 형성된 실리콘 단결정막, 및 절연막 상에 형성된 폴리실리콘막을 구비하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다. 하부 배선 구조체(150)는 하부 층간 절연막(110), 하부 배선 패턴들(152, 154), 및 연결 도전 패턴들(156, 158)을 포함할 수 있다. 하부 배선 구조체(150)에 대해서는 뒤에서 자세히 설명한다.
적층 구조체들(ST)의 각각은 기판(100) 상에 수직적으로 번갈아 적층된 절연 패턴들(122P) 및 게이트 전극들(EL)을 포함할 수 있다. 게이트 전극들(EL)은 기판(100) 상에 차례로 적층된 접지 선택 라인(GSL), 워드 라인들(WL) 및 스트링 선택 라인(SSL)을 포함할 수 있다. 접지 선택 라인(GSL), 워드 라인들(WL) 및 스트링 선택 라인(SSL)은 각각 도 1을 참조하여 설명한 접지 선택 라인(GSL), 워드 라인들(WL0-WL3) 및 스트링 선택 라인(SSL)에 대응될 수 있다. 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)이 각각 단수 개로 제공되고, 이들 사이에 6개의 워드 라인들(WL)이 적층된 것으로 도시되었으나, 본 발명의 실시예들이 이에 한정되지 않는다. 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)은 각각 복수 개로 제공되거나, 워드 라인들(WL)은 7개 이상일 수 있다. 게이트 전극들(EL)은 도핑된 반도체(예를 들어, 도핑된 실리콘 등), 금속(예를 들어, 텅스텐), 도전성 금속질화물(예를 들어, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물) 및 전이금속(예를 들어, 티타늄, 탄탈늄) 중 적어도 하나를 포함할 수 있다.
절연 패턴들(122P)의 두께는 반도체 장치의 특성에 따라 달라질 수 있다. 일 예로, 절연 패턴들(122P)은 실질적으로 서로 동일한 두께를 가질 수 있다. 다른 예로, 절연 패턴들(122P) 중 일부(예컨대, 최상층의 절연 패턴)는 워드 라인들(WL) 사이의 절연 패턴들(122P)보다 두껍게 형성될 수 있다. 절연 패턴들(122P)은 예컨대, 실리콘 산화막 또는 저유전막을 포함할 수 있다.
일 실시예에 따르면, 적층 구조체들(ST) 각각의 스트링 선택 라인(SSL)은, 제1 방향(D1)으로 연장하는 제2 분리 영역(130)에 의해 두 개의 스트링 선택 라인들(SSL1, SSL2)로 분리될 수 있다. 예컨대, 적층 구조체들(ST)의 각각은 제1 방향(D1)으로 연장하고, 제2 방향(D2)으로 서로 이격된 제1 스트링 선택 라인(SSL1) 및 제2 스트링 선택 라인(SSL2)을 포함할 수 있다. 제1 및 제2 스트링 선택 라인들(SSL1, SSL2) 사이의 제2 분리 영역(130) 내에는 분리 절연 패턴(132)이 제공될 수 있다. 제2 분리 영역(130)은 스트링 선택 라인만(SSL)을 분리하며, 그 아래의 게이트 전극들(EL)을 분리하지 않을 수 있다. 즉, 도 3a 및 도 3c에 도시된 바와 같이, 분리 절연 패턴(132)의 하면은 최상층의 워드라인(WL)의 상면보다 높고 스트링 선택 라인(SSL)의 하면과 같거나 낮을 수 있다. 요컨대, 제1 및 제2 분리 영역들(140, 130)은 스트링 선택 라인들(SSL1, SSL2)을 정의할 수 있다. 제1 분리 영역(140)은 제2 방향(D2)을 따라 배치되는 적층 구조체들(ST)의 서로 인접한 스트링 선택 라인들을 수평적으로 분리할 수 있으며, 제2 분리 영역(130)은 하나의 적층 구조체(ST)에 포함된 스트링 선택 라인을 수평적으로 분리할 수 있다. 제1 및 제2 분리 영역들(140, 130)은 제2 방향(D2)을 따라 교번적으로 제공될 수 있다. 제2 분리 영역(130)의 폭은 제1 분리 영역(140)의 폭보다 작을 수 있다. 도시하지는 않았지만, 적층 구조체들(ST)은 그의 말단 부분에서 계단식 구조(stepwise structure)를 가질 수 있다. 즉, 말단 부분에서 적층 구조체들(ST)의 높이는, 적층 구조체들(ST)로부터 멀어지는 방향을 따라 계단식으로 감소될 수 있다.
적층 구조체들(ST) 각각의 게이트 전극들(EL)은 하나의 채널 구조체(CS)와 결합하여 메모리 셀 트랜지스터들(도 1의 MCT), 스트링 선택 트랜지스터들(도 1의 SST), 및 접지 선택 트랜지스터들(도 1의 GST)을 구성할 수 있다. 하나의 채널 구조체(CS)는 하나의 적층 구조체(ST)를 관통하는 복수 개의 수직 채널들(VC) 및 하나의 적층 구조체(ST) 아래에서 수직 채널들(VC)을 수평적으로 연결하는 수평 채널(HC)을 포함할 수 있다. 수직 채널들(VC)은 기판(100)의 상면에 수직한 제3 방향(D3)의 장축을 가질 수 있으며, 게이트 전극들(EL)과 결합할 수 있다. 일 예로, 수직 채널들(VC)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)를 가질 수 있다. 이 경우, 속이 빈 수직 채널들(VC)의 내부는 충진 절연 패턴(134)에 의해 채워질 수 있다. 일 예에서, 충진 절연 패턴(134)은 실리콘 산화막을 포함할 수 있다. 이와 달리, 수직 채널들(VC)은 원 기둥 형태를 가질 수도 있다. 이 경우, 충진 절연 패턴(134)은 생략될 수 있다. 수직 채널들(VC)의 상단에는 도전 패드(D)가 위치할 수 있다. 도전 패드(D)는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
수직 채널들(VC)은 제1 방향(D1) 및 제2 방향(D2)을 따라 서로 이격되어 배치될 수 있다. 일 실시예에 따르면, 하나의 적층 구조체(ST)를 관통하는 수직 채널들(VC)은 제2 방향(D2)을 따라 지그재그 형태로 배열되는 제1 내지 제8 수직 채널들(VC1, VC2, VC3, VC4, VC5, VC6, VC7, VC8)을 포함할 수 있다. 제1 내지 제4 수직 채널들(VC1-VC4)은 제1 스트링 선택 라인(SSL1)과 결합될 수 있고, 제5 내지 제8 수직 채널들(VC5-VC8)은 제2 스트링 선택 라인(SSL2)과 결합될 수 있다. 예컨대, 제1 및 제3 수직 채널들(VC1, VC3)은 제2 방향(D2)으로 서로 인접할 수 있으며, 제2 및 제4 수직 채널들(VC2, VC4)에 대해 사선 방향에 배치될 수 있다. 마찬가지로, 제5 및 제7 수직 채널들(VC5, VC7)은 제2 방향(D2)으로 서로 인접할 수 있으며, 제6 및 제8 수직 채널들(VC6, VC8)에 대해 사선 방향에 배치될 수 있다. 제1 내지 제8 수직 채널들(VC1-VC8)의 각각은 제1 방향(D1)을 따라 복수 개로 제공되어 제1 내지 제8열들을 구성할 수 있다. 평면적 관점에서, 제1 스트링 선택 라인(SSL1)을 관통하는 제1 내지 제4 수직 채널들(VC1-VC4)과 제2 스트링 선택 라인(SSL2)을 관통하는 제5 내지 제8 수직 채널들(VC5-VC8)은 제1 분리 영역(140) 또는 제2 분리 영역(130)을 사이에 두고 미러 대칭적(mirror symmetry)으로 배치될 수 있다. 예컨대, 제4 수직 채널(VC4)과 제8 수직 채널(VC8)은 제2 분리 영역(130) 또는 분리 절연 패턴(132)을 사이에 두고 제2 방향(D2)으로 서로 인접할 수 있다. 하나의 적층 구조체(ST)를 관통하는 수직 채널들(VC)의 열의 개수는 8개에 한정되지 않으며 다양하게 변경될 수 있다. 예컨대, 하나의 적층 구조체(ST)를 관통하는 수직 채널들(VC)의 열의 개수는 4개일 수 있다. 이 경우, 제1 및 제2 스트링 선택 라인들(SSL1, SSL2)은 서로 연결되어 일체를 이룰 수 있다. 즉, 분리 절연 패턴(132)은 생략될 수 있다.
수평 채널(HC)은 수직 채널들(VC)의 하단들로부터 연장되며, 적층 구조체(ST) 아래에 배치될 수 있다. 수평 채널(HC)은 제 1 방향(D1)을 따라 연장되고, 제1 방향(D1) 및 제2 방향(D2)을 따라 배열된 수직 채널들(VC)과 공통으로 연결될 수 있다. 수직 채널들(VC)과 수평 채널(HC)은 경계면 없이 연속적으로 연장되는 하나의 반도체막으로 이루어질 수 있다. 일 실시예에 따르면, 도 4a에 도시된 바와 같이, 수평 채널(HC)은 기판(100)의 상면에 평행한 평판 형태를 가질 수 있다. 다른 실시예에 따르면, 도 4b에 도시된 바와 같이, 수평 채널(HC)은 수직 채널들(VC)과 연결되는 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)를 가질 수 있다. 즉, 수직 채널들(VC)과 수평 채널(HC)은 일체형 파이프 형태를 가질 수 있다. 이 경우, 속이 빈 수직 채널들(VC) 및 수평 채널(HC)의 내부는 충진 절연 패턴(134)에 의해 채워질 수 있다. 즉, 충진 절연 패턴(134)은 수직 채널들(VC)의 내부에서 수평 채널(HC)의 내부로 연장될 수 있다. 평면적으로, 수평 채널들(HC)의 각각은 각각의 적층 구조체들(ST)과 중첩되며, 제2 방향(D2)으로 수평 채널들(HC)의 각각의 폭은 각각의 적층 구조체들(ST)의 폭보다 작을 수 있다.
수직 채널들(VC)과 수평 채널(HC)은 반도체 물질로 이루어질 수 있으며, 불순물이 언도우프되거나, 기판(100)과 동일한 제1 도전형을 갖는 불순물로 도핑될 수 있다. 예컨대, 수직 채널들(VC)과 수평 채널(HC)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있다. 수직 채널들(VC) 및 수평 채널(HC)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
일 실시예에 따르면, 제1 및 제2 스트링 선택 라인들(SSL1, SSL2) 사이에서 적층 구조체(ST)를 관통하는 더미 수직 채널들(DVC)이 제공될 수 있다. 더미 수직 채널들(DVC)은 분리 절연 패턴(132)을 관통하며, 제1 방향(D1)을 따라 배치될 수 있다. 더미 수직 채널들(DVC)은 수직 채널들(VC)과 동일한 구조를 가질 수 있고, 그의 하단들은 수평 채널(HC)에 연결될 수 있다. 본 실시예와 같이, 하나의 적층 구조체(ST)에 9열의 수직 채널들이 제공되는 경우, 5번째 열의 수직 채널들은 더미 수직 채널들(DVC)일 수 있다. 더미 수직 채널들(DVC)은 비트 라인들(BL)과 연결되지 않을 수 있다.
적층 구조체들(ST)과 수직 채널들(VC)사이에 데이터 저장 패턴(DS)이 배치될 수 있다. 나아가, 데이터 저장 패턴(DS)은 적층 구조체들(ST)의 하면들과 수평 채널(HC) 사이로 연장될 수 있다. 잔여 데이터 저장 패턴들(DSR)이 수평 채널(HC)과 하부 층간 절연막(110) 사이에 개재될 수 있으며, 데이터 저장 패턴(DS)과 이격될 수 있다. 데이터 저장 패턴(DS) 및 각각의 잔여 데이터 저장 패턴들(DSR)은 동일한 박막으로 구성될 수 있다.
일 예로, 반도체 장치가 수직형 낸드 플래시 메모리 장치인 경우, 데이터 저장 패턴(DS) 및 잔여 데이터 저장 패턴(DSR)의 각각은, 도 4a 및 도 4b에 도시된 바와 같이, 터널 절연막(TL), 전하 저장막(CL) 및 블록킹 절연막(BIL)을 포함할 수 있다. 데이터 저장 패턴(DS)에 저장되는 데이터는 반도체 물질을 포함하는 수직 채널들(VC)과 게이트 전극들(EL) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다. 이와 달리, 데이터 저장 패턴(DS)은 다른 동작 원리에 기초하여 정보를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막)일 수도 있다.
데이터 저장 패턴(DS) 및 잔여 데이터 저장 패턴(DSR)에서, 전하 저장막(CL)은 트랩 사이트들이 풍부한 절연막들 및 나노 입자들을 포함하는 절연막들 중의 한가지일 수 있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 전하 저장막(CL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지를 포함할 수 있다. 더 구체적인 예로, 전하저장막(CL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연막(TL)은 전하 저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 터널 절연막(TL)은 상술한 증착 기술들 중의 하나를 사용하여 형성되는 실리콘 산화막일 수 있다. 이와 달리, 터널 절연막은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나일 수 있다. 블록킹 절연막(BIL)은 터널 절연막(TL)보다 작고 전하 저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 블록킹 절연막(BIL)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들을 포함할 수 있다. 블록킹 절연막(BIL)은 화학 기상 증착, 원자층 증착 공정 또는 습식 산화 공정 중의 적어도 하나를 이용하여 형성될 수 있다. 블록킹 절연막(BIL)은 제1 및 제2 블록킹 절연막들을 포함할 수 있으며, 이러한 경우, 제1 블록킹 절연막은 알루미늄 산화막 및 하프늄 산화막과 같은 고유전막들 중의 하나이고, 제2 블록킹 절연막은 제1 블록킹 절연막보다 작은 유전 상수를 갖는 물질일 수 있다. 다른 예로, 제2 블록킹 절연막은 고유전막들 중의 하나이고, 제1 블록킹 절연막은 제2 블록킹 절연막보다 작은 유전 상수를 갖는 물질일 수 있다.
일 실시예에 따르면, 수평 절연 패턴(HL)이 데이터 저장 패턴(DS)과 게이트 전극들(EL) 사이에서 각 게이트 전극들(EL)의 상부면 및 하부면으로 연장될 수 있다. 또한, 수평 절연 패턴(HL)은 제1 및 제2 스트링 선택 라인들(SSL1, SSL2)과 분리 절연 패턴(132) 사이로 연장될 수 있다. 일 예로, 반도체 장치가 수직형 낸드 플래시 메모리 장치인 경우, 수평 절연 패턴(HL)은 블록킹 절연막으로 사용될 수 있다. 이 경우, 수평 절연 패턴(HL)은 알루미늄 산화막 또는 하프늄 산화막과 같은 고유전막들 중의 하나를 포함할 수 있으며, 블로킹 절연막(BIL)은 실리콘 산화막을 포함할 수 있다.
매립 절연막(126)이 기판(100)의 전면 상에 배치되어 적층 구조체들(ST)을 덮을 수 있다. 매립 절연막(126)은 계단식 구조를 갖는 적층 구조체들(ST)의 말단 부분들을 덮을 수 있다. 매립 절연막(126)은 적층 구조체들(ST) 상에 평탄면을 제공할 수 있다. 수직 채널들(VC)은 제3 방향(D3)로 연장하여 매립 절연막(126)을 관통할 수 있다. 수직 채널들(VC)의 상면은 매립 절연막(126)의 상면과 실질적으로 동일한 높이를 가질 수 있다.
이어서, 하부 배선 구조체(150)에 대해 상세히 설명한다. 하부 층간 절연막(110)이 기판(100)과 적층 구조체들(ST) 사이에 배치될 수 있다. 하부 층간 절연막(110)은 단일층 또는 다층일 수 있다. 예컨대, 하부 층간 절연막(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 low-k 물질을 포함할 수 있다. 하부 배선 패턴들(152, 154)은 하부 층간 절연막(110)을 관통하여 기판(100)을 노출하는 하부 트렌치들(T1, T2) 내에 제공될 수 있다. 예컨대, 하부 배선 패턴들(152, 154)은 제1 방향(D1)을 따라 배치되고, 제2 방향(D2)으로 연장하는 제1 하부 배선 패턴들(152), 및 제2 방향(D2)을 따라 배치되고, 제1 방향(D1)으로 연장하는 제2 하부 배선 패턴들(154)을 포함할 수 있다. 제1 및 제2 하부 배선 패턴들(152, 154)은 서로 교차하여 격자 구조를 이룰 수 있다. 즉, 제1 및 제2 하부 배선 패턴들(152, 154)은 교차 부분에서 서로 연결될 수 있다. 제1 및 제2 하부 배선 패턴들(152, 154)은 도전 물질, 예컨대, 폴리 실리콘을 포함할 수 있다.
평면적 관점에서, 제1 하부 배선 패턴들(152)은 제2 방향(D2)으로 연장되어 적층 구조체들(ST)을 가로질 수 있다. 제1 하부 배선 패턴들(152)의 각각은 제1 방향(D1)의 폭이 서로 다른 부분을 포함할 수 있다. 달리 얘기하면, 제1 하부 배선 패턴들(152)의 각각은 제1 방향(D1)의 폭이 제2 방향(D2)을 따라 달라지는 부분을 포함할 수 있다. 예컨대, 도 5a 및 도 5b를 참조하면, 제1 하부 배선 패턴들(152)의 각각은 적층 구조체들(ST)의 가장자리들에 인접한 제1 부분들(P1) 및 제1 부분들(P1) 사이의 제2 부분들(P2)을 포함할 수 있다. 다른 관점에서, 제1 부분들(P1)은 제1 분리 영역들(140)과 중첩되는 제1 하부 배선 패턴(152)의 일부들이고, 제2 부분들(P2)은 제2 분리 영역들(130)과 중첩되는 제1 하부 배선 패턴(152)의 다른 부분일 수 있다. 본 발명의 개념에 따르면, 제2 부분들(P2)의 제2 폭(W2)은 제1 부분들(P1)의 제1 폭(W1)보다 작을 수 있다. 일 실시예에 따르면, 도 5a에 도시된 바와 같이, 제1 하부 배선 패턴(152)의 폭은 제1 부분(P1)으로부터 제2 부분(P2)으로 갈수록 점차 감소될 수 있다. 달리 얘기하면, 제1 하부 배선 패턴(152)의 제1 방향(D1)으로 마주하는 측벽들은, 제1 방향(D1) 또는 제1 방향(D1)의 반대 방향으로 오목할 수 있다. 다른 실시예에 따르면, 도 5b에 도시된 바와 같이, 제1 하부 배선 패턴(152)의 폭은 제1 부분(P1)으로부터 제2 부분(P2)으로 갈수록 계단식으로 감소될 수 있다. 달리 얘기하면, 제1 하부 배선 패턴(152)의 제1 방향(D1)으로 마주하는 측벽들은 연속되지 않는(즉, 제2 방향(D2)으로 정렬되지 않는) 프로파일을 가질 수 있다.
제2 하부 배선 패턴들(154)은 제1 분리 영역들(140) 아래에 위치할 수 있다. 즉, 제2 하부 배선 패턴들(154)은 제1 분리 영역들(140)과 평면적으로 중첩될 수 있다. 제2 하부 배선 패턴들(154)의 각각은 제2 방향(D2)으로 일정한 제3 폭(W3)을 가지며, 제1 방향(D1)으로 연장될 수 있다. 수직적 관점에서, 제1 및 제2 하부 배선 패턴들(152, 154)의 폭들(W1, W2, W3)이 깊이 방향을 따라 일정한 것으로 도시었으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 수직적으로, 제1 및 제2 하부 배선 패턴들(152, 154)의 폭들(W1, W2, W3)은 기판(100)에 인접할수록 감소될 수 있다. 이 경우, 제1 내지 제3 폭들(W1, W2, W3)의 각각은 제1 및 제2 하부 배선 패턴들(152, 154)의 최상부의 폭들(즉, 수직적 관점에서 최대폭들)로 정의될 수 있다.
연결 도전 패턴들(156, 158)은 제1 하부 배선 패턴들(152) 상에 각각 배치되는 제1 연결 도전 패턴들(156), 및 제2 하부 배선 패턴들(154) 상에 각각 배치되는 제2 연결 도전 패턴들(158)을 포함할 수 있다. 제1 연결 도전 패턴들(156)의 각각은 상응하는 제1 하부 배선 패턴(152)과 채널 구조체(CS)의 수평 채널(HC)을 연결할 수 있다. 즉, 제1 연결 도전 패턴(156)은 잔여 데이터 저장 패턴(DSR)을 관통하여 수평 채널(HC)에 접속될 수 있다. 달리 얘기하면, 제1 하부 배선 패턴들(152)과 수평 채널(HC) 사이에는 잔여 데이터 저장 패턴(DSR)이 개재되지 않을 수 있다. 제1 연결 도전 패턴(156)은 그 아래의 제1 하부 배선 패턴(152)을 따라 제2 방향(D2)으로 연장되어 제2 연결 도전 패턴들(158)의 측벽들과 접할 수 있다. 제1 연결 도전 패턴들(156)의 제1 방향(D1)의 제4 폭(W4)은 제1 하부 배선 패턴들(152)의 폭들(W1, W2)보다 작을 수 있으나, 이에 한정되는 것은 아니다.
제2 연결 도전 패턴들(158)의 각각은 그 아래의 제2 하부 배선 패턴(154)을 따라 제1 방향(D1)으로 연장하며, 제2 방향(D2)으로 서로 이격된 수평 채널들(HC)을 연결할 수 있다. 예컨대, 제1 및 제2 하부 배선 패턴들(152, 154)이 서로 교차하지 않는 영역에서, 제2 연결 도전 패턴(158)의 측벽들은 수평 채널(HC), 데이터 저장 패턴(DS), 및 잔여 데이터 저장 패턴(DSR)과 접할 수 있다(도 3b 참조). 제1 및 제2 하부 배선 패턴들(152, 154)이 서로 교차하는 영역에서, 제2 연결 도전 패턴(158)은 제1 연결 도전 패턴(156)을 통해 수평 채널(HC)과 연결될 수 있다(도 3c 참조). 제2 연결 도전 패턴들(158)의 제2 방향(D2)의 제5 폭(W5)은 제2 하부 배선 패턴들(154)의 제3 폭(W3)보다 클 수 있으나, 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 제5 폭(W5)은 제3 폭(W3)과 유사할 수 있다. 제2 연결 도전 패턴들(158)의 상부는 제1 분리 영역들(140) 내로 돌출될 수 있다. 이 경우, 제2 연결 도전 패턴들(158)의 최상부는 최하층의 절연 패턴들(122P)의 상면보다 낮을 수 있다.
요컨대, 수평 채널(HC)은 제1 연결 도전 패턴들(156)을 통해 제1 하부 배선 패턴들(152)에 전기적으로 연결될 수 있고, 제2 연결 도전 패턴들(158)을 통해 제2 하부 배선 패턴들(154)에 전기적으로 연결될 수 있다. 나아가, 수직 채널들(VC)은 그의 하단에서 수평 채널(HC)과 연결될 수 있다. 즉, 수평 채널(HC)이 연결 도전 패턴들(156, 158) 및 하부 배선 패턴들(152, 154)을 통해 기판(100)과 연결됨으로써, 수직 채널들(VC)은 기판(100)에 전기적으로 연결될 수 있다.
제2 연결 도전 패턴들(158) 내에 공통 소스 영역들(142)이 제공될 수 있다. 공통 소오스 영역들(CSR)은 제2 연결 도전 패턴들(158)을 따라 제1 방향(D1)으로 연장될 수 있다. 공통 소스 영역들(142)은 제2 연결 도전 패턴들(158) 내에 기판(100)과 다른 제2 도전형의 불순물을 도핑하여 형성될 수 있다. 예컨대, 공통 소스 영역들(142)은 인, 비소, 안티몬 등과 같은 n형 불순물을 포함할 수 있다. 더하여, 제2 연결 도전 패턴들(158)은 카본(C)을 더 포함할 수 있다. 제2 연결 도전 패턴들(158)이 카본을 포함함으로써, 그의 형성 과정에서, 폴리실리콘에 대한 습식 식각 공정에서 식각이 억제될 수 있다. 제1 분리 영역들(140) 내에 공통 소스 플러그들(146)이 배치되어, 공통 소스 영역들(142)에 접속될 수 있다. 공통 소스 플러그들(146)은 제1 분리 영역들(140) 내에서 제1 방향(D1)으로 연장될 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 다른 실시예들에 따르면, 공통 소스 플러그들(146)은 기둥 형태로 제공되어, 공통 소스 영역들(142)에 국소적으로 접속될 수 있다. 공통 소스 플러그들(146)의 각각은 금속(예컨대, 텅스텐) 및 도전성 금속 질화물(예컨대, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물) 중 적어도 하나를 포함할 수 있다. 공통 소스 영역들(142)이 제2 연결 도전 패턴들(158) 내에 제공됨에 따라, 제2 연결 도전 패턴들(158)이 수평 채널(HC)과 공통 소스 플러그들(146) 사이의 전자 이동 통로로 이용되어 전류 패스를 단축할 수 있다. 공통 소스 플러그들(146)과 적층 구조체들(ST)의 사이에 절연 스페이서들(144)이 개재될 수 있다. 절연 스페이서들(144)은 예컨대, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
매립 절연막(126) 상에 제1 내지 제3 상부 층간 절연막들(160, 170, 180)이 차례로 배치되어 적층 구조체들(ST)을 덮을 수 있다. 제1 분리 영역들(140)은 제1 상부 층간 절연막(160) 내로 연장될 수 있다. 예컨대, 절연 스페이서들(144) 및 공통 소스 플러그들(146)의 상면들은 제1 상부 층간 절연막(160)의 상면과 실질적으로 동일한 높이를 가질 수 있다.
제2 상부 층간 절연막(170) 상에 보조 배선들(SBL1, SBL2, SBL3, SBL4)이 배치될 수 있다. 보조 배선들(SBL1-SBL4)은 제2 상부 층간 절연막(170) 및 제1 상부 층간 절연막(160)을 관통하는 하부 콘택들(LCP)을 통해 수직 채널들(VC)에 전기적으로 연결될 수 있다. 예컨대, 보조 배선들(SBL1-SBL4)의 각각은, 서로 다른 스트링 선택 라인들(SSL1, SSL2)에 각각 결합되고, 제2 방향(D2)으로 서로 인접한 한 쌍의 수직 채널들(VC)을 전기적으로 연결할 수 있다.
구체적으로, 도 2 및 도 5c를 참조하면, 제1 보조 배선들(SBL1)은 제2 분리 영역(130)을 사이에 두고 제2 방향(D2)으로 서로 이격되는 제3 및 제7 수직 채널들(VC3, VC7)을 연결할 수 있고, 제2 보조 배선들(SBL2)은 제2 분리 영역(130)을 사이에 두고 제2 방향(D2)으로 서로 이격되는 제4 및 제8 수직 채널들(VC4, VC8)을 연결할 수 있다. 제1 및 제2 보조 배선들(SBL1, SBL2)은 제1 방향(D1)을 따라 교번적으로 배치될 수 있다. 제1 및 제2 보조 배선들(SBL1, SBL2)은 제2 방향(D2)으로 길쭉할 수 있으며, 제1 방향(D1)으로 돌출된 부분을 포함할 수 있다. 제1 및 제2 보조 배선들은(SBL1, SBL2)은 제2 분리 영역을(130)을 가로지를 수 있다.
제3 보조 배선들(SBL3)은 제1 분리 영역(140)을 사이에 두고 제2 방향(D2)으로 서로 이격되는 제1 및 제5 수직 채널들(VS1, VS5)을 연결할 수 있고, 제4 보조 배선들(SBL4)은 제1 분리 영역(140)을 사이에 두고 제2 방향(D2)으로 서로 이격되는 제2 및 제6 수직 채널들(VS2, VS6)을 연결할 수 있다. 제3 및 제4 보조 배선들(SBL3, SBL4)은 제1 방향(D1)을 따라 교번적으로 배치될 수 있다. 제3 및 제4 보조 배선들(SBL3, SBL4)은 각각 제1 및 제2 보조 배선들(SBL1, SBL2)로부터 제2 방향(D2) 또는 제2 방향(D2)의 반대 방향으로 이격될 수 있다. 제3 및 제4 보조 배선들(SBL3, SBL4)은 제2 방향(D2)으로 길쭉할 수 있으며, 제1 방향(D1)의 반대 방향으로 돌출된 부분을 포함할 수 있다. 제3 및 제4 보조 배선들은(SBL3, SBL4)은 제1 분리 영역(140)을 가로지를 수 있다.
계속해서, 도 2, 도 3a, 도 3b, 도 3c 및 도 4a를 참조하면, 제3 상부 층간 절연막(180)은 보조 배선들(SBL1-SBL4)을 덮을 수 있으며, 제3 상부 층간 절연막(180) 상에 비트 라인들(BL1, BL2)이 배치될 수 있다. 비트 라인들(BL1, BL2)은 제3 상부 층간 절연막(180)을 관통하는 상부 콘택(UCP)을 통해 보조 배선들(SBL1-SBL4)과 연결될 수 있다. 제1 내지 제3 상부 층간 절연막들(160, 170, 180)의 각각은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및 실리콘 산화막보다 낮은 유전율을 갖는 low-k 절연막 중 적어도 하나를 포함할 수 있다. 하부 및 상부 콘택들(LCP, UCP), 보조 배선들(SBL1-SBL4), 및 비트 라인들(BL1, BL2)의 각각은 금속 물질, 예컨대, 텅스텐 또는 구리를 포함할 수 있다. 상부 층간 절연막들(160, 170, 180), 하부 및 상부 콘택들(LCP, UCP), 보조 배선들(SBL1-SBL4), 및 비트 라인들(BL1, BL2)은 상부 배선 구조체로 정의될 수 있다.
본 발명의 실시예들에 따르면, 수직 채널들(VC)이 기판(100) 상에 형성된 하부 배선 패턴들(152, 154)을 통해 기판(100)과 전기적으로 연결되는 구조를 가짐으로써, 기존에 수직 채널들(VC)을 기판(100)에 연결하기 위한 SEG(Selective Epitaxial Growth) 공정, 및 수직 채널들(VS)이 제공되는 수직 홀들의 바닥면을 오픈하는 공정이 생략될 수 있다. 더하여, 제1 하부 배선 패턴들(152)이 그의 길이 방향을 따로 서로 다른 폭을 갖는 부분들을 포함하도록 구현됨에 따라, 그의 형성 과정에서 발생될 수 있는 불량(예컨대, 언에치 또는 갭필 불량)이 방지 또는 최소화되어, 반도체 소자의 전기적 특성 및 신뢰성이 향상될 수 있다. 이에 대해서는, 이하에서 설명된 반도체 소자의 제조 방법을 통해 보다 상세히 설명한다.
도 6a 내지 도 18a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 것으로, 각각 도 2의 I-I' 선에 대응하는 단면도들이다. 도 6b 내지 도 18b는 각각 도 2의 II-II' 선에 대응하는 단면도들이다. 도 14c 내지 도 17c는 도 2의 III-III'에 대응하는 단면도들이다. 도 10c는 제2 이온 주입 공정에 이용되는 마스크 패턴을 설명하기 위한 평면도이다. 설명의 간소화를 위해 중복되는 구성의 상세한 설명은 생략한다.
도 2 및 도 6a, 및 도 6b를 참조하면, 기판(100) 상에 하부 층간 절연막(110)이 형성될 수 있다. 기판(100)은 제1 도전형, 예를 들면 p형을 갖는 반도체 기판(100)일 수 있다. 하부 층간 절연막(110)은 예컨대, 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다.
하부 층간 절연막(110) 내에 하부 트렌치들(T1, T2)이 형성될 수 있다. 하부 트렌치들(T1, T2)은 하부 층간 절연막(110)을 관통하여 기판(100)을 노출할 수 있다. 하부 트렌치들(T1, T2)은 제1 방향(D1)을 따라 이격 배치되고, 제2 방향(D2)으로 연장하는 제1 하부 트렌치들(T1)과, 제2 방향(D2)을 따라 이격 배치되고, 제1 방향(D1)으로 연장하는 제2 하부 트렌치들(T2)을 포함할 수 있다. 제1 하부 트렌치들(T1)과 제2 하부 트렌치들(T2)은 서로 교차하여 연통될 수 있으며, 평면적으로 격자 구조를 형성할 수 있다. 제1 하부 트렌치들(T1)은 제1 방향(D1)의 폭이 서로 다른 부분들을 포함할 수 있다. 제1 하부 트렌치들(T1) 각각의 제1 방향(D1)의 폭은 제2 방향(D2)을 따라 달라질 수 있다. 제2 하부 트렌치들(T2)은 실질적으로 일정한 제2 방향(D2)의 폭을 가지며, 제1 방향(D1)으로 연장될 수 있다. 제1 및 제2 하부 트렌치들(T1, T2)의 폭들은 도 5a 및 도 5b를 참조하여 설명한 제1 및 제2 하부 배선 패턴들(152, 154)의 폭들(W1, W2, W3)에 상응할 수 있다.
도 2, 도 7a 및 도 7b를 참조하면, 하부 트렌치들(T1, T2) 내에 제1 도전 패턴(112) 및 제1 희생 패턴(114)이 형성될 수 있다. 제1 도전 패턴(112) 및 제1 희생 패턴(114)은, 기판(100) 상에 하부 트렌치들(T1, T2)을 전부 채우도록 제1 도전막 및 제1 희생막을 차례로 형성한 후, 하부 층간 절연막(110)의 상면을 노출하는 평탄화 공정 수행하여 형성될 수 있다. 예컨대, 제1 도전막은 폴리실리콘으로 형성되고, 제1 희생막은 실리콘 질화물로 형성될 수 있다. 평탄화 공정은 예컨대, CMP(Chemical Mechanical Polishing) 공정을 포함할 수 있다. 제1 도전막은 하부 트렌치들(T1, T2)의 내벽 상에 실질적으로 콘포말하게 형성될 수 있다. 제1 하부 트렌치들(T1) 내의 제1 희생막은, 제1 하부 트렌치들(T1)과 마찬가지로, 제1 방향(D1)의 폭이 제2 방향(D2)을 따라 달라지는 부분을 포함하도록 형성할 수 있다. 그리고, 제2 하부 트렌치들(T2) 내의 제1 희생막은 제2 방향(D2)으로 일정한 폭을 갖도록 형성될 수 있다.
도 2, 도 8a 및 도 8b를 참조하면, 기판(100)의 전면 상에 제1 이온 주입 공정(IP1)이 수행될 수 있다. 그 결과, 제1 도전 패턴(112)의 상부가 불순물로 도핑될 수 있다. 예컨대, 제1 도전 패턴(112)의 상부는 카본으로 도핑될 수 있다. 제1 도전 패턴(112)이 카본을 포함함으로써, 후속의 폴리실리콘에 대한 습식 식각 공정에서 식각이 방지 또는 최소화될 수 있다. 폴리실리콘에 대한 습식 식각은 예컨대, 암모니아수를 포함한 에천트를 이용하여 수행될 수 있다.
도 2, 도 9a 및 도 9b를 참조하면, 기판(100)의 전면 상에 제2 도전막(116)이 형성될 수 있다. 제2 도전막(116)은 하부 층간 절연막(110)의 상면 및 제1 희생 패턴(114)의 상면을 덮으며 제1 도전 패턴(112)과 연결될 수 있다. 제2 도전막(116)은 제1 도전막과 동일한 물질로 형성될 수 있다. 예컨대, 제2 도전막(116)은 폴리실리콘으로 형성될 수 있다.
도 2, 도 10a 내지 도 10c를 참조하면, 제2 도전막(116) 상에 마스크 패턴(MP)이 형성될 수 있다. 마스크 패턴(MP)은, 제1 도전 패턴(112) 상의 제2 도전막(116)을 노출하는 개구부들(OP)을 가질 수 있다. 평면적으로, 개구부들(OP)은 제2 하부 트렌치들(T2)과 중첩될 수 있다. 도시하지는 않았지만, 개구부들(OP)은 그의 단부들에서 서로 연결되어 폐곡선의 형태를 이룰 수 있다. 마스크 패턴(MP)은 예컨대, 포토레지스트를 포함할 수 있다.
마스크 패턴(MP)을 마스크로 하는 제2 이온 주입 공정(IP2)이 수행되어, 개구부들(OP)에 의해 노출된 제2 도전막(116)의 상부가 불순물로 도핑될 수 있다. 예컨대, 개구부들(OP)에 의해 노출된 제2 도전막(116)의 상부는 카본으로 도핑될 수 있다. 제2 도전막(116)의 상부가 카본을 포함함으로써, 후속의 폴리실리콘에 대한 습식 식각 공정에서 식각이 방지 또는 최소화될 수 있다.
도 2, 도 11a 및 도 11b를 참조하면, 마스크 패턴(MP)이 제거된 후, 제2 도전막(116) 상에, 절연막들(122) 및 제2 희생막들(124)이 교대로 반복 적층된 박막 구조체(120)가 형성될 수 있다. 제2 희생막들(124)은 절연막들(122)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 절연막들(122) 및 제2 희생막들(124)은 케미컬 용액을 이용한 습식 식각 공정에서의 높은 식각 선택비를 가지며, 식각 가스를 이용한 건식 식각 공정에서 낮은 식각 선택비를 가질 수 있다.
일 예로, 절연막들(122) 및 제2 희생막들(124)은 절연 물질로 형성되되, 서로 식각 선택성을 가질 수 있다. 예를 들어, 제2 희생막들(124)은 실리콘막, 실리콘 산화막, 실리콘 카바이드, 실리콘 저마늄, 실리콘 산질화막 및 실리콘 질화막 중의 적어도 하나이되, 절연막들(122)과 다른 물질일 수 있다. 절연막들(122)은 실리콘막, 실리콘 산화막, 실리콘 카바이드막, 실리콘 산질화막, 및 실리콘 질화막 중의 적어도 하나이되, 제2 도전막(116) 및 제2 희생막(124)과 다른 물질일 수 있다. 예를 들어, 제2 도전막(116)은 폴리실리콘막으로 형성되고, 절연막들(122)은 실리콘 산화막으로 형성되고, 제2 희생막들(124)은 실리콘 질화막으로 형성될 수 있다. 이와 달리, 절연막들(122)은 절연 물질로 형성되고, 제2 희생막들(124)은 도전 물질로 형성될 수도 있다.
일 예로, 제2 희생막들(124)은 동일한 두께를 가질 수 있다. 다른 예로, 제2 희생막들(124) 중 최하층 및 최상층의 제2 희생막들(124)은 그것들 사이에 위치한 제2 희생막들(124)에 비해 두껍게 형성될 수 있다. 또한, 절연막들(122)은 동일한 두께를 가지거나, 절연막들(122) 중 일부는 두께가 다를 수도 있다.
도시하지는 않았지만, 박막 구조체(120)가 패터닝되어, 그의 말단 부분들에 계단 구조가 형성될 수 있다. 박막 구조체(120)의 패터닝은, 마스크 패턴(미도시)의 수평적 면적을 감소시키는 공정과, 박막 구조체(120)를 이방성 식각하는 공정을 번갈아 반복적으로 수행하는 것을 포함할 수 있다. 이와 같은 공정들을 번갈아 반복적으로 수행함에 따라, 절연막들(122)의 끝단 부분들이 하부에서부터 순차적으로 노출될 수 있다. 이 후, 박막 구조체(120)를 덮는 매립 절연막(126)이 형성될 수 있다. 매립 절연막(126)은 평탄화된 상면을 가질 수 있다.
매립 절연막(126), 최상층의 절연막(122) 및 최상층의 제2 희생막(124)을 관통하는 제2 분리 영역(130)이 형성될 수 있다. 제2 분리 영역(130)은 제1 방향(D1)으로 연장되는 트렌치 형태를 가지며, 최상층의 제2 희생막(124)을 수평적으로 분리할 수 있다. 제2 분리 영역(130) 내에 절연 물질을 채워 분리 절연 패턴(132)이 형성될 수 있다. 분리 절연 패턴(132)은 예컨대, 실리콘 산화물을 포함할 수 있다.
박막 구조체(120)를 관통하여 제2 도전막(116)의 상면을 노출하는 수직 홀들(Hv)이 형성될 수 있다. 예컨대, 수직 홀들(Hv)은 박막 구조체(120) 상에 마스크 패턴(미도시)을 형성하고, 이를 식각 마스크로 이용하여 박막 구조체(120)를 이방성 식각함으로써 형성될 수 있다. 이방성 식각 공정에서 제2 도전막(116)의 상면까지 과도 식각(over-etch)될 수 있으며, 이에 따라, 수직 홀들(Hv)에 노출된 제2 도전막(116)의 상부면은 소정의 깊이로 리세스될 수 있다. 또한, 도시된 바와 달리, 이방성 식각 공정에 의해 수직 홀들(Hv)의 하부 폭이 수직 홀들(Hv)의 상부 폭(W)보다 작을 수 있다. 수직 홀들(Hv)은 평면적 관점에서, 지그재그 형태로 배열될 수 있다.
도 2, 도 12a 및 도 12b를 참조하면, 수직 홀들(Hv)에 노출된 제2 도전막(116)의 일부분을 수평적으로(laterally) 식각하여 수평 리세스 영역들(Hr)이 형성될 수 있다. 제2 도전막(116)이 폴리실리콘으로 형성되는 경우, 제2 도전막(116)에 대한 습식 식각은 암모니아수를 포함한 에천트를 이용하여 수행될 수 있다. 습식 식각 동안, 카본으로 도핑된 제2 도전막(116)의 일부는 잔존될 수 있다. 이하, 잔존된 제2 도전막(116)은 잔여 제2 도전막(116r)으로 지칭될 수 있다.
도 2, 도 13a 및 도 13b를 참조하면, 수직 홀들(Hv) 및 수평 리세스 영역들(Hr)의 내벽에 예비 데이터 저장 패턴(pDS) 및 채널 구조체(CS)가 차례로 형성될 수 있다. 채널 구조체(CS)는 수직 홀들(Hv)의 내벽 상에 형성되는 수직 채널들(VC), 및 수직 채널들(VC)의 하단으로부터 연장되어 수평 리세스 영역(Hr)을 채우는 수평 채널(HC)을 포함할 수 있다. 수직 채널들(VC)의 내부에는 충진 절연 패턴(134)이 형성될 수 있다.
일 실시예에 따르면, 예비 데이터 저장 패턴(pDS), 채널 구조체(CS), 및 충진 절연 패턴(134)을 형성하는 것은, 기판(100) 상에 수직 홀들(Hv) 및 수평 리세스 영역들(Hr)을 채우는 예비 데이터 저장막, 반도체막, 충진 절연막을 차례로 형성하는 것, 및 매립 절연막(126)을 노출시키는 평탄화 공정에 의해 박막 구조체(120) 상의 예비 데이터 저장막, 반도체막 및 충진 절연막을 제거하는 것을 포함할 수 있다.
예비 데이터 저장막은 하나의 박막 또는 복수의 박막들로 형성될 수 있다. 일 예로, 예비 데이터 저장막은 차례로 적층된 터널링 절연막, 전하 저장막, 및 블록킹 절연막을 포함할 수 있다. 예비 데이터 저장막은 수직 홀들(Hv)의 내벽 및 수평 리세스 영역들(Hr)의 내벽에 균일한 두께로 형성될 수 있다. 즉, 예비 데이터 저장막은 수직 홀들(Hv)의 내벽에서 박막 구조체(120)의 하면 및 하부 층간 절연막(110)의 상면 상으로 연장될 수 있다. 반도체막은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 또한, 반도체막은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 반도체막은 수직 홀들(Hv) 내에서 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)를 갖되, 수평 리세스 영역(Hr)을 전부 채울 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 충진 절연막은 예컨대, 실리콘 산화막을 포함할 수 있다. 예비 데이터 저장막, 반도체막 및 충진 절연막은 화학 기상 증착(CVD: Chemical Vapor Deposition) 또는 원자층 증착 공정(ALD: Atomic Layer Deposition)을 이용하여 형성될 수 있다.
이어서, 수직 채널들(VC)의 상단에 도전 패드들(D)이 형성될 수 있다. 도전 패드들(D)은 수직 채널들(VC)의 상부 영역을 리세스한 후, 리세스된 영역 내에 도전 물질을 채워서 형성될 수 있다. 또한, 도전 패드들(D)은 그것의 아래에 위치하는 수직 채널들(VC)과 다른 도전형의 불순물로 도핑될 수 있다. 이에 따라, 도전 패드들(D)은 그 하부 영역과 다이오드를 구성할 수 있다.
도 2, 도 14a 내지 도 14c를 참조하면, 박막 구조체(120) 상에 제1 상부 층간 절연막(160)이 형성될 수 있다. 이 후, 제1 상부 층간 절연막(160), 매립 절연막(126) 및 박막 구조체(120)를 차례로 식각하여, 제1 도전 패턴(112) 및 제1 희생 패턴(114)을 노출하는 제1 분리 영역들(140)이 형성될 수 있다. 제1 분리 영역들(140)은 제1 방향(D1)으로 연장하는 트렌치 형태를 가지며, 제2 방향(D2)으로 서로 이격될 수 있다. 그리고, 제1 상부 층간 절연막(160)의 상면과, 제1 분리 영역들(140)의 측벽들 상에 제1 보호 패턴(136a) 및 제2 보호 패턴(136b)이 각각 형성될 수 있다.
제1 분리 영역들(140) 및 보호 패턴들(136a, 136b)를 형성하는 것은, 제1 상부 층간 절연막(160) 상에 제1 보호층을 형성하는 것, 식각 마스크를 이용하는 하는 이방성 식각 공정을 수행하여 제1 분리 영역들(140)을 형성하는 것, 제1 보호층의 상면 및 제1 분리 영역들의 내벽 상에 제2 보호층을 형성하는 것, 및 에치백 공정을 수행하여 제1 보호층 상의 제2 보호층과 제1 분리 영역들(140)의 바닥면 상의 제2 보호층을 제거하는 것을 포함할 수 있다. 그 결과, 제1 상부 층간 절연막(160) 상의 제1 보호층이 잔존되어 제1 보호 패턴(136a)이 형성되고, 제1 분리 영역들(140)의 측벽들 상의 제2 보호층이 잔존되어 제2 보호 패턴(136b)이 형성될 수 있다. 제1 및 제2 보호막들은 예컨대, 폴리실리콘으로 형성될 수 있다. 제1 및 제2 보호 패턴들(136a, 136b)은 후속에서 제1 희생 패턴(114)이 제거되는 동안, 제2 희생막들(124)이 식각되지 않도록 보호할 수 있다. 제1 분리 영역들(140)은 이방성 식각 공정에 의해 경사진 측벽을 가질 수 있다. 제1 분리 영역들(140)의 형성 동안 패터닝된 절연막들(122)은 절연 패턴들(122P)로 지칭될 수 있다.
도 2, 도 15a 내지 도 15c를 참조하면, 제1 분리 영역들(140)의 의해 노출된 제1 희생 패턴(114)이 선택적으로 제거되어 하부 리세스 영역들(114r1, 114r2)이 형성될 수 있다. 제1 희생 패턴(114)의 선택적 제거는 습식 식각 공정을 이용할 수 있다. 하부 리세스 영역들(114r1, 114r2)은 제1 하부 트렌치들(T1) 내의 제1 희생 패턴(114)이 제거되어 형성된 제1 하부 리세스 영역들(114r1)과, 제2 하부 트렌치들(T2) 내의 제1 희생 패턴(114)이 제거되어 형성된 제2 하부 리세스 영역들(114r2)을 포함할 수 있다.
하부 트렌치들(T1, T2) 내에서 서로 연결된 제1 희생 패턴(114)은 제1 분리 영역들(140)을 통해 침투된 식각액에 의해 모두 제거 가능한 구조를 갖는다. 일반적으로, 제1 분리 영역들(140) 바로 아래에 위치하는, 제2 하부 트렌치들(T2) 내의 제1 희생 패턴(114)은 식각액의 침투가 용이하여 전부 제거될 수 있다. 반면, 제1 분리 영역들(140)로부터 먼 거리에 있는 제1 하부 트렌치들(T1) 내의 제1 희생 패턴(114)의 일부는, 식각액의 침투가 용이하지 않아 제거되지 않고 잔존될 수 있다. 즉, 제1 하부 트렌치들(T1) 내의 제1 희생 패턴(114)의 일부가 언에치(un-etch)될 수 있다. 그러나, 본 발명의 실시예들에 따르면, 제1 하부 트렌치들(T1) 내의 제1 희생 패턴(114)이, 제1 분리 영역들(140)로부터 멀리 있는 부분이 가까이 위치한 다른 부분들보다 작은 폭을 갖도록 형성됨에 따라, 멀리 있는 부분이 적은 식각액의 양에도 전부 제거될 수 있다. 그 결과, 상술한 언에치의 불량의 발생이 방지될 수 있다.
도 2, 도 16a 내지 도 16c를 참조하면, 제1 하부 리세스 영역들(114r1)에 의해 노출된 예비 데이터 저장 패턴(pDS)이 부분적으로 제거될 수 있다. 그 결과, 예비 데이터 저장 패턴(pDS)로부터 서로 이격된 데이터 저장 패턴(DS) 및 잔여 데이터 저장 패턴들(DSR)이 형성될 수 있다. 데이터 저장 패턴(DS)은 박막 구조체(120)와 수직 채널들(VC)사이에 배치되며, 박막 구조체(120)의 하면과 수평 채널(HC) 사이로 연장될 수 있다. 잔여 데이터 저장 패턴들(DSR)의 각각은 수평 채널(HC)과 하부 층간 절연막(110) 사이에 개재될 수 있으며, 데이터 저장 패턴(DS)과 이격될 수 있다.
도 2, 도 17a 내지 도 17c를 참조하면, 제1 분리 영역들(140)을 통해, 제1 및 제2 하부 리세스 영역들(114r1, 114r2)과 예비 데이터 저장 패턴(pDS)이 제거된 부분에 제3 도전막이 형성될 수 있다. 제3 도전막은 제1 및 제2 하부 리세스 영역들(114r1, 114r2)과 예비 데이터 저장 패턴(pDS)이 제거된 부분을 채우며, 제1 보호 패턴(136a)의 상면 및 제2 보호 패턴(136b)의 측벽들을 덮도록 형성될 수 있다. 제3 도전막은 예컨대, 폴리실리콘으로 형성될 수 있다.
이 후, 식각 공정이 수행되어 제1 분리 영역들(140) 내의 제2 보호 패턴(136b) 및 제3 도전막이 제거될 수 있다. 식각 공정은 최하부의 절연 패턴들(122P)의 측벽의 적어도 일부가 노출되도록 수행될 수 있다. 그 결과, 제2 희생막들(124)의 측벽들이 제1 분리 영역들(140)에 의해 노출됨과 동시에 하부 배선 구조체(150)의 형성이 완료될 수 있다.
예컨대, 제1 하부 리세스 영역들(114r1)을 채우는 제3 도전막은 제1 하부 트렌치들(T1) 내의 제1 도전 패턴들(112)과 함께 제1 하부 배선 패턴들(152)을 구성할 수 있다. 본 발명의 실시에들에 따르면, 제1 하부 리세스 영역들(114r1)이, 제1 분리 영역들(140)로부터 멀리 있는 영역이 가까이 위치한 다른 영역들보다 작은 폭을 갖도록 형성됨에 따라, 멀리 있는 영역을 제3 도전막으로 갭필하는 것이 용이할 수 있다. 제2 하부 리세스 영역들(114r2)을 채우는 제3 도전막은 제2 하부 트렌치들(T2) 내의 제1 도전 패턴들(112)과 함께 제2 하부 배선 패턴들(154)을 구성할 수 있다. 예비 데이터 저장 패턴(pDS)이 제거된 부분을 채우는 제3 도전막은 제1 연결 도전 패턴들(156)을 구성할 수 있다. 또한, 상기 식각 공정 후 제1 분리 영역들(140) 내에 잔존된 제2 보호 패턴(136b) 및 제3 도전막은 잔여 제2 도전막(116r)과 함께 제2 연결 도전 패턴들(158)을 구성할 수 있다. 한편, 상기 식각 공정 동안 제1 보호 패턴(136a)은 전부 제거될 수 있다.
도 2, 도 18a 및 도 18b를 참조하면, 제1 분리 영역들(140)에 노출된 제2 희생막들(124)을 선택적으로 제거하여 게이트 영역들을 형성한 후, 게이트 영역들 내에 수평 절연 패턴들(HL) 및 게이트 전극들(EL)을 차례로 형성할 수 있다. 제2 희생막들(124)의 선택적 제거는 등방성 식각 공정을 이용하여 수행될 수 있다. 예를 들어, 제2 희생막들(124)이 실리콘 질화막이고, 절연 패턴들(122P)이 실리콘 산화막인 경우, 식각 공정은 인산을 포함하는 식각액을 사용하여 수행될 수 있다. 수평 절연 패턴(HL)은 게이트 영역들의 내벽들 상에 실질적으로 균일한 두께로 형성될 수 있다. 수평 절연 패턴(HL)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일 예에서, 수평 절연 패턴(HL)은 전하 트랩형 플래시 메모리 트랜지스터의 블로킹 절연막으로 사용될 수 있다. 게이트 전극들(EL)은 도핑된 반도체(예를 들어, 도핑된 실리콘 등), 금속(예를 들어, 텅스텐), 도전성 금속질화물(예를 들어, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물) 및 전이금속(예를 들어, 티타늄, 탄탈늄) 중 적어도 하나로 형성할 수 있다. 게이트 전극들(EL)이 형성됨에 따라, 기판(100) 상에 번갈아 반복적으로 적층된 절연 패턴들(122P) 및 게이트 전극들(EL)을 포함하는 적층 구조체들(ST)이 형성될 수 있다. 적층 구조체들(ST)은 제1 방향(D1)으로 연장되며, 제2 방향(D2)으로 서로 이격될 수 있다.
제1 분리 영역들(140)에 의해 노출된 제2 연결 도전 패턴들(158)의 상부에 공통 소스 영역들(142)이 형성될 수 있다. 공통 소스 영역들(142)은 기판(100)과 다른 제2 도전형의 불순물을 제2 연결 도전 패턴들(158) 내에 도핑하여 형성될 수 있다. 공통 소스 영역들(142)은 제1 방향(D1)으로 연장될 수 있다.
다시 도 2, 도3a, 도 3b 및 도 3c를 참조하면, 제1 분리 영역들(140) 내에 절연 스페이서들(144) 및 공통 소스 플러그들(146)이 차례로 형성될 수 있다. 예컨대, 절연 스페이서들(144)은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다. 공통 소스 플러그들(146)은 금속(예컨대, 텅스텐) 및, 도전성 금속질화물(예를 들어, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물) 중 적어도 하나로 형성될 수 있다. 공통 소스 플러그들(146)은 제1 방향(D1)으로 연장하는 라인 형태로 형성될 수 있으나, 이에 한정되는 것은 아니다.
이어서, 제1 상부 층간 절연막(160) 상에 제2 및 제3 상부 층간 절연막들(170, 180)이 형성되고, 제1 내지 제3 상부 층간 절연막들(160, 170, 180) 내에 하부 콘택들(LCP), 보조 배선들(SBL1, SBL2) 및 상부 콘택들(UCP)이 형성될 수 있다. 하부 및 상부 콘택들(LCP, UCP) 및 보조 배선들(SBL1-SBL4)의 각각은 금속 물질, 예컨대, 텅스텐 또는 구리로 형성될 수 있다. 일 실시예에 있어서, 하부 콘택들(LCP), 보조 배선들(SBL1, SBL2) 및 상부 콘택들(UCP)은 다마신 공정을 이용하여 형성될 수 있다. 제3 상부 층간 절연막(180) 상에 비트 라인들(B1, B2)이 형성될 수 있고, 이로써 반도체 소자의 형성이 완료될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다.

Claims (10)

  1. 기판;
    상기 기판 상에 수직적으로 적층된 게이트 전극들을 포함하고, 제1 방향으로 연장하는 적층 구조체;
    상기 적층 구조체를 관통하는 수직 채널들, 및 상기 적층 구조체의 아래에서 상기 수직 채널들을 연결하는 수평 채널을 포함하는 채널 구조체; 및
    상기 기판과 상기 적층 구조체 사이에 배치되고, 상기 채널 구조체와 전기적으로 연결되는 제1 하부 배선 패턴을 포함하되,
    상기 제1 하부 배선 패턴은 상기 제1 방향으로 폭이 서로 다른 부분들을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제1 하부 배선 패턴은 상기 제1 방향과 교차하는 제2 방향으로 연장하여 상기 적층 구조체를 가로지르되,
    상기 제1 하부 배선 패턴은 상기 적층 구조체의 가장자리들에 인접한 제1 부분들, 및 상기 제1 부분들 사이의 제2 부분을 포함하고, 상기 제2 부분의 폭은 상기 제1 부분들의 폭보다 작은 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제1 하부 배선 패턴은 복수 개로 제공되어 상기 제1 방향을 따라 배치되되,
    상기 기판 상에 배치되고, 서로 인접한 상기 제1 하부 배선 패턴들 사이에 개재되는 하부 층간 절연막을 더 포함하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 적층 구조체의 양측의 상기 기판 상에 각각 배치되는 제2 하부 배선 패턴들을 더 포함하되,
    상기 제1 하부 배선 패턴들과 상기 제2 하부 배선 패턴들은 서로 교차되어 격자 구조를 형성하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제2 하부 배선 패턴들 상에 각각 배치되는 제2 연결 도전 패턴들을 더 포함하되,
    상기 제2 연결 도전 패턴들의 각각은 상기 수평 채널과 접하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제1 방향과 교차하는 제2 방향으로, 상기 제2 연결 도전 패턴들의 폭은 상기 제2 하부 배선 패턴들의 폭보다 큰 반도체 장치.
  7. 기판 상의 하부 절연층;
    상기 하부 절연층 상에 수직적으로 이격되어 적층되는 게이트 전극들;
    상기 게이트 전극들을 관통하는 수직 채널들, 및 상기 수직 채널들의 하단으로부터 연장되어 상기 수직 채널들과 공통으로 연결되는 수평 채널을 포함하는 채널 구조체; 및
    상기 하부 절연층 내에 배치되고, 상기 채널 구조체와 전기적으로 연결되는 하부 배선 패턴을 포함하되, 상기 하부 배선 패턴은:
    제1 방향을 따라 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제1 하부 배선 패턴들; 및
    상기 제2 방향을 따라 배치되고, 상기 제1 방향으로 연장하여 상기 제1 하부 배선 패턴들을 가로지르는 제2 하부 배선 패턴들을 포함하되,
    상기 제1 하부 배선 패턴들의 각각은 상기 제2 하부 배선 패턴들과 교차하는 부분들로부터 멀어질수록 폭이 감소하는 부분을 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제1 하부 배선 패턴들과 상기 수평 채널 사이에 각각 개재되는 제1 연결 도전 패턴들; 및
    상기 제2 하부 배선 패턴들 상에 각각 배치되고, 상기 수평 채널 및 상기 제1 연결 도전 패턴들과 접하는 제2 연결 도전 패턴들을 더 포함하는 반도체 장치.
  9. 제 7 항에 있어서,
    상기 게이트 전극들과 상기 수직 채널들 사이에 개재되는 데이터 저장 패턴을 더 포함하되,
    상기 데이터 저장 패턴은 최하층의 게이트 전극과 상기 수평 채널 사이로 연장하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 하부 층간 절연막과 상기 수평 채널 사이에 개재되는 잔여 저장 패턴들을 더 포함하되,
    상기 잔여 저장 패턴들은 상기 데이터 저장 패턴과 동일한 박막들을 포함하는 반도체 장치.
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