KR20200074303A - 3차원 반도체 메모리 장치 - Google Patents

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KR20200074303A
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백석천
김준형
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Abstract

3차원 반도체 메모리 장치가 제공된다. 3차원 반도체 메모리 장치는 기판 상에 제공되고 하부 적층 구조체 및 상부 적층 구조체를 포함하는 적층 구조체; 상기 적층 구조체를 정의하며 제1 방향으로 연장되고 제2 방향으로 상호 이격되는 제1 및 제2 분리 트렌치들; 상기 제1 분리 트렌치와 상기 제2 분리 트렌치 사이에서 상기 상부 적층 구조체를 관통하며 상기 제1 방향으로 연장되는 중간 분리 트렌치; 상기 중간 분리 트렌치와 연결되어 상기 상부 적층 구조체를 상기 제2 방향으로 분리하는 수평 분리 패턴을 포함한다. 상기 수평 분리 패턴은 상기 제1 방향으로 연장되고 상기 중간 분리 트렌치의 연장선으로부터 상기 제2 방향 또는 상기 제2 방향의 반대 방향으로 오프셋된 제1 수평 분리 부분들 포함한다.

Description

3차원 반도체 메모리 장치{THREE-DIMENSIONAL SEMICONDUCTOR DEVICES}
본 발명은 3차원 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 기판 상에 제공되고 하부 적층 구조체 및 상부 적층 구조체를 포함하는 적층 구조체; 상기 적층 구조체를 정의하며 제1 방향으로 연장되고 제2 방향으로 상호 이격되는 제1 및 제2 분리 트렌치들; 상기 제1 분리 트렌치와 상기 제2 분리 트렌치 사이에서 상기 상부 적층 구조체를 관통하며 상기 제1 방향으로 연장되는 중간 분리 트렌치; 상기 중간 분리 트렌치와 연결되어 상기 상부 적층 구조체를 상기 제2 방향으로 분리하는 수평 분리 패턴을 포함하고, 상기 수평 분리 패턴은 상기 제1 방향으로 연장되고 상기 중간 분리 트렌치의 연장선으로부터 상기 제2 방향 또는 상기 제2 방향의 반대 방향으로 오프셋된 제1 수평 분리 부분들을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 기판 상에 제공되고 하부 적층 구조체 및 상부 적층 구조체를 포함하는 적층 구조체; 상기 적층 구조체를 정의하며 제1 방향으로 연장되고 제2 방향으로 상호 이격되는 제1 및 제2 분리 트렌치들; 상기 제1 분리 트렌치와 상기 제2 분리 트렌치 사이에서 상기 상부 적층 구조체를 관통하며 상기 제1 방향으로 연장되는 중간 분리 트렌치; 상기 중간 분리 트렌치와 연결되어 상기 상부 적층 구조체를 상기 제2 방향으로 분리하는 수평 분리 패턴을 포함하고, 상기 상부 적층 구조체는 동일한 레벨에 배치되는 한 쌍의 제1 상부 배선층들을 포함하고, 상기 제1 상부 배선층들은 각각 서로를 향하여 돌출되는 패드 돌출부들을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 기판 상에 제공되고 하부 적층 구조체 및 상부 적층 구조체를 포함하는 적층 구조체; 상기 적층 구조체를 정의하며 제1 방향으로 연장되고 제2 방향으로 상호 이격되는 제1 및 제2 분리 트렌치들; 상기 제1 분리 트렌치와 상기 제2 분리 트렌치 사이에서 상기 상부 적층 구조체를 관통하며 상기 제1 방향으로 연장되는 중간 분리 트렌치; 상기 중간 분리 트렌치와 연결되어 상기 상부 적층 구조체를 상기 제2 방향으로 분리하는 수평 분리 패턴을 포함하고, 상기 상부 적층 구조체는 제1 스트링 선택 라인들 및 상기 제1 스트링 선택 라인들 상의 제2 스트링 선택 라인들을 포함하고, 상기 수평 분리 패턴은 상기 제1 방향으로 연장되고 상기 중간 분리 트렌치의 연장선으로부터 상기 제2 방향 또는 상기 제2 방향의 반대 방향으로 오프셋된 제1 수평 분리 부분들을 포함하고, 상기 제1 스트링 선택 라인들 및 상기 제2 스트링 선택 라인들은 각각 상기 수평 분리 패턴에 의하여 제2 방향으로 분리될 수 있다.
본 발명의 실시예들에 따르면, 고집적화에 유리하고 우수한 전기적 특성을 갖는 반도체 장치를 구현할 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 간략히 나타내는 개념도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이 영역을 나타내는 간략 회로도이다.
도 3은 본 발명의 실시예들에 따른 메모리 셀 어레이 및 연결 영역을 설명하기 위한 평면도이다.
도 4는 도 3의 I-I'선 및 II - II'선에 따른 단면도이다.
도 5는 도 4의 Q1영역의 확대도이다.
도 6은 도 3의 III - III'선에 따른 단면도이다.
도 7은 본 발명의 실시예들에 따른 도 3의 Q2영역의 확대도이다.
도 8, 도 9, 도 10 및 도 11은 각각 도 7의 실시예에 따른 제2 상부 배선층, 제1 상부 배선층, 더미 배선층 및 최상층 하부 배선층의 평면도들이다.
도 12는 본 발명의 실시예들에 따른 도 3의 Q3영역의 확대도이다.
도 13, 도 14, 도 15 및 도 16은 각각 도 12의 실시예에 따른 제2 상부 배선층, 제1 상부 배선층, 더미 배선층 및 최상층 하부 배선층의 평면도들이다.
도 17 및 도 18은 본 발명의 실시예들에 따른 더미 배선층 및 최상층 하부 배선층의 평면도들이다.
도 19는 본 발명의 실시예들에 따른 도 3의 Q3영역과 유사한 Q3'영역의 확대도이다.
도 20, 도 21, 도 22 및 도 23은 각각 도 19의 실시예에 따른 제2 상부 배선층, 제1 상부 배선층, 더미 배선층 및 최상층 하부 배선층의 평면도들이다.
도 24는 본 발명의 실시예들에 따른 도 3의 Q2영역의 확대도이다.
도 25 및 도 26은 각각 도 24의 실시예에 따른 제2 상부 배선층 및 제1 상부 배선층의 평면도들이다.
도 27은 본 발명의 실시예들에 따른 도 3의 Q2영역의 확대도이다.
도 28은 본 발명의 실시예들에 따른 셀 어레이 영역 및 제1 및 제2 연결 영역들을 설명하기 위한 평면도이다.
도 29는 도 28의 제1 연결 영역 내의 제2 상부 배선층, 제1 상부 배선층, 더미 배선층 및 최상층 하부 배선층의 평면도이다.
도 30은 본 발명의 실시예들에 따른 셀 어레이 영역 및 연결 영역을 설명하기 위한 도면으로, 도 3의 I-I'선 및 II - II'선에 따른 단면도이다.
도 31, 도 33, 도 35, 도 37, 및 도 39는 본 발명의 실시예들에 따른 반도체 장치의 형성 방법들을 설명하기 위하여 도 3의 I-I', II-II'에 따른 단면도들이다.
도 32, 도 34, 도 36, 도 38 및 도 40은 도3의 Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'에 따른 단면도들이다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 간략히 나타내는 개념도이다.
도 1을 참조하면, 실시예들에 따른 반도체 메모리 장치는 주변 로직 구조체(PS) 및 셀 어레이 구조체(CS)를 포함하며, 주변 로직 구조체(PS) 상에 셀 어레이 구조체(CS)가 배치될 수 있다. 즉, 주변 로직 구조체(PS)와 셀 어레이 구조체(CS)가 수직적으로 중첩될 수 있다. 즉, 본 발명의 실시예에 따른 반도체 메모리 장치는 시오피(cell on peripheral; COP) 구조를 포함할 수 있다. 다른 실시예에 있어서, 주변 로직 구조체(PS)는 셀 어레이 구조체(CS)와 수평적으로 이격되어 배치될 수 있다. 주변 로직 구조체(PS)는 반도체 메모리 장치의 셀 어레이를 제어하는 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로들을 포함할 수 있다.
셀 어레이 구조체(CS)는 데이터 소거 단위인 복수 개의 메모리 블록들(BLK1~BLK3)을 포함할 수 있다. 메모리 블록들(BLK1~BLK3) 각각은 3차원 구조(또는 수직 구조)를 갖는 셀 어레이 영역들(CE1-CE3)을 포함한다. 셀 어레이 영역들(CE1~CE3)은 3차원적으로 배열된 복수의 메모리 셀들, 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함한다. 셀 어레이 영역들(CE1~CE3) 각각의 일 측에는 제1 연결 영역들(EX1_1, EX1_2, EX1_3: 이하, EX1)이 배치되고, 타 측에는 제2 연결 영역들(EX2_1, EX2_1, EX2_3: 이하, EX2)이 배치될 수 있다. 상기 연결 영역들(EX1, EX2)은 메모리 셀들로부터 연장되는 도전 라인들과 콘택 플러그들이 연결되는 영역일 수 있다. 3차원 구조를 갖는 메모리 셀 어레이 및 연결 영역들에 대해서는 이하 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이 영역을 나타내는 간략 회로도이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수개의 비트 라인들(BL) 및 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
셀 스트링들(CSTR)은 제1 및 제2 방향들(D1, D2)을 따라 신장된 평면 상에, 제3 방향(D3)을 따라 연장될 수 있다. 비트 라인들(BL0- BL2)은 제1 방향(D1)으로 서로 이격되며, 제2 방향(D2)으로 연장될 수 있다.
비트 라인들(BL0-BL2) 각각에 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수 개의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수 개의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL) 사이에 복수 개의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소오스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
실시예들에 따르면, 셀 스트링들(CSTR) 각각은 직렬 연결된 스트링 선택 트랜지스터들(SST1, SST2), 직렬 연결된 메모리 셀들(MCT), 접지 선택 트랜지스터(GST)로 구성될 수 있다. 또한, 메모리 셀들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 비트 라인(BL0-BL2)에 접속될 수 있으며, 접지 선택 트랜지스터(GST)는 공통 소오스 라인(CSL)에 접속될 수 있다. 메모리 셀들(MCT)은 제1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다.
나아가, 셀 스트링들(CSTR) 각각은 제1 스트링 선택 트랜지스터(SST1)와 메모리 셀(MCT) 사이에 연결된 더미 셀(DMC)을 더 포함할 수 있다. 도면에는 도시하지 않았으나, 더미 셀(DMC)은 접지 선택 트랜지스터(GST)와 메모리 셀(MCT) 사이에도 연결될 수 있다. 다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모오스 트랜지스터들로 구성될 수도 있다. 또 다른 예로, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다.
실시예들에 따르면, 제1 스트링 선택 트랜지스터(SST1)는 제1 스트링 선택 라인(SSL1)에 의해 제어될 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 제2 스트링 선택 라인(SSL2)에 의해 제어될 수 있다. 메모리 셀들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 제어 될 수 있으며, 더미 셀들(DMC)은 더미 워드 라인(DWL)에 의해 제어될 수 있다. 또한, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL0- GSL2)에 의해 제어될 수 있다. 공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다.
하나의 셀 스트링(CSTR)은 공통 소오스 라인들(CSL)로부터의 거리가 서로 다른 복수개의 메모리 셀들(MCT)로 구성될 수 있다. 그리고, 공통 소오스 라인들(CSL)과 비트 라인들(BL0-BL2) 사이에는 복수 개의 워드 라인들(WL0-WLn, DWL)이 배치될 수 있다.
공통 소오스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 메모리 셀들(MCT)의 게이트 전극들이 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인들(SSL1, SSL2)은 제1 방향(D1)을 따라 연장되며, 제2 방향(D2)으로 서로 이격될 수 있다. 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되는 접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인들(SSL1, SSL2)은 전기적으로 서로 분리될 수 있다.
도 3은 본 발명의 실시예들에 따른 메모리 셀 어레이 및 연결 영역을 설명하기 위한 평면도이다. 도 4는 도 3의 I-I'선 및 II - II'선에 따른 단면도이다. 도 5는 도 4의 Q1영역(Q1)의 확대도이다. 도 5는 도 7의 Ⅳ-Ⅳ'선에 따른 단면에 상응할 수 있다. 도 6은 도 3의 III - III'선에 따른 단면도이다.
도 3 내지 도 6을 참조하면, 본 발명의 실시예에 따른 반도체 장치는 셀 어레이 영역(CE), 연결 영역(EX), 하부 적층 구조체(50), 더미 배선층(68), 상부 적층 구조체(70), 다수의 채널 구조체(80), 다수의 지지 구조체(80D), 다수의 분리 트렌치(91-95), 다수의 선택 라인 분리 패턴(101-104), 다수의 셀 콘택 플러그(121), 다수의 선택 콘택 플러그(127), 관통 전극 영역(130), 및 다수의 관통 전극(131)을 포함할 수 있다. 상기 하부 적층 구조체(50)는 다수의 하부 배선층(51-62)을 포함할 수 있다. 상기 상부 적층 구조체(70)는 다수의 상부 배선층(71- 73)을 포함할 수 있다. 일 실시예에서, 상기 다수의 하부 배선층(51-62)의 각각은 상기 다수의 셀 콘택 플러그(121) 중 대응하는 적어도 하나와 접촉될 수 있다.
서로 대향하는 제1 분리 트렌치(91) 및 제2 분리 트렌치(92) 사이에 상기 하부 적층 구조체(50), 상기 더미 배선층(68), 및 상기 상부 적층 구조체(70)가 정의될 수 있다. 제1 분리 트렌치(91) 및 제2 분리 트렌치(92) 사이의 구조는 도 1의 메모리 블록들(BLK1~BLK3) 중 하나에 해당될 수 있다.
상기 제1 분리 트렌치(91) 및 상기 제2 분리 트렌치(92) 사이에 제3 분리 트렌치(93)가 배치될 수 있다. 상기 제1 분리 트렌치(91) 및 상기 제3 분리 트렌치(93) 사이에 제4 분리 트렌치(94)가 배치될 수 있다. 상기 제3 분리 트렌치(93) 및 상기 제2 분리 트렌치(92) 사이에 제5 분리 트렌치(95)가 배치될 수 있다. 상기 제3 분리 트렌치(93), 상기 제4 분리 트렌치(94), 및 상기 제5 분리 트렌치(95)의 각각은 상기 제1 분리 트렌치(91) 및 상기 제2 분리 트렌치(92)의 각각보다 짧은 길이를 가질 수 있다. 상기 제3 분리 트렌치(93), 상기 제4 분리 트렌치(94), 및 상기 제5 분리 트렌치(95)의 각각은 상기 상부 적층 구조체(70)를 완전히 가로지를 수 있다. 상기 제3 분리 트렌치(93), 상기 제4 분리 트렌치(94), 및 상기 제5 분리 트렌치(95)의 각각은 상기 상부 적층 구조체(70), 상기 더미 배선층(68), 및 상기 하부 적층 구조체(50)를 수직 관통할 수 있다.
상기 셀 어레이 영역(CE) 내에 상기 다수의 채널 구조체(80)가 배치될 수 있다. 상기 연결 영역(EX) 내에 상기 다수의 지지 구조체(80D), 상기 다수의 셀 콘택 플러그(121), 상기 다수의 선택 콘택 플러그(127), 및 상기 관통 전극 영역(130)이 배치될 수 있다. 상기 관통 전극 영역(130) 내에 다수의 관통 전극(131)이 배치될 수 있다.
상기 제1 분리 트렌치(91) 및 상기 제4 분리 트렌치(94) 사이에 제1 선택 라인 분리 패턴(101)이 배치될 수 있다. 상기 제4 분리 트렌치(94) 및 상기 제3 분리 트렌치(93) 사이에 제2 선택 라인 분리 패턴(102)이 배치될 수 있다. 상기 제3 분리 트렌치(93) 및 상기 제5 분리 트렌치(95) 사이에 제3 선택 라인 분리 패턴(103)이 배치될 수 있다. 상기 제5 분리 트렌치(95) 및 상기 제2 분리 트렌치(92) 사이에 제4 선택 라인 분리 패턴(104)이 배치될 수 있다. 상기 다수의 선택 라인 분리 패턴(101-104)의 각각은 상기 셀 어레이 영역(CE)을 가로지를 수 있다. 상기 다수의 선택 라인 분리 패턴(101-104)의 각각은 상기 상부 적층 구조체(70)를 수직 관통할 수 있다. 상기 다수의 선택 라인 분리 패턴(101-104)의 각각은 상기 제1 분리 트렌치(91) 및 상기 제2 분리 트렌치(92)의 각각보다 짧은 길이를 가질 수 있다. 상기 선택 라인 분리 패턴(101-104) 및 이와 연결되는 수평 분리 부분들(201A)에 대해서는 도 7을 참조하여 보다 상세히 설명된다.
본 발명의 실시예들에 따른 반도체 장치는 기판(21), 소자 분리 층(23), 다수의 트랜지스터(25), 하부 층간 절연층(27), 다수의 주변 회로 배선(29), 및 하부 매립 도전층(31)을 포함하는 주변 로직 구조체 상에 셀 어레이 구조체가 제공될 수 있다. 상기 하부 적층 구조체(50)는 번갈아 가며 반복적으로 적층된 다수의 하부 절연층(41) 및 다수의 하부 배선층(51-62)을 포함할 수 있다. 상기 상부 적층 구조체(70)는 번갈아 가며 반복적으로 적층된 다수의 상부 절연층(43) 및 다수의 상부 배선층(71, 72, 73)을 포함할 수 있다. 상기 다수의 채널 구조체(80)의 각각은 정보 저장 패턴(81), 채널 패턴(86), 코어 패턴(87), 및 비트 패드(88)를 포함할 수 있다. 상기 다수의 채널 구조체(80)는 상기 상부 적층 구조체(70), 상기 더미 배선층(68), 상기 하부 적층 구조체(50), 지지 판(37), 및 대체 도전성 라인(35)을 수직 관통하여 상기 중간 매립 도전층(33)의 상부에 삽입될 수 있다.
상기 정보 저장 패턴(81)은 상기 채널 패턴(86) 상에 차례로 적층되는 터널 절연층, 전하 저장층, 및 블로킹 층을 포함할 수 있다. 상기 채널 패턴(86)은 폴리실리콘과 같은 반도체 층을 포함할 수 있다. 상기 코어 패턴(87)은 절연층 또는 반도체 층을 포함할 수 있다. 상기 비트 패드(88)는 N형 불순물들을 포함하는 폴리실리콘과 같은 반도체 층을 포함할 수 있다.
상기 다수의 셀 콘택 플러그(121)의 각각은 상기 다수의 하부 배선층(51-62) 중 대응하는 하나에 접속될 수 있다. 상기 다수의 셀 콘택 플러그(121)의 각각은 다수의 하부 패드(51P-62P) 중 대응하는 적어도 하나에 접속될 수 있다. 상기 다수의 셀 콘택 플러그(121)의 각각은 접속되는 하부 패드(51P-62P) 중 하나를 관통하고, 다수의 하부 몰드 패턴(151R-162R) 중 대응하는 적어도 하나를 관통할 수 있다.
상기 다수의 선택 콘택 플러그(127) 중 적어도 하나는 상기 다수의 상부 배선층(71, 72, 73) 중 하나에 접속될 수 있다. 일 예로, 상기 다수의 선택 콘택 플러그(127) 중 적어도 하나는 다수의 상부 패드(71P, 72P)중 대응하는 하나에 연결될 수 있다.
도 6에 도시된 바와 같이, 다수의 제1 및 제2 하부 연장 라인(51E1-56E2, 51E2-56E2), 제7 하부 패드(57P), 다수의 하부 몰드 패턴(151R-162R), 하부 몰드 패드 패턴(157PR)이 제공될 수 있다. 상기 하부 몰드 패드 패턴(157PR)은 하나만 도시되었으나, 다른 하부 배선층들(51-56, 58-62) 각각과 동일한 레벨에도 하부 몰드 패드 패턴이 제공될 수 있다. 상기 하부 몰드 패드 패턴(157PR)은 이하 설명될 패드 영역 내의 잔류 몰드층일 수 있다.
일 예로, 상기 다수의 관통 전극(131) 중 하나는 상기 하부 몰드 패드 패턴(157PR)을 관통하고, 그 아래에 배치되는 상기 다수의 하부 몰드 패턴(151R-162R) 중 적어도 하나를 관통할 수 있다.
상기 중간 층간 절연층(39)은 다수의 절연층을 포함할 수 있다. 예를 들면, 상기 중간 층간 절연층(39)은 다수의 실리콘 산화물 층 사이에 적어도 하나의 실리콘 질화물 층을 포함할 수 있다. 상기 셀 콘택 플러그(121)는 상기 제1 절연층(47) 및 상기 상부 층간 절연층(45)을 관통하여 상기 제7 하부 패드(57P)와 연결될 수 있다. 일 예로, 상기 셀 콘택 플러그(121)는 상기 제7 하부 패드(57P)를 관통하고, 상기 다수의 하부 몰드 패턴(151R-162R) 중 대응하는 두 개를 관통할 수 있다.
상기 다수의 지지 구조체(80D)의 각각은 상기 다수의 채널 구조체(80)와 유사한 구성을 가질 수 있다. 상기 다수의 지지 구조체(80D)는 상기 상부 적층 구조체(70), 상기 더미 배선층(68), 및 상기 하부 적층 구조체(50)를 관통하여 상기 중간 층간 절연층(39)의 상부로 삽입될 수 있다.
이하, 도 4 내지 도 11을 참조하여 상부 배선층들(71, 72, 73), 상기 더미 배선층(68), 및 최상층 하부 배선층(62)이 보다 상세히 설명된다. 도 7은 본 발명의 실시예들에 따른 도 3의 Q2영역의 확대도이다. 도 8, 도 9, 도 10 및 도 11은 각각 도 7의 실시예에 따른 제2 상부 배선층(72), 제1 상부 배선층(71), 더미 배선층(68) 및 최상층 하부 배선층(62)의 평면도들이다.
도 4 내지 도 11을 참조하여, 상부 배선층들(71, 72, 73) 각각은 수평적으로 이격될 수 있다. 보다 상세하게, 상부 배선층들(71, 72, 73) 각각은 중간 분리 트렌치 및 이와 연결되는 수평 분리 패턴(201)에 의하여 제2 방향(D2)으로 분리될 수 있다. 상기 중간 분리 트렌치 내에 상기 제1 선택 라인 분리 패턴(101)이 제공될 수 있으며, 상기 제1 선택 라인 분리 패턴(101)은 상기 수평 분리 패턴(201)과 연결될 수 있다. 상기 제1 선택 라인 분리 패턴(101)의 하면의 높이는 제1 상부 배선층(71)과 더미 배선층(68) 사이일 수 있다. 상기 수평 분리 패턴(201)은 상기 하부 적층 구조체(50)를 관통하여 상기 중간 층간 절연층(39)의 상부로 삽입될 수 있다. 이와는 달리, 상기 수평 분리 패턴(201)의 하면은 상기 제1 선택 라인 분리 패턴(101)의 하면과 실질적으로 동일 레벨일 수 있다.
상기 수평 분리 패턴(201)은 상기 중간 분리 트렌치, 보다 상세히는 상기 제1 선택 라인 분리 패턴(101)의 연장선(CX, 이하 연장선)으로부터 제2 방향(D2) 또는 제2 방향(D2)의 반대 방향으로 오프셋된 제1 수평 분리 부분들(201A)을 포함할 수 있다. 일 예로, 상기 연장선(CX)은 상기 제1 분리 트렌치(91)와 상기 제4 분리 트렌치(94) 사이의 중심선일 수 있다. 상기 제1 수평 분리 부분들(201A) 각각은 제1 방향(D1)으로 연장될 수 있다. 상기 수평 분리 패턴(201)은 제2 방향(D2)으로 연장되는 제2 수평 분리 부분들(201B)을 포함할 수 있으며, 상기 제2 수평 분리 부분들(201B)은 상기 제1 수평 분리 부분들(201A)과 연결될 수 있다.
도 7 및 도 8에 도시된 바와 같이, 제2 상부 배선층(72)은 상기 제1 선택 라인 분리 패턴(101) 및 상기 수평 분리 패턴(201)에 의하여 분리되는 제2A 상부 배선층(72A) 및 제2B 상부 배선층(72B)를 포함할 수 있다. 제2A 상부 배선층(72A) 및 제2B 상부 배선층(72B)은 그 위의 제3 상부 배선층(73) 아래에 배치되는 비패드 영역(LR) 및 상기 제3 상부 배선층(73)에 의하여 노출되는 패드 영역(HR)을 포함할 수 있다. 상기 패드 영역(HR)은 그 위의 배선층에 의하여 노출되는 영역이고, 상기 비패드 영역(LR)은 상기 패드 영역(HR) 이외의 영역일 수 있다. 제2A 상부 배선층(72A) 및 제2B 상부 배선층(72B)은 각각 그들의 단부, 즉 상기 패드 영역(HR) 내에 제2A 상부 패드(72AP) 및 제2B 상부 패드(72BP)를 포함할 수 있다. 상기 제2A 상부 패드(72AP) 및 상기 제2B 상부 패드(72BP)는 제2 상부 패드(72P)로 호칭될 수 있다.
상기 수평 분리 패턴(201)의 형상에 의하여, 상기 제2B 상부 패드(72BP)는 제2 방향(D2)으로 돌출된 패드 돌출부(72BT)를 갖도록 형성되고, 상기 제2A 상부 패드(72AP)는 제2 방향(D2)의 반대 방향으로 돌출된 패드 돌출부(72AT)를 갖도록 형성될 수 있다. 도 8 내지 도 11의 화살표들은 이하 설명될 몰드층들의 제거 공정(도 33 및 도 34)에서 몰드층들이 제거되는 수평적 거리를 나타낸다. 보다 상세하게는, 도 8의 화살표들은 제2 상부 몰드층(172, 도 31 및 도 32 참조)이 제거되는 것을 도시한 것이다. 제2 상부 몰드층(172)의 제거는 분리 트렌치들(91, 94)을 통하여 유입되는 에천트가 수평적으로 이동함에 따라 진행될 수 있다. 에천트는 각 분리 트렌치들(91, 94)로부터 동일 거리만큼 제2 상부 몰드층(172) 을 제거할 수 있다. 에천트에 의한 제2 상부 몰드층(172)의 제거는 상기 제1 선택 라인 분리 패턴(101) 및 상기 수평 분리 패턴(201)에 의하여 공간적으로 제한될 수 있다.
이하 제조 방법에서 설명되는 것과 같이, 상기 몰드층들의 제거 속도는 상기 비패드 영역(LR)에서보다 상기 패드 영역(HR)에서 빠를 수 있다. 상기 비패드 영역(LR)에서, 에천트는 상기 연장선(CX)까지 이동하며 제2 상부 몰드층(172)을 제거할 수 있다. 따라서, 상기 제2 상부 몰드층(172)은 상기 비패드 영역(LR)에서 실질적으로 완전히 제거될 수 있다. 상기 패드 영역(HR)에서, 상기 비패드 영역(LR)에서 식각이 진행되는 시간과 동일한 시간 동안, 각 분리 트렌치들(91, 94)로부터 유입되는 에천트는 상기 연장선(CX)을 넘어서 상기 제2 상부 몰드층(172)을 제거할 수 있다. 일 예로, 상기 에천트는 제1 수평 분리 부분들(201A)까지 도달 할 수 있다. 그 결과, 상기 제2 상부 몰드층(172)은 상기 패드 영역(HR)에서 실질적으로 완전히 제거될 수 있다. 이에 의하여 상기 패드 영역(HR)에 형성되는 갭 영역들을 채우는 패드 돌출부들(72BT, 72AT)이 형성될 수 있다. 이하, 다른 배선층들의 패드 돌출부들도 유사한 방식으로 형성될 수 있다.
제2 선택 콘택 플러그들(127_2A, 127_2B, 이하, 127_2)이 각각 상기 패드 돌출부들(72AT, 72BT)에 접속될 수 있다. 상기 제2 선택 콘택 플러그들(127_2) 각각은 상기 패드 돌출부들(72AT, 72BT)을 관통하여 제1 상부 몰드 패턴(171R)과 접할 수 있다. 일 예로, 상기 제2 선택 콘택 플러그들(127_2) 각각은 제1 상부 몰드 패턴(171R)을 관통할 수 있다.
도 7 및 도 9에 도시된 바와 같이, 제1 상부 배선층(71)은 상기 제1 선택 라인 분리 패턴(101) 및 상기 수평 분리 패턴(201)에 의하여 분리되는 제1A 상부 배선층(71A) 및 제1B 상부 배선층(71B)를 포함할 수 있다. 제1A 상부 배선층(71A) 및 제1B 상부 배선층(71B)은 그 위의 제2 상부 배선층(72) 아래에 배치되는 비패드 영역(LR) 및 그 위의 제3 상부 배선층(73)에 의하여 노출되는 패드 영역(HR)을 포함할 수 있다. 제1A 상부 배선층(71A) 및 제1B 상부 배선층(71B)은 각각 그들의 단부, 즉 상기 패드 영역(HR) 내에 제1A 상부 패드(71AP) 및 제1B 상부 패드(71BP)를 포함할 수 있다. 상기 제1A 상부 패드(71AP) 및 상기 제1B 상부 패드(71BP)는 제1 상부 패드(71P)로 호칭될 수 있다.
상기 수평 분리 패턴(201)의 형상에 의하여, 상기 제1B 상부 패드(71BP)는 제2 방향(D2)으로 돌출된 패드 돌출부(71BT)를 갖도록 형성되고, 상기 제1A 상부 패드(71AP)는 제2 방향(D2)의 반대 방향으로 돌출된 패드 돌출부(71AT)를 갖도록 형성될 수 있다. 도 9의 화살표들은 제1 상부 몰드층(도 30 및 도 31의 171)이 제거되는 것을 도시한 것이다.
상술한 것과 같이, 상기 몰드층들의 제거 속도는 상기 비패드 영역(LR)에서보다 상기 패드 영역(HR)에서 빠를 수 있다. 상기 비패드 영역(LR)에서, 에천트는 상기 연장선(CX)까지 이동하며 상기 제1 상부 몰드층(171)을 제거할 수 있다. 이에 따라 상기 수평 분리 패턴(201)에 의하여 에천트의 이동이 저지되어 상기 제1 상부 몰드층(171)의 일부가 잔류하여 제1 상부 몰드 패턴(171R)이 형성될 수 있다. 일 예로, 제1 상부 몰드 패턴(171R)은 서로 분리된 복수 개의 영역들을 포함할 수 있다. 상기 패드 영역(HR)에서, 상기 비패드 영역(LR)에서 식각이 진행되는 시간과 동일한 시간 동안, 각 분리 트렌치들(91, 94)로부터 유입되는 에천트는 상기 연장선(CX)을 넘어서 상기 제1 상부 몰드층(171)을 제거할 수 있다. 그 결과, 상기 제1 상부 몰드층(171)은 상기 패드 영역(HR)에서 실질적으로 완전히 제거될 수 있다. 이에 의하여 상기 패드 영역(HR)에 형성되는 갭 영역들을 채우는 패드 돌출부들(71BT, 71AT)이 형성될 수 있다. 다른 실시예에서, 상기 패드 영역(HR) 내에 상부 몰드 패드 패턴이 형성될 수 있다.
제1 선택 콘택 플러그들(127_1A, 127_1B, 이하 127_1)이 각각 상기 패드 돌출부들(71AT, 71BT)에 접속될 수 있다. 상기 제1 선택 콘택 플러그들(127_1) 각각은 상기 패드 돌출부들(71AT, 71BT)을 관통하여 더미 몰드 패턴(168R)과 접할 수 있다. 일 예로, 상기 제1 선택 콘택 플러그들(127_1) 각각은 상기 더미 몰드 패턴(168R)을 관통할 수 있다. 상기 제2 선택 콘택 플러그들(127_2)은 각각 제1 상부 몰드 패턴(171R)을 관통할 수 있다. 그 결과, 상기 제2 선택 콘택 플러그들(127_2)은 제1 상부 배선층(71)과 전기적으로 분리될 수 있다.
도 7 및 도 10에 도시된 바와 같이, 상기 수평 분리 패턴(201)은 상기 더미 배선층(68)을 관통할 수 있다. 상기 제1 선택 라인 분리 패턴(101)의 하면은 상기 더미 배선층(68)의 상면 보다 높으므로, 상기 제1 선택 라인 분리 패턴(101)은 상기 더미 배선층(68)을 관통하지 않는다. 상기 더미 배선층(68)은 그 위의 상기 제1 상부 배선층(71) 아래에 배치되는 비패드 영역(LR) 및 상기 제1 상부 배선층(71)에 의하여 노출되는 패드 영역(HR)을 포함할 수 있다. 상기 더미 배선층(68)은 단부, 즉 상기 패드 영역(HR) 내에 더미 패드(68P)를 포함할 수 있다.
도 10의 화살표들은 더미 몰드층(168)이 제거되는 것을 도시한 것이다. 상기 비패드 영역(LR)에서, 에천트는 상기 연장선(CX)까지 이동하며 상기 더미 몰드층(168)을 제거할 수 있다. 이에 따라 상기 수평 분리 패턴(201)에 의하여 에천트의 이동이 저지되어 상기 더미 몰드층(168)으로부터 더미 몰드 패턴(168R)이 형성될 수 있다. 상기 패드 영역(HR)에서, 상기 비패드 영역(LR)에서 식각이 진행되는 시간과 동일한 시간 동안, 각 분리 트렌치들(91, 94)로부터 유입되는 에천트는 상기 연장선(CX)을 넘어서 상기 더미 몰드층(168)을 제거할 수 있다. 그 결과, 상기 더미 몰드층(168)은 상기 패드 영역(HR)에서 실질적으로 완전히 제거될 수 있다. 이에 의하여 상기 패드 영역(HR)에 형성되는 갭 영역들을 채우는 더미 패드(68P)가 형성될 수 있다. 다른 실시예에서, 상기 패드 영역(HR) 내에 더미 몰드 패드 패턴이 형성될 수 있다.
상기 제1 선택 콘택 플러그들(127_1) 및 상기 제2 선택 콘택 플러그들(127_2)은 각각 상기 더미 몰드 패턴(168R)을 관통할 수 있다. 그 결과, 상기 제1 선택 콘택 플러그들(127_1) 및 상기 제2 선택 콘택 플러그들(127_2)은 상기 더미 배선층(68)과 전기적으로 분리될 수 있다.
도 7 및 도 11에 도시된 바와 같이, 상기 수평 분리 패턴(201)은 상기 최상층 하부 배선층(62)을 관통할 수 있다. 상기 제1 선택 라인 분리 패턴(101)의 하면은 상기 최상층 하부 배선층(62)의 상면 보다 높으므로, 상기 제1 선택 라인 분리 패턴(101)은 상기 최상층 하부 배선층(62)을 관통하지 않는다. 상기 최상층 하부 배선층(62)은 그 위의 상기 더미 배선층(68) 아래에 배치되는 비패드 영역(LR) 및 상기 더미 배선층(68)에 의하여 노출되는 패드 영역(HR)을 포함할 수 있다. 상기 최상층 하부 배선층(62)은 단부, 즉 상기 패드 영역(HR) 내에 최상층 하부 배선 패드(62P)를 포함할 수 있다.
도 11의 화살표들은 최상층 하부 몰드층(162)이 제거되는 것을 도시한 것이다. 상기 비패드 영역(LR)에서, 에천트는 상기 연장선(CX)까지 이동하며 상기 최상층 하부 몰드층(162)을 제거할 수 있다. 이에 따라 상기 수평 분리 패턴(201)에 의하여 에천트의 이동이 저지되어 상기 최상층 하부 몰드층(162)으로부터 최상층 하부 몰드 패턴(162R)이 형성될 수 있다. 상기 패드 영역(HR)에서, 상기 비패드 영역(LR)에서 식각이 진행되는 시간과 동일한 시간 동안, 상기 제1 분리 트렌치(91)로부터 유입되는 에천트는 상기 연장선(CX)을 넘어서 상기 최상층 하부 몰드층(162)을 제거할 수 있다. 이에 의하여 상기 패드 영역(HR)에 형성되는 갭 영역들을 채우는 최상층 하부 배선 패드(62P)가 형성될 수 있다. 상기 최상층 하부 몰드층(162)의 일부(보다 상세히는, 도 31의 예비 패드(162P))가 상기 패드 영역(HR) 내에 잔류하여, 최상층 하부 몰드 패드 패턴(162PR)이 형성될 수 있다.
셀 콘택 플러그(121)는 상기 최상층 하부 배선 패드(62P)를 관통할 수 있다. 일 예로, 상기 셀 콘택 플러그(121)는 그 아래에 배치되는 적어도 하나의 몰드 패턴을 관통할 수 있다. 상기 제1 선택 콘택 플러그들(127_1) 및 상기 제2 선택 콘택 플러그들(127_2)은 각각 상기 최상층 하부 몰드 패턴(162R)을 관통할 수 있다. 그 결과, 상기 제1 선택 콘택 플러그들(127_1) 및 상기 제2 선택 콘택 플러그들(127_2)은 상기 최상층 하부 배선층(62)과 전기적으로 분리될 수 있다.
도 12는 본 발명의 실시예들에 따른 도 3의 Q3영역의 확대도이다. 도 13, 도 14, 도 15 및 도 16은 각각 도 12의 실시예에 따른 제2 상부 배선층(72), 제1 상부 배선층(71), 더미 배선층(68) 및 최상층 하부 배선층(62)의 평면도들이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략된다.
도 12 내지 도 16을 참조하여, 상부 배선층들(71, 72, 73) 각각은 상기 제1 분리 트렌치(91)와 상기 제3 분리 트렌치(93) 사이에 제공되고, 수평적으로 이격될 수 있다. 보다 상세하게, 상부 배선층들(71, 72, 73) 각각은 중간 분리 트렌치 및 이와 연결되는 수평 분리 패턴(201)에 의하여 제2 방향(D2)으로 분리될 수 있다. 상기 중간 분리 트렌치는 상기 제4 분리 트렌치(94)일 수 있다. 도 7을 참조하여 설명한 것과 같이, 상기 수평 분리 패턴(201)은 제1 수평 분리 부분들(201A) 및 제2 수평 분리 부분들(201B)을 포함할 수 있다.
도 12 및 도 13에 도시된 바와 같이, 제2 상부 배선층(72)은 서로 분리되는 제2A 상부 배선층(72A) 및 제2B 상부 배선층(72B)를 포함할 수 있다. 제2A 상부 배선층(72A) 및 제2B 상부 배선층(72B)은 그 위의 제3 상부 배선층(73) 아래에 배치되는 비패드 영역(LR) 및 상기 제3 상부 배선층(73)에 의하여 노출되는 패드 영역(HR)을 포함할 수 있다. 제2A 상부 배선층(72A) 및 제2B 상부 배선층(72B)은 각각 그들의 단부, 즉 상기 패드 영역(HR) 내에 제2A 상부 패드(72AP) 및 제2B 상부 패드(72BP)를 포함할 수 있다. 제1 선택 라인 분리 패턴(101)은 상기 제2A 상부 배선층(72A)과 제2A' 상부 배선층(72A')을 분리할 수 있다. 제2 선택 라인 분리 패턴(102)은 상기 제2B 상부 배선층(72B)과 제2B' 상부 배선층(72B')을 분리할 수 있다.
상기 수평 분리 패턴(201)의 형상에 의하여, 상기 제2B 상부 패드(72BP)는 제2 방향(D2)으로 돌출된 패드 돌출부(72BT)를 갖도록 형성되고, 상기 제2A 상부 패드(72AP)는 제2 방향(D2)의 반대 방향으로 돌출된 패드 돌출부(72AT)를 갖도록 형성될 수 있다. 도 13의 화살표들은 제2 상부 몰드층(도 30 및 도 31의 172)이 제거되는 것을 도시한 것이다. 에천트는 각 분리 트렌치들(91, 93, 94)로부터 동일 거리만큼 제2 상부 몰드층(172)을 제거할 수 있다. 에천트에 의한 제2 상부 몰드층(172)의 제거는 상기 선택 라인 분리 패턴들(101, 102) 및 상기 수평 분리 패턴(201)에 의하여 공간적으로 제한될 수 있다.
상기 비패드 영역(LR)에서, 에천트는 상기 제2 상부 몰드층(172)을 실질적으로 완전히 제거될 수 있다. 상기 패드 영역(HR)에서, 상기 비패드 영역(LR)에서 식각이 진행되는 시간과 동일한 시간 동안, 각 분리 트렌치들(91, 93, 94)로부터 유입되는 에천트는 상기 제4 분리 트렌치(94)의 연장선(CX)을 넘어서 상기 제2 상부 몰드층(172)을 제거할 수 있다. 일 예로, 상기 제2 상부 몰드층(172)으로부터 제2 상부 몰드 패드 패턴(172PR)이 형성될 수 있다. 이와는 달리, 상기 제2 상부 몰드층(172)은 상기 패드 영역(HR)에서 실질적으로 완전히 제거될 수 있다. 상기 패드 영역(HR)에 형성되는 갭 영역들을 채우는 패드 돌출부들(72BT, 72AT)이 형성될 수 있다. 제2 선택 콘택 플러그들(127_2)이 각각 상기 패드 돌출부들(72AT, 72BT)에 접속될 수 있다.
도 12 및 도 14에 도시된 바와 같이, 제1 상부 배선층(71)은 서로 분리되는 제1A 상부 배선층(71A) 및 제1B 상부 배선층(71B)를 포함할 수 있다. 제1A 상부 배선층(71A) 및 제1B 상부 배선층(71B)은 그 위의 제 2 상부 배선층(72) 아래에 배치되는 비패드 영역(LR) 및 그 위의 제3 상부 배선층(73)에 의하여 노출되는 패드 영역(HR)을 포함할 수 있다. 제1A 상부 배선층(71A) 및 제1B 상부 배선층(71B)은 상기 패드 영역(HR) 내에 제1A 상부 패드(71AP) 및 제1B 상부 패드(71BP)를 포함할 수 있다.
상기 수평 분리 패턴(201)의 형상에 의하여, 상기 제1B 상부 패드(71BP)는 제2 방향(D2)으로 돌출된 패드 돌출부(71BT)를 갖도록 형성되고, 상기 제1A 상부 패드(71AP)는 제2 방향(D2)의 반대 방향으로 돌출된 패드 돌출부(71AT)를 갖도록 형성될 수 있다. 도 14의 화살표들은 제1 상부 몰드층(도 30 및 도 31의 171)이 제거되는 것을 도시한 것이다. 상기 비패드 영역(LR)에서, 상기 분리 트렌치들(91, 93, 94)로부터 먼 거리에 제1 상부 몰드 패턴(171R)이 잔류할 수 있다. 상기 패드 영역(HR)에서, 각 분리 트렌치들(91, 93, 94)로부터 유입되는 에천트는 상기 제1 선택 라인 분리 패턴(101)의 연장선(CX)을 넘어서 상기 제1 상부 몰드층(171)을 제거할 수 있다. 일 예로, 상기 패드 영역(HR)에 제1 상부 몰드 패드 패턴(171PR)이 형성될 수 있다. 이와는 달리, 상기 제1 상부 몰드층(171)은 상기 패드 영역(HR)에서 실질적으로 완전히 제거될 수 있다. 상기 패드 영역(HR)에 형성되는 갭 영역들을 채우는 패드 돌출부들(71BT, 71AT)이 형성될 수 있다.
제1 선택 콘택 플러그들(127_1)이 각각 상기 패드 돌출부들(71AT, 71BT)에 접속될 수 있다. 상기 제1 선택 콘택 플러그들(127_1) 각각은 상기 패드 돌출부들(71AT, 71BT)을 관통하여 더미 몰드 패턴(168R)과 접할 수 있다. 일 예로, 상기 제1 선택 콘택 플러그들(127_1) 각각은 상기 더미 몰드 패턴(168R)을 관통할 수 있다. 상기 제2 선택 콘택 플러그들(127_2)은 각각 제1 상부 몰드 패턴(171R)을 관통할 수 있다. 그 결과, 상기 제2 선택 콘택 플러그들(127_2)은 제1 상부 배선층(71)과 전기적으로 분리될 수 있다.
도 12 및 도 15에 도시된 바와 같이, 상기 수평 분리 패턴(201)은 상기 더미 배선층(68)을 관통할 수 있다. 상기 선택 라인 분리 패턴들(101, 102)의 하면은 상기 더미 배선층(68)의 상면 보다 높으므로, 상기 선택 라인 분리 패턴들(101, 102)은 상기 더미 배선층(68)을 관통하지 않을 수 있다. 상기 더미 배선층(68)은 그 위의 상기 제1 상부 배선층(71) 아래에 배치되는 비패드 영역(LR) 및 상기 제1 상부 배선층(71)에 의하여 노출되는 패드 영역(HR)을 포함할 수 있다. 상기 더미 배선층(68)은 단부, 즉 상기 패드 영역(HR) 내에 더미 패드(68P)를 포함할 수 있다.
도 15의 화살표들은 더미 몰드층(168)이 제거되는 것을 도시한 것이다. 상기 비패드 영역(LR)에서, 상기 분리 트렌치들(91, 93, 94)로부터 먼 거리에 더미 몰드 패턴(168R)이 형성될 수 있다. 상기 패드 영역(HR)에서, 각 분리 트렌치들(91, 93, 94)로부터 유입되는 에천트는 상기 연장선(CX) 까지 상기 더미 몰드층(168)을 제거할 수 있다. 일 예로, 상기 패드 영역(HR)에 더미 몰드 패드 패턴(168PR)이 형성될 수 있다. 상기 패드 영역(HR)에 형성되는 갭 영역들을 채우는 더미 패드(68P)가 형성될 수 있다.
상기 제1 선택 콘택 플러그들(127_1) 및 상기 제2 선택 콘택 플러그들(127_2)은 각각 상기 더미 몰드 패턴(168R)을 관통할 수 있다. 그 결과, 상기 제1 선택 콘택 플러그들(127_1) 및 상기 제2 선택 콘택 플러그들(127_2)은 상기 더미 배선층(68)과 전기적으로 분리될 수 있다.
도 12 및 도 16에 도시된 바와 같이, 상기 수평 분리 패턴(201)은 상기 최상층 하부 배선층(62)을 관통할 수 있다. 상기 최상층 하부 배선층(62)은 그 위의 상기 더미 배선층(68) 아래에 배치되는 비패드 영역(LR) 및 상기 더미 배선층(68)에 의하여 노출되는 패드 영역(HR)을 포함할 수 있다. 상기 최상층 하부 배선층(62)은 단부, 즉 상기 패드 영역(HR) 내에 최상층 하부 배선 패드(62P)를 포함할 수 있다.
도 16의 화살표들은 최상층 하부 몰드층(162)이 제거되는 것을 도시한 것이다. 상기 비패드 영역(LR)에서, 상기 분리 트렌치들(91, 93, 94)로부터 먼 거리에 최상층 하부 몰드 패턴(162R)이 잔류할 수 있다. 상기 패드 영역(HR)에서, 제 1 분리 트렌치(91)로부터 유입되는 에천트는 상기 연장선(CX) 까지 상기 최상층 하부 몰드층(162)을 제거할 수 있다. 상기 패드 영역(HR)에 최상층 하부 몰드 패드 패턴(162PR)이 잔류할 수 있다. 상기 패드 영역(HR)에 형성되는 갭 영역들을 채우는 최상층 하부 배선 패드(62P)가 형성될 수 있다. 셀 콘택 플러그(121)는 상기 최상층 하부 배선 패드(62P)를 관통할 수 있다. 일 예로, 상기 셀 콘택 플러그(121)는 그 아래에 배치되는 적어도 하나의 몰드 패턴을 관통할 수 있다.
상기 제1 선택 콘택 플러그들(127_1) 및 상기 제2 선택 콘택 플러그들(127_2)은 각각 상기 최상층 하부 몰드 패턴(162R)을 관통할 수 있다. 그 결과, 상기 제1 선택 콘택 플러그들(127_1) 및 상기 제2 선택 콘택 플러그들(127_2)은 상기 최상층 하부 배선층(62)과 전기적으로 분리될 수 있다.
도 17 및 도 18은 본 발명의 실시예들에 따른 더미 배선층(68) 및 최상층 하부 배선층(62)의 평면도들이다. 본 실시예에서, 상기 수평 분리 패턴(201)은 제2 상부 배선층(72), 제1 상부 배선층(71)을 관통하되, 더미 배선층(68) 및 그 아래의 배선층들은 관통하지 않을 수 있다. 즉, 상기 수평 분리 패턴(201)의 하면은 상기 제1 선택 라인 분리 패턴(101)의 하면과 실질적으로 동일한 레벨로, 제1 상부 배선층(71)과 더미 배선층(68) 사이에 배치될 수 있다. 본 실시예에 있어서, 제2 상부 배선층(72), 제1 상부 배선층(71)은 도 13 및 도 14에 도시된 것과 동일할 수 있으나, 더미 배선층(68) 및 최상층 하부 배선층(62)은 이하 설명과 같을 수 있다.
도 17을 참조하여, 상기 수평 분리 패턴(201)은 상기 더미 배선층(68)을 관통하지 않을 수 있다. 상기 비패드 영역(LR)에서, 상기 분리 트렌치들(91, 93, 94)로부터 먼 거리에 더미 몰드 패턴(168R)이 형성될 수 있다. 상기 패드 영역(HR)에서, 각 분리 트렌치들(91, 93, 94)로부터 유입되는 에천트는 상기 연장선(CX) 까지 상기 더미 몰드층(168)을 제거하고, 이에 의하여 형성된 갭 영역을 채우는 더미 패드(68P)가 형성될 수 있다. 상기 패드 영역(HR)에는 더미 몰드 패드 패턴(168PR)이 형성될 수 있다.
도 18을 참조하여, 상기 수평 분리 패턴(201)은 상기 최상층 하부 배선층(62)을 관통하지 않을 수 있다. 상기 비패드 영역(LR)에서, 상기 분리 트렌치들(91, 93, 94)로부터 먼 거리에 최상층 하부 몰드 패턴(162R)이 형성될 수 있다. 상기 패드 영역(HR)에서, 제 1 분리 트렌치(91)로부터 유입되는 에천트는 상기 연장선(CX)까지 상기 최상층 하부 몰드층(162)을 제거할 수 있다. 이에 의하여 상기 패드 영역(HR)에 형성되는 갭 영역들을 채우는 최상층 하부 배선 패드(62P)가 형성될 수 있다. 상기 패드 영역(HR)에는 최상층 하부 몰드 패드 패턴(162PR)이 형성될 수 있다.
셀 콘택 플러그(121)는 상기 최상층 하부 배선 패드(62P)를 관통할 수 있다. 일 예로, 상기 셀 콘택 플러그(121)는 그 아래에 배치되는 적어도 하나의 몰드 패턴을 관통할 수 있다.
도 19는 본 발명의 실시예들에 따른 도 3의 Q3영역과 유사한 Q3'영역의 확대도이다. 도 20, 도 21, 도 22 및 도 23은 각각 도 19의 실시예에 따른 제2 상부 배선층(72'), 제1 상부 배선층(71'), 더미 배선층(68') 및 최상층 하부 배선층(62')의 평면도들이다. 상기 Q3 영역과 상기 Q3' 영역은 하나의 메모리 블록을 사이에 두고 배치된 연결 영역들일 수 있다. 일 예로, 상기 Q3 영역은 도 1의 제1 연결 영역(EX1_1)의 일부에 해당하고 상기 Q3' 영역은 제2 연결 영역(EX2_1)의 일부에 해당할 수 있다. 도 19 내지 도 23의 실시예들은 다른 설명이 없는 한, 도 12 내지 도 16의 실시예들과 실질적으로 동일할 수 있다.
도 19 내지 도 23을 참조하여, 상부 배선층들(71', 72', 73') 각각은 상기 제1 분리 트렌치(91)와 상기 제3 분리 트렌치(93) 사이에 제공되고, 수평적으로 이격될 수 있다.
도 19 및 도 20에 도시된 바와 같이, 제2' 상부 배선층(72')은 서로 분리되는 제2A' 상부 배선층(72A') 및 제2B' 상부 배선층(72B')를 포함할 수 있다. 제2A' 상부 배선층(72A') 및 제2B' 상부 배선층(72B')은 도 13에도 그들의 일부가 도시되었다.
상기 제2A' 상부 배선층(72A')과 제2B' 상부 배선층(72B')은 수평 분리 패턴(201)에 의하여 서로 분리될 수 있다. 제2A' 상부 배선층(72A') 및 제2B' 상부 배선층(72B')은 각각 그들의 단부, 즉 패드 영역(HR) 내에 제2A' 상부 패드(72A'P) 및 제2B' 상부 패드(72B'P)를 포함할 수 있다. 상기 수평 분리 패턴(201)의 형상에 의하여, 상기 제2B' 상부 패드(72B'P)는 제2 방향(D2)으로 돌출된 패드 돌출부(72B'T)를 갖도록 형성되고, 상기 제2A' 상부 패드(72A'P)는 제2 방향(D2)의 반대 방향으로 돌출된 패드 돌출부(72A'T)를 갖도록 형성될 수 있다.
에천트는 수평 분리 패턴(201)에 의하여 이동이 저지되고, 이에 따라 제2 상부 몰드 패턴(172R)이 형성될 수 있다. 상기 패드 영역(HR)에 형성되는 갭 영역들을 채우는 패드 돌출부들(72BT, 72AT)이 형성될 수 있다. 상기 패드 영역(HR)에는 제2 상부 몰드 패드 패턴(172PR)이 형성될 수 있다. 제2 선택 콘택 플러그들(127_2)이 각각 상기 패드 돌출부들(72AT, 72BT)에 접속될 수 있다. 상기 제2 선택 콘택 플러그들(127_2) 각각은 상기 상부 몰드 패턴(171R)을 관통할 수 있다.
도 19 및 도 21에 도시된 바와 같이, 제1' 상부 배선층(71')은 서로 분리되는 제1A' 상부 배선층(71A') 및 제1B 상부 배선층(71B')를 포함할 수 있다. 제1A' 상부 배선층(71A') 및 제1B' 상부 배선층(71B')은 상기 패드 영역(HR) 내에 제1A' 상부 패드(71A'P) 및 제1B' 상부 패드(71B'P)를 포함할 수 있다. 상기 제1B' 상부 패드(71B'P)는 제2 방향(D2)으로 돌출된 패드 돌출부(71B'T)를 갖도록 형성되고, 상기 제1A' 상부 패드(71A'P)는 제2 방향(D2)의 반대 방향으로 돌출된 패드 돌출부(71A'T)를 갖도록 형성될 수 있다. 에천트는 수평 분리 패턴(201)에 의하여 이동이 저지되고, 상기 비패드 영역(LR)에서, 제1 상부 몰드 패턴(171R)이 잔류할 수 있다. 상기 패드 영역(HR)에는 제1 상부 몰드 패드 패턴(171PR)이 형성될 수 있다. 상기 패드 영역(HR)에 형성되는 갭 영역들을 채우는 패드 돌출부들(71B'T, 71A'T)이 형성될 수 있다.
제1 선택 콘택 플러그들(127_1)이 각각 상기 패드 돌출부들(71A'T, 71B'T)에 접속될 수 있다. 상기 제1 선택 콘택 플러그들(127_1) 각각은 상기 패드 돌출부들(71A'T, 71B'T)을 관통하여 더미 몰드 패턴(168R)과 접할 수 있다.
도 19 및 도 22에 도시된 바와 같이, 상기 수평 분리 패턴(201)은 상기 더미 배선층(68')을 관통할 수 있다. 상기 더미 배선층(68')은 도 15의 더미 배선층(68)과 연결될 수 있다. 상기 더미 배선층(68')은 단부, 즉 상기 패드 영역(HR) 내에 더미 패드(68'P)를 포함할 수 있다. 상기 비패드 영역(LR)에서, 상기 제1 및 제2 선택 라인 분리 패턴(101, 102)과 상기 수평 분리 패턴(201)에 의하여 더미 몰드 패턴(168R)이 잔류할 수 있다. 상기 패드 영역(HR)에서, 각 분리 트렌치들(91, 94)로부터 유입되는 에천트는 상기 연장선(CX) 까지 상기 더미 몰드층(168)을 제거할 수 있다. 상기 패드 영역(HR)에서 더미 몰드 패드 패턴(168PR)이 형성될 수 있다. 상기 제1 선택 콘택 플러그들(127_1) 및 상기 제2 선택 콘택 플러그들(127_2)은 각각 상기 더미 몰드 패턴(168R)을 관통할 수 있다.
도 19 및 도 23에 도시된 바와 같이, 상기 수평 분리 패턴(201)은 상기 최상층 하부 배선층(62')을 관통할 수 있다. 상기 최상층 하부 배선층(62') 상기 패드 영역(HR) 내에 최상층 하부 배선 패드(62'P)를 포함할 수 있다. 상기 비패드 영역(LR)에서 최상층 하부 몰드 패턴(162R)이 잔류할 수 있다. 상기 패드 영역(HR)에서, 제 1 분리 트렌치(91)로부터 유입되는 에천트는 상기 연장선(CX) 까지 상기 최상층 하부 몰드층(162)을 제거할 수 있다. 이에 의하여 상기 패드 영역(HR)에 형성되는 갭 영역들을 채우는 최상층 하부 배선 패드(62'P)가 형성될 수 있다. 상기 패드 영역(HR) 내에 최상층 하부 몰드 패드 패턴(162PR)이 형성될 수 있다. 셀 콘택 플러그(121)는 상기 최상층 하부 배선 패드(62'P)를 관통할 수 있다. 일 예로, 상기 셀 콘택 플러그(121)는 그 아래에 배치되는 적어도 하나의 몰드 패턴을 관통할 수 있다.
상기 제1 선택 콘택 플러그들(127_1) 및 상기 제2 선택 콘택 플러그들(127_2)은 각각 상기 최상층 하부 몰드 패턴(162R)을 관통할 수 있다. 그 결과, 상기 제1 선택 콘택 플러그들(127_1) 및 상기 제2 선택 콘택 플러그들(127_2)은 상기 최상층 하부 배선층(62')과 전기적으로 분리될 수 있다.
도 24는 본 발명의 실시예들에 따른 도 3의 Q2영역의 확대도이다. 도 25 및 도 26은 각각 도 24의 실시예에 따른 제2 상부 배선층(72) 및 제1 상부 배선층(71)의 평면도들이다.
도 24 내지 도 26을 참조하면, 수평 분리 패턴(201)의 형상은 도 7의 실시예와 다를 수 있다. 그에 따라, 패드 돌출부들의 배치 및 형상이 달라질 수 있다. 일 예로, 제2A 상부 패드(72AP)의 패드 돌출부(72AT)는 제1A 상부 패드(71AP)의 패드 돌출부(71AT)와 제 1 방향(D1)으로 인접하도록 형성될 수 있다.
도 27은 본 발명의 실시예들에 따른 도 3의 Q2영역의 확대도이다. 본 실시예들에 따른 수평 분리 패턴은 제1 수평 분리 부분들(201A)을 포함하되, 도 7의 실시예와는 달리 제2 수평 분리 부분들(201B)은 포함하지 않을 수 있다. 상기 제1 수평 분리 부분들(201A)은 선택 라인 분리 패턴(101)의 연장선을 따라 지그재그로 배열될 수 있다. 인접한 제1 수평 분리 부분들(201A)은 제2 방향(D2)으로 그 단부들이 중첩될 수 있다.
도 28은 본 발명의 실시예들에 따른 셀 어레이 영역(CE) 및 제1 및 제2 연결 영역들(EX_R, EX_L)을 설명하기 위한 평면도이다. 도 29는 도 28의 제1 연결 영역(EX_R) 내의 제2 상부 배선층(72), 제1 상부 배선층(71), 더미 배선층(68) 및 최상층 하부 배선층(62)의 평면도이다.
제1 연결 영역(EX_R)에는 제2 상부 배선층(72), 제1 상부 배선층(71), 제1 더미 배선층(68) 및 제1 최상층 하부 배선층(62) 각각의 패드들이 배치될 수 있다. 즉, 상기 제1 연결 영역(EX_R)에 제2 상부 패드(72P), 제1 상부 패드(71P), 제1 더미 패드(68P), 및 제1 최상층 하부 배선 패드(62P)가 배치될 수 있다. 제2 연결 영역(EX_L)에는 제2' 상부 배선층(72'), 제1' 상부 배선층(71'), 제2 더미 배선층(68') 및 제2 최상층 하부 배선층(62') 각각의 패드들이 배치될 수 있다. 즉, 상기 제2 연결 영역(EX_L)에 제2' 상부 패드(72'P), 제1 상부 패드(71'P), 제2 더미 패드(68'P), 및 제2 최상층 하부 배선 패드(62'P)가 배치될 수 있다. 상기 제1 연결 영역(EX_R) 내의 패드들은 제 1 분리 트렌치(91)와 인접하고, 상기 제2 연결 영역(EX_L) 내의 패드들은 제4 분리 트렌치(94)와 인접하게 배치될 수 있다. 상기 패드들 각각에 콘택 플러그(124)가 연결될 수 있다. 상기 콘택 플러그(124)는 각 패드들을 관통하며 그 아래에 배치된 몰드 패턴들 중 적어도 하나를 관통할 수 있다.
상기 제1 연결 영역(EX_R) 내의 패드들은 제1 수평 분리 패턴(201R)에 의하여 형성될 수 있고, 상기 제2 연결 영역(EX_L) 내의 패드들은 제2 수평 분리 패턴(201R)에 의하여 형성될 수 있다. 상기 제1 및 제2 수평 분리 패턴들(201R, 201L)은 각각 패드들의 형상을 정의할 수 있는 패드 형성 영역들(PHR)을 포함할 수 있으며, 상기 패드 형성 영역들(PHR)은 제 1 방향을 따라 배치될 수 있다.
도 30은 본 발명의 실시예들에 따른 셀 어레이 영역 및 연결 영역을 설명하기 위한 도면으로, 도 3의 I-I'선 및 II - II'선에 따른 단면도이다.
본 실시예에 있어서, 다수의 셀 콘택 플러그(121) 중 적어도 일부는 다수의 하부 패드(51P-62P)중 대응하는 하나를 관통하고, 그 아래에 배치되는 다수의 하부 몰드 패턴(151R-161R) 중 적어도 일부를 관통하여 다수의 주변 회로 배선(29) 중 대응하는 하나에 접속될 수 있다. 다수의 선택 콘택 플러그(127)는 그 아래에 배치되는 다수의 하부 몰드 패턴(151R-161R) 중 적어도 일부를 관통하여 다수의 주변 회로 배선(29) 중 대응하는 하나에 접속될 수 있다.
도 31, 도 33, 도 35, 도 37, 및 도 39는 본 발명의 실시예들에 따른 반도체 장치의 형성 방법들을 설명하기 위하여 도 3의 I-I', II-II'에 따른 단면도들이다. 도 32, 도 34, 도 36, 도 38 및 도 40은 도3의 Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'에 따른 단면도들이다.
도 3, 도 31 및 도 32를 참조하면, 기판(21) 상에 소자 분리 층(23), 다수의 트랜지스터(25), 하부 층간 절연층(27), 다수의 주변 회로 배선(29), 하부 매립 도전층(31), 중간 매립 도전층(33), 대체 도전성 라인(35), 지지 판(37), 및 중간 층간 절연층(39)이 형성될 수 있다. 상기 지지 판(37) 및 상기 중간 층간 절연층(39)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다.
상기 지지 판(37) 및 상기 중간 층간 절연층(39) 상에 차례로 적층된 예비 하부 적층 구조체(50T), 더미 몰드층(168), 및 예비 상부 적층 구조체(70T)가 형성될 수 있다. 상기 예비 하부 적층 구조체(50T)는 번갈아 가며 반복적으로 적층된 다수의 하부 절연층(41) 및 다수의 하부 몰드층(151-162)을 포함할 수 있다. 상기 예비 상부 적층 구조체(70T)는 번갈아 가며 반복적으로 적층된 다수의 상부 절연층(43) 및 다수의 상부 몰드층(171, 172, 173)을 포함할 수 있다.
상기 예비 상부 적층 구조체(70T)를 관통하는 다수의 선택 라인 분리 패턴(101- 104)이 형성될 수 있다. 상기 다수의 선택 라인 분리 패턴(101- 104)은 실리콘 산화물과 같은 절연층을 포함할 수 있다. 상기 예비 상부 적층 구조체(70T)를 관통하는 수평 분리 패턴(201)이 형성될 수 있다. 상기 수평 분리 패턴(201)은 상기 예비 하부 적층 구조체(50T)를 관통할 수 있다. 일 예로, 상기 수평 분리 패턴(201)의 하부는 상기 중간 층간 절연층(39) 내에 삽입될 수 있다. 이 경우, 상기 수평 분리 패턴(201)은 상기 선택 라인 분리 패턴(101-104)과는 별도의 공정으로 형성될 수 있다. 도시된 바와는 달리, 상기 수평 분리 패턴(201)은 상기 예비 하부 적층 구조체(50T)를 관통하지 않을 수 있다. 일 예로, 상기 수평 분리 패턴(201)의 하면은 상기 선택 라인 분리 패턴(101-104)의 하면들과 동일한 레벨일 수 있다. 이 경우, 상기 수평 분리 패턴(201)은 상기 선택 라인 분리 패턴(101-104)과 동시에 형성될 수 있다.
복수의 식각 공정을 수행하여 연결 영역(EX)에 계단형태로 예비 패드들이 형성될 수 있다. 상기 다수의 하부 몰드층(151-162), 상기 더미 몰드층(168), 및 상기 다수의 상부 몰드층(171, 172, 173)의 일단들에 다수의 예비 패드(151P-162P, 168P, 171P-173P)가 형성될 수 있다. 상기 다수의 예비 패드(151P-162P, 168P, 171P-173P)의 각각은 상기 다수의 하부 몰드층(151-162), 상기 더미 몰드층(168), 및 상기 다수의 상부 몰드층(171, 172, 173)에 비하여 상대적으로 빠른 식각속도를 가질 수 있다.
예를 들면, 제1 하부 몰드층(151)의 일단에 제1 예비 패드(151P)가 형성될 수 있다. 상기 제1 예비 패드(151P)는 차례로 적층된 제1 층(L1), 제2 층(L2), 및 제3 층(L3)을 포함할 수 있다. 상기 제1 층(L1)은 상기 제1 하부 몰드층(151)과 실질적으로 동일한 물질을 포함할 수 있다. 상기 제1 층(L1)은 상기 제1 하부 몰드층(151)과 실질적으로 동일한 두께를 보일 수 있다. 상기 제2 층(L2)은 상기 제1 층(L1)보다 빠른 식각속도를 가질 수 있다. 상기 제3 층(L3)은 상기 제1 층(L1)보다 느린 식각속도를 가질 수 있다. 이와는 달리, 상기 제3 층(L3)은 생략될 수 있다. 상기 제1 예비 패드(151P)는 상기 제1 하부 몰드층(151)보다 두꺼울 수 있다. 상기 다수의 예비 패드(151P-162P, 168P, 171P-173P)의 각각은 상기 제1 예비 패드(151P)와 실질적으로 동일한 구성을 포함할 수 있다.
다른 실시예, 상기 제1 예비 패드(151P)는 상기 제1 하부 몰드층(151)의 일단에 이온 주입 공정, 플라즈마 처리공정, 또는 이들의 조합을 이용하여 형성될 수 있다. 이 경우, 상기 제1 예비 패드(151P)는 상기 제1 하부 몰드층(151)과 실질적으로 동일한 두께를 가질 수 있다.
상기 다수의 예비 패드(151P-162P, 168P, 171P-173P) 상에 상부 층간 절연층(45)이 형성될 수 있다. 상기 예비 상부 적층 구조체(70T), 상기 더미 몰드층(168), 상기 예비 하부 적층 구조체(50T), 상기 지지 판(37), 및 상기 대체 도전성 라인(35)을 관통하여 상기 중간 매립 도전층(33) 내에 삽입된 다수의 채널 구조체(80)가 형성될 수 있다. 일 실시예에서, 상기 다수의 채널 구조체(80)를 형성하는 것은 상기 대체 도전성 라인(35)을 형성하는 것보다 먼저 수행될 수 있다. 상기 대체 도전성 라인(35)은 상기 정보 저장 패턴(81)의 측면을 관통하여 채널 패턴의 측면에 접촉될 수 있다.
상기 다수의 채널 구조체(80)를 형성하는 동안 다수의 지지 구조체(80D)가 형성될 수 있다. 상기 다수의 지지 구조체(80D)의 각각은 상기 다수의 채널 구조체(80)와 유사한 구성을 포함할 수 있다. 다른 실시예에서, 상기 다수의 지지 구조체(80D)의 각각은 상기 다수의 채널 구조체(80)와 다르게 실리콘 산화물과 같은 절연층으로 형성될 수 있다.
상기 예비 상부 적층 구조체(70T), 상기 더미 몰드층(168), 및 상기 예비 하부 적층 구조체(50T)를 관통하는 제1 내지 제5 분리 트렌치(91-95)가 형성될 수 있다. 상기 제1 내지 제5 분리 트렌치(91-95)의 측벽들에 상기 다수의 하부 몰드층(151-162), 상기 더미 몰드층(168), 상기 다수의 상부 몰드층(171, 172, 173), 및 상기 다수의 예비 패드(151P-162P, 168P, 171P-173P)가 노출될 수 있다.
상기 기판(21)은 실리콘 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 상기 소자 분리 층(23)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다. 상기 하부 층간 절연층(27), 상기 중간 층간 절연층(39), 및 상기 상부 층간 절연층(45)의 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물(low-K dielectrics), 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 중간 층간 절연층(39)은 다수의 실리콘 산화물 층 사이에 배치된 적어도 하나의 실리콘 질화물 층을 포함할 수 있다.
상기 하부 매립 도전층(31)은 상기 다수의 주변 회로 배선(29)에 전기적으로 접속될 수 있다. 상기 하부 매립 도전층(31)은 금속, 금속질화물, 금속산화물, 금속실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합을 포함할 수 있다. 상기 중간 매립 도전층(33)은 N형 불순물들을 포함하는 폴리실리콘과 같은 반도체 층을 포함할 수 있다. 상기 대체 도전성 라인(35)은 금속, 금속질화물, 금속산화물, 금속실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 대체 도전성 라인(35)은 N형 불순물들을 포함하는 폴리실리콘과 같은 반도체 층을 포함할 수 있다. 상기 지지 판(37)은 폴리실리콘과 같은 반도체 층을 포함할 수 있다.
상기 다수의 하부 몰드층(151-162), 상기 더미 몰드층(168), 및 상기 다수의 상부 몰드층(171-173)은 상기 다수의 하부 절연층(41) 및 상기 다수의 상부 절연층(43)과 다른 물질을 포함할 수 있다. 상기 다수의 하부 몰드층(151-162), 상기 더미 몰드층(168), 및 상기 다수의 상부 몰드층(171-173)은 상기 다수의 하부 절연층(41) 및 상기 다수의 상부 절연층(43)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 다수의 하부 몰드층(151-162), 상기 더미 몰드층(168), 및 상기 다수의 상부 몰드층(171-173)의 각각은 실리콘 질화물을 포함할 수 있으며, 상기 다수의 하부 절연층(41) 및 상기 다수의 상부 절연층(43)의 각각은 실리콘 산화물을 포함할 수 있다.
도 3, 도 33 및 도 34를 참조하면, 등방성 식각공정을 이용하여 상기 다수의 하부 몰드층(151-162), 상기 더미 몰드층(168), 및 상기 다수의 상부 몰드층(171-173), 및 상기 다수의 예비 패드(151P-162P, 168P, 171P-173P)를 부분적으로 제거하여 다수의 갭 영역(GAP)이 형성될 수 있다.
상기 다수의 하부 몰드층(151-162) 및 상기 다수의 예비 패드(151P-162P, 168P, 171P-173P)는 부분적으로 잔류되어 다수의 하부 몰드 패턴(151R-162R)이 형성될 수 있다. 상기 다수의 하부 몰드층(151-162) 및 상기 다수의 예비 패드(151P-162P, 168P, 171P-173P) 중 적어도 일부로부터 상술한 패드 영역(HR) 내에 하부 몰드 패드 패턴들(도 34의 157PR 포함)이 형성될 수 있다. 일 예로, 상기 하부 몰드 패드 패턴들은 하부 몰드 패턴들(151R-162R) 보다 두꺼울 수 있다.
도 3, 도 35 및 도 36을 참조하면, 상기 다수의 갭 영역(GAP) 내에 다수의 하부 배선층(51-62), 더미 배선층(68), 및 다수의 상부 배선층(71-73)이 형성될 수 있다. 상기 다수의 하부 배선층(51-62), 상기 더미 배선층(68), 및 상기 다수의 상부 배선층(71-73)은 금속 또는 도전성 반도체 물질로 형성될 수 있다. 번갈아 가며 반복적으로 적층된 상기 다수의 하부 절연층(41) 및 상기 다수의 하부 배선층(51-62)은 하부 적층 구조체(50)를 구성할 수 있다. 상기 더미 배선층(68)은 상기 하부 적층 구조체(50) 상에 형성될 수 있다. 번갈아 가며 반복적으로 적층된 상기 다수의 상부 절연층(43) 및 상기 다수의 상부 배선층(71-73)은 상부 적층 구조체(70)를 구성할 수 있다. 상기 상부 적층 구조체(70)는 상기 더미 배선층(68) 상에 형성될 수 있다. 상기 제1 내지 제5 분리 트렌치(91-95) 내부를 채우고 상기 상부 적층 구조체(70) 및 상기 상부 층간 절연층(45)을 덮는 제1 절연층(47)이 형성될 수 있다.
상기 다수의 상부 배선층(71-73)은 다수의 상부 패드(71P-73P)를 포함할 수 있다. 상기 다수의 하부 배선층(51-62)은 다수의 하부 패드(51P-62P)를 포함할 수 있다. 상기 더미 배선층(68)은 더미 패드(68P)를 포함할 수 있다.
도 3, 도 37 및 도 38을 참조하면, 상기 제1 절연층(47) 상에 마스크 패턴(47M)이 형성될 수 있다. 상기 마스크 패턴(47M)을 식각 마스크로 사용하여 다수의 셀 콘택홀(121H), 다수의 선택 콘택홀(127H) 및 다수의 관통 홀(131H)이 형성될 수 있다. 상기 다수의 셀 콘택홀(121H)의 각각은 상기 다수의 하부 패드(51P-62P) 중 대응하는 하나를 관통할 수 있다. 상기 다수의 선택 콘택홀(127H)은 상기 다수의 상부 패드(71P-73P) 중 대응하는 하나를 관통할 수 있다. 상기 다수의 관통 홀(131H)의 각각은 상기 다수의 하부 몰드 패턴(151R-162R) 및 상기 중간 층간 절연층(39)을 관통하여 상기 다수의 주변 회로 배선(29) 중 대응하는 하나를 노출할 수 있다. 상기 다수의 셀 콘택홀(121H), 상기 다수의 선택 콘택홀(127H) 및 상기 다수의 관통 홀(131H) 중 적어도 일부는 동시에 형성될 수 있다.
도 3, 도 39 및 도 40을 참조하면, 상기 다수의 셀 콘택홀(121H) 내에 다수의 셀 콘택 플러그(121)가 형성될 수 있으며, 상기 다수의 관통 홀(131H) 내에 다수의 관통 전극(131)이 형성될 수 있다. 상기 다수의 선택 콘택홀(127H) 내에 다수의 선택 콘택 플러그(127)가 형성될 수 있다. 이 후, 상기 마스크 패턴(47M)은 제거될 수 있다.
도 3, 도 4 내지 도 6을 다시 참조하면, 상기 제1 절연층(47) 상에 제2 절연층(49)이 형성될 수 있다. 상기 제2 절연층(49) 및 상기 제1 절연층(47)을 관통하여 상기 다수의 채널 구조체(80)에 접속된 다수의 비트 플러그(128)가 형성될 수 있다. 상기 다수의 비트 플러그(128)의 각각은 상기 비트 패드(88)에 접촉될 수 있다. 상기 제2 절연층(49)을 관통하여 상기 다수의 셀 콘택 플러그(121), 상기 다수의 선택 콘택 플러그(127) 및 상기 다수의 관통 전극(131)에 접속된 다수의 상부 플러그(129)가 형성될 수 있다. 이후, 다수의 상부 회로 배선(141)이 형성될 수 있다.
상기 제1 절연층(47) 및 상기 제2 절연층(49)의 각각은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 상기 다수의 셀 콘택 플러그(121), 상기 다수의 관통 전극(131), 상기 다수의 선택 콘택 플러그(127), 상기 다수의 비트 플러그(128), 상기 다수의 상부 플러그(129), 및 상기 다수의 상부 회로 배선(141)의 각각은 금속 및/또는 금속질화물을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.

Claims (20)

  1. 기판 상에 제공되고 하부 적층 구조체 및 상부 적층 구조체를 포함하는 적층 구조체;
    상기 적층 구조체를 정의하며 제1 방향으로 연장되고 제2 방향으로 상호 이격되는 제1 및 제2 분리 트렌치들;
    상기 제1 분리 트렌치와 상기 제2 분리 트렌치 사이에서 상기 상부 적층 구조체를 관통하며 상기 제1 방향으로 연장되는 중간 분리 트렌치;
    상기 중간 분리 트렌치와 연결되어 상기 상부 적층 구조체를 상기 제2 방향으로 분리하는 수평 분리 패턴을 포함하고,
    상기 수평 분리 패턴은 상기 제1 방향으로 연장되고 상기 중간 분리 트렌치의 연장선으로부터 상기 제2 방향 또는 상기 제2 방향의 반대 방향으로 오프셋된 제1 수평 분리 부분들을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 상부 적층 구조체는 제1 상부 배선층들 및 상기 제1 상부 배선층들 상의 제2 상부 배선층들을 포함하고,
    상기 제1 상부 배선층들은 동일 레벨에 배치되고 상기 중간 분리 트렌치 및 상기 수평 분리 패턴에 의하여 분리되는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 상부 배선층들은 상기 제1 수평 분리 부분들을 향하여 상기 제2 방향 또는 상기 제2 방향의 반대 방향으로 돌출된 제1 패드 돌출부들을 포함하는 반도체 장치.
  4. 제3 항에 있어서,
    상기 제1 상부 배선층들은:
    상기 제1 분리 트렌치와 상기 중간 분리 트렌치 사이의 제1A 상부 배선층; 및
    상기 중간 분리 트렌치와 상기 제2 분리 트렌치 사이의 제1B 상부 배선층을 포함하고,
    상기 제1A 상부 배선층은 제1A 패드 돌출부를 포함하고 상기 제1B 상부 배선층은 제1B 패드 돌출부를 포함하고,
    상기 제1A 패드 돌출부는 상기 중간 분리 트렌치의 연장선으로부터 상기 제2 분리 트렌치를 향하여 돌출되고,
    상기 제1B 패드 돌출부는 상기 중간 분리 트렌치의 연장선으로부터 상기 제1 분리 트렌치를 향하여 돌출되는 반도체 장치.
  5. 제3 항에 있어서,
    상기 제2 상부 배선층들은 상기 제1 상부 배선층들의 제1 패드 돌출부들을 노출하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제2 상부 배선층들은 상기 제1 수평 분리 부분들을 향하여 상기 제2 방향 또는 상기 제2 방향의 반대 방향으로 돌출된 제2 패드 돌출부들을 포함하는 반도체 장치.
  7. 제2 항에 있어서,
    상기 제1 상부 배선층들을 관통하는 제1 콘택 플러그들;
    상기 제2 상부 배선층들을 관통하는 제2 콘택 플러그들;
    상기 제1 상부 배선층들과 동일 레벨에 배치되는 제1 몰드 패턴을 더 포함하고,
    상기 제2 콘택 플러그들은 상기 제1 몰드 패턴을 관통하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제1 몰드 패턴은 복수 개가 제공되고,
    상기 복수 개의 제1 몰드 패턴들은 상기 중간 분리 트렌치의 연장선과 상기 제1 수평 분리 부분들 사이에 제공되는 반도체 장치.
  9. 제2 항에 있어서,
    상기 제1 상부 배선층들을 관통하는 제1 콘택 플러그들;
    상기 제2 상부 배선층들을 관통하는 제2 콘택 플러그들;
    상기 제1 상부 배선층들과 동일 레벨에 배치되는 제1 몰드 패턴; 및
    상기 하부 적층 구조체를 구성하는 하부 배선층들 각각과 동일한 레벨에 배치되는 하부 몰드 패턴들을 더 포함하고,
    상기 제1 콘택 플러그들 및 상기 제2 콘택 플러그들 각각은 상기 제1 몰드 패턴 또는 상기 하부 몰드 패턴들 중 적어도 하나를 관통하는 반도체 장치.
  10. 제1 항에 있어서,
    상기 제1 수평 분리 부분들은 상기 중간 분리 트렌치의 연장선을 사이에 두고 지그 재그로 배치되는 반도체 장치.
  11. 제1 항에 있어서,
    상기 수평 분리 패턴은 상기 제1 수평 분리 부분들로부터 상기 제2 방향 또는 상기 제2 방향의 반대 방향으로 연장되는 제2 수평 분리 부분들을 포함하는 반도체 장치.
  12. 제1 항에 있어서,
    상기 중간 분리 트렌치를 채우는 선택 라인 분리 패턴을 더 포함하고,
    상기 선택 라인 분리 패턴의 하면은 상기 하부 적층 구조체의 최상면보다 높은 반도체 장치.
  13. 제1 항에 있어서,
    상기 수평 분리 패턴의 하면은 상기 하부 적층 구조체의 최상면보다 높은 반도체 장치.
  14. 제1 항에 있어서,
    상기 수평 분리 패턴의 하면은 상기 하부 적층 구조체를 관통하는 반도체 장치.
  15. 기판 상에 제공되고 하부 적층 구조체 및 상부 적층 구조체를 포함하는 적층 구조체;
    상기 적층 구조체를 정의하며 제1 방향으로 연장되고 제2 방향으로 상호 이격되는 제1 및 제2 분리 트렌치들;
    상기 제1 분리 트렌치와 상기 제2 분리 트렌치 사이에서 상기 상부 적층 구조체를 관통하며 상기 제1 방향으로 연장되는 중간 분리 트렌치;
    상기 중간 분리 트렌치와 연결되어 상기 상부 적층 구조체를 상기 제2 방향으로 분리하는 수평 분리 패턴을 포함하고,
    상기 상부 적층 구조체는 동일한 레벨에 배치되는 한 쌍의 제1 상부 배선층들을 포함하고,
    상기 제1 상부 배선층들은 각각 서로를 향하여 돌출되는 패드 돌출부들을 포함하는 반도체 장치.
  16. 제15 항에 있어서,
    상기 반도체 장치는 셀 어레이 영역 및 상기 셀 어레이 영역을 사이에 두고 이격되는 제1 연결 영역 및 제2 연결 영역을 포함하고,
    상기 한 쌍의 제1 상부 배선층들은 제1A 상부 배선층 및 제2A 상부 배선층을 포함하고,
    상기 제1A 상부 배선층의 패드 돌출부와 상기 제2A 상부 배선층의 패드 돌출부는 상기 제1 연결 영역 내에 배치되는 반도체 장치.
  17. 제16 항에 있어서,
    상기 한 쌍의 제1 상부 배선층들의 패드 돌출부들은 상기 제1 방향으로 이격되는 반도체 장치.
  18. 제15 항에 있어서,
    상기 상부 적층 구조체는 상기 제1 상부 배선층들 상에서 동일 레벨에 배치되는 한 쌍의 제2 상부 배선층들을 더 포함하고,
    상기 제2 상부 배선층들의 패드 돌출부들은 상기 제1 상부 배선층들의 패드 돌출부들로부터 상기 제1 방향으로 이격되는 반도체 장치.
  19. 제18 항에 있어서,
    상기 제1 상부 배선층들의 패드 돌출부들을 관통하는 제1 콘택 플러그들;
    상기 제2 상부 배선층들의 패드 돌출부들을 관통하는 제2 콘택 플러그들; 및
    상기 제1 상부 배선층들과 동일 레벨에 배치되는 제1 몰드 패턴을 더 포함하고,
    상기 제2 콘택 플러그들은 상기 제1 몰드 패턴을 관통하는 반도체 장치.
  20. 제15 항에 있어서,
    상기 중간 분리 트렌치를 채우는 선택 라인 분리 패턴을 더 포함하고,
    상기 선택 라인 분리 패턴의 하면은 상기 하부 적층 구조체의 최상면보다 높은 반도체 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11075219B2 (en) 2019-08-20 2021-07-27 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11205654B2 (en) 2019-08-25 2021-12-21 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11195848B2 (en) 2019-08-25 2021-12-07 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11563022B2 (en) 2019-08-25 2023-01-24 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11244955B2 (en) 2019-08-25 2022-02-08 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11011408B2 (en) * 2019-10-11 2021-05-18 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11195850B2 (en) 2019-10-18 2021-12-07 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11094627B2 (en) 2019-10-25 2021-08-17 Micron Technology, Inc. Methods used in forming a memory array comprising strings of memory cells
US11101210B2 (en) 2019-10-25 2021-08-24 Micron Technology, Inc. Methods for manufacturing a memory array having strings of memory cells comprising forming bridge material between memory blocks
US11094595B2 (en) 2019-12-27 2021-08-17 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11444093B2 (en) 2020-01-10 2022-09-13 Micron Technology, Inc. Memory arrays and methods of forming memory arrays
KR20210157027A (ko) * 2020-06-19 2021-12-28 삼성전자주식회사 3차원 반도체 메모리 장치
KR20220040566A (ko) * 2020-09-23 2022-03-31 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
JP2022104020A (ja) * 2020-12-28 2022-07-08 キオクシア株式会社 半導体記憶装置
US20240203875A1 (en) * 2022-12-16 2024-06-20 Samsung Electronics Co., Ltd. Semiconductor device and data storage systems including a semiconductor device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8786007B2 (en) 2008-12-03 2014-07-22 Samsung Electronics Co., Ltd. Three-dimensional nonvolatile memory device
KR20130070153A (ko) 2011-12-19 2013-06-27 에스케이하이닉스 주식회사 반도체 장치의 캐패시터, 레지스터, 메모리 시스템 및 이들의 제조 방법
KR20140063147A (ko) * 2012-11-16 2014-05-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102037847B1 (ko) 2013-01-02 2019-10-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20150139357A (ko) 2014-06-03 2015-12-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102307487B1 (ko) 2014-06-23 2021-10-05 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR102611438B1 (ko) * 2016-01-07 2023-12-08 삼성전자주식회사 반도체 메모리 소자
US9831180B2 (en) 2016-03-10 2017-11-28 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
US9978766B1 (en) 2016-11-09 2018-05-22 Sandisk Technologies Llc Three-dimensional memory device with electrically isolated support pillar structures and method of making thereof
KR102333021B1 (ko) * 2017-04-24 2021-12-01 삼성전자주식회사 반도체 장치

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