JP2022104020A - 半導体記憶装置 - Google Patents

Abstract

【課題】セルアレイ領域をブロックに簡便に分割する。【解決手段】実施形態による半導体記憶装置は、積層体ＳＫ、板状部ＳＴ、壁部ＷＰを備える。積層体ＳＫは、導電層と絶縁層が交互に積層され、導電層及び絶縁層を貫通し、導電層と対向する部分にメモリセルＭＣが形成される柱状体ＭＰを含む。板状部ＳＴは、第１の方向に延び積層体ＳＫをブロックＢＬＫに分割する。壁部ＷＰは、絶縁材料で形成され、第１の方向と交差する第２の方向と導電層の積層方向とに延びる第１の部分ＷＰ２と第１の部分ＷＰ２の積層方向の上端と下端で接続する第２の部分ＷＰ１とを含む。第２の部分ＷＰ１は、第１の部分ＷＰ２における第２の方向及び積層方向に延びる側面と積層方向とにより規定される角度よりも大きい角度で積層方向に対して傾斜する傾斜側面を有する。【選択図】図４

Description

本発明の実施形態は、半導体記憶装置に関する。

３次元構造を有する半導体記憶装置のなかには、複数の導電層と複数の絶縁層が交互に一層ずつ積層された積層体を有するものがある。積層体には、その積層方向に貫通する複数のメモリピラーが形成され、メモリピラーとワード線としての導電層が対向する部分にメモリセルが形成される。このようなメモリセルが配置されるセルアレイ領域は、複数の板状部により複数のブロックに分割されている。

ここで、導電層は、予め形成された複数の犠牲膜と複数の絶縁層が交互に一層ずつ積層された積層体における犠牲膜が置換されることにより形成される。このとき、板状部の端部を回り込むように犠牲膜が導電層へと置換されてしまう場合があり、これが生じると、セルアレイ領域をブロックに分割することができない事態となる。

米国特許第９７１１５２７号明細書 特開２０１９－１６１０５９号公報 米国特許第９７８０１０４号明細書

一つの実施形態は半導体記憶装置を提供する。この半導体記憶装置は、実施形態による半導体記憶装置は、積層体、複数の板状部、及び壁部を備える。積層体は、導電層と絶縁層とが交互に一層ずつ積層され、これら複数の導電層及び複数の絶縁層を貫通し、導電層の少なくとも１つと対向する部分にそれぞれメモリセルが形成される柱状体を含む。複数の板状部は、第１の方向に延びて、積層体を複数のブロックに分割する。壁部は、絶縁材料で形成され、第１の方向と交差する第２の方向と複数の導電層の積層方向とに延びる第１の部分と、該第１の部分の積層方向の上端と下端で接続する第２の部分とを含む。第２の部分は、第１の部分における第２の方向及び積層方向に延びる側面と積層方向とにより規定される角度よりも大きい角度で積層方向に対して傾斜する傾斜側面を有する。

一つの実施形態によれば、セルアレイ領域をブロックに簡便に分割することが可能な半導体記憶装置が提供される。

図１は、実施形態による半導体記憶装置の一例を模式的に示す上面図である。 図２は、実施形態による半導体記憶装置のセルアレイ領域及び階段領域の一部拡大上面図である。 図３（ａ）は、図２中のＬ１－Ｌ１線に沿った断面図であり、図３（ｂ）は、図２中のＬ２－Ｌ２線に沿った断面図である。 図４（ａ）は、実施形態による半導体記憶装置の壁部を示す、図１のＬ－Ｌ線に沿った断面図であり、図４（ｂ）は、当該壁部を示す、図１の領域ＴＰに対応する上面図である。 図５は、実施形態による半導体記憶装置の階段部及び壁部の形成方法を説明する一部断面図である。 図６は、図５に引き続いて、実施形態による半導体記憶装置の階段部及び壁部の形成方法を説明する一部断面図である。 図７（ａ）は、比較例による半導体記憶装置のセルアレイ領域の端部での積層体中の窒化シリコン層を模式的に示す上面図であり、図７（ｂ）は、実施形態による半導体記憶装置のセルアレイ領域の端部での積層体中の窒化シリコン層を模式的に示す上面図である。 図８は、２段に構成された階段部を模式的に示す断面図である。 図９は、実施形態による半導体記憶装置の壁部内に形成される貫通ビアを模式的に示す断面図である。

以下、添付の図面を参照しながら、本発明の限定的でない例示の実施形態について説明する。添付の全図面中、同一または対応する部材または部品については、同一または対応する参照符号を付し、重複する説明を省略する。また、図面は、部材もしくは部品間、または、種々の層の厚さの間の相対比を示すことを目的とせず、したがって、具体的な厚さや寸法は、以下の限定的でない実施形態に照らし、当業者により決定されてよい。

図１は、実施形態による半導体記憶装置１の一例を模式的に示す上面図である。図１に示すように、半導体記憶装置１は、チップ形状の基板Ｓｕｂと、基板Ｓｕｂの上に形成される周辺回路部（後述）と、周辺回路部の上に形成され、半導体記憶装置１の長手方向（ｘ方向）に並ぶ２つのメモリ部１０（プレーンとも言う）と、メモリ部１０の周囲を囲む周囲部２０とを有している。各メモリ部１０には、壁部ＷＰ、セルアレイ領域ＣＡ、階段領域ＳＡ、セルアレイ領域ＣＡ、及び壁部ＷＰがこの順にｘ方向に沿って配置されている。

また、メモリ部１０内には複数の板状部ＳＴが設けられている。各板状部ＳＴはｘ方向に延びており、一方の端部は、メモリ部１０の一方の壁部ＷＰの内部に位置し、他方の端部は、他方の壁部ＷＰ内に位置する。板状部ＳＴは、セルアレイ領域ＣＡ、階段領域ＳＡ、及びセルアレイ領域ＣＡを複数のブロックＢＬＫ（図２参照）へと分割する。また、板状部ＳＴは、ｚ方向にも延びており、後に説明するようにメモリ部１０を構成する積層体を貫通し、ソースライン内で終端している。板状部ＳＴは、本実施形態においては、例えば酸化シリコンなどの絶縁材料で形成されるライナー層ＬＬ（図２）と、その内側に例えばタングステンやモリブデンなどの金属で形成される導電部ＥＣとを有している。導電部ＥＣは、後述のソースラインと接続し、ソースコンタクトとして機能することができる。なお、板状部ＳＴは、全体として酸化シリコンなどの絶縁材料で形成されてもよい。

以下、セルアレイ領域ＣＡ及び階段領域ＳＡについて、図２及び図３を参照しながら説明する。図２は、セルアレイ領域ＣＡ及び階段領域ＳＡの一部拡大上面図であり、図１における領域ＥＰに相当する。図３（ａ）は、図２中のＬ１－Ｌ１線に沿った断面図であり、図３（ｂ）は、図２中のＬ２－Ｌ２線に沿った断面図である。なお、図３（ａ）においては、ソースラインＳＬの下方の構造と、層間絶縁膜ＩＬ１の上方の構造とを省略している。

図２を参照すると、階段領域ＳＡは、板状部ＳＴにより分割された複数のブロックＢＬＫの各々に一組の階段部ＳＲ及び貫通コンタクト部Ｃ４Ａを有している。また、階段部ＳＲと貫通コンタクト部Ｃ４Ａは、ｙ方向に沿って、交互に配置されている。また、セルアレイ領域ＣＡには、積層体（後述）をｚ方向に貫通する複数のメモリピラーＭＰが設けられている。メモリピラーＭＰは、ｘｙ平面視で格子状に配列されている。

図３（ａ）を参照すると、セルアレイ領域ＣＡには、複数の導電層ＷＬと複数の絶縁層ＯＬとが交互に一層ずつ積層された積層体ＳＫが設けられている。複数のメモリピラーＭＰは、積層体ＳＫの複数の導電層ＷＬ及び複数の絶縁層ＯＬを貫通するとともに、積層体ＳＫの下方に設けられるソースラインＳＬ内で終端している。ソースラインＳＬは、例えば導電性の多結晶シリコンで形成され得る。

メモリピラーＭＰは、有底のほぼ円筒形の形状を有し、中心から外側に向かって順次形成されたコア層ＣＯＲ、チャネル層ＣＨＮ、及びメモリ膜ＭＥＭを有している。ここで、コア層ＣＯＲは例えば酸化シリコン等で形成されてよく、チャネル層ＣＨＮは例えば導電性の多結晶シリコン又はアモルファスシリコン等で形成されてよい。また、図３（ａ）に示すように、メモリ膜ＭＥＭは、メモリピラーＭＰの中心から外側に向かう方向に沿って順次形成されたトンネル絶縁層ＴＮ、電荷蓄積層ＣＴ、及びブロック絶縁層ＢＫを有している。トンネル絶縁層ＴＮ及びブロック絶縁層ＢＫは例えば酸化シリコン等で形成されてよく、電荷蓄積層ＣＴは例えば窒化シリコン等で形成されてよい。なお、メモリ膜ＭＥＭは、ソースラインＳＬ内において部分的に除去されており、そのため、メモリピラーＭＰの外側面としてのチャネル層ＣＨＮがソースラインＳＬに接している。これにより、メモリピラーＭＰとソースラインＳＬとが電気的に接続される。

積層体ＳＫの導電層ＷＬと絶縁層ＯＬは、ｘ方向に沿って階段領域ＳＡにも延びており、階段領域ＳＡにおいて階段状に加工されている。具体的には、一組の導電層ＷＬ及び絶縁層ＯＬは、ソースラインＳＬから離れるほどｘ方向への延在長さが短くなるように加工されており、これにより、階段部ＳＲが形成されている。一方、積層体ＳＫの導電層ＷＬと絶縁層ＯＬは、階段部ＳＲに対しｙ方向の少なくとも一方側の板状部ＳＴに沿った領域でｘ方向に連続して延びており、これにより、積層体ＳＫの導電層ＷＬは、階段領域ＳＡのｘ方向両側に配置された２つのセルアレイ領域ＣＡにおいて、共通のワード線として機能する。なお、積層体ＳＫにおける最下層及び最上層の導電層ＷＬは、それぞれ選択ゲート線として機能してもよい。階段部ＳＲの上方には、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、絶縁層ＯＬと同じ絶縁材料（例えば酸化シリコン）で形成され得る。これにより、層間絶縁膜ＩＬ１と絶縁層ＯＬは実質的に一体化された絶縁膜となり、その中を、導電層ＷＬが異なる長さでｘ方向に延在し、それぞれテラス面ＴＲＲが提供される。各テラス面ＴＲＲには、層間絶縁膜ＩＬ１（及び絶縁層ＯＬ）を貫通するコンタクトが接続される。

また、層間絶縁膜ＩＬ１の上には絶縁膜ＳＯ１が形成されている。絶縁膜ＳＯ１は例えば酸化シリコンで形成されてよい。

次に、図３（ｂ）を参照すると、基板Ｓｕｂの表層には、素子分離部ＳＴＩにより区画された領域にトランジスタＴｒが形成されている。基板Ｓｕｂの上には、層間絶縁膜ＩＬ２が形成され、この中にトランジスタＴｒの拡散層（不図示）などと接続するビアＶや配線ＭＬが形成されている。トランジスタＴｒ、ビアＶ、配線ＭＬ、及び層間絶縁膜ＩＬ２により、周辺回路部ＰＥＲが形成されている。周辺回路部ＰＥＲは、例えば、動作対象のメモリセルが含まれる領域を特定するロウデコーダと、メモリセルが保持するデータを感知するセンスアンプ回路とを含み得る。

周辺回路部ＰＥＲの上方には、ソースラインＳＬを挟んで、積層体ＳＫが配置されている。板状部ＳＴは、絶縁膜ＳＯ１及び積層体ＳＫを貫通し、ソースラインＳＬ内で終端している。図示の例では、中央の板状部ＳＴと右側の板状部ＳＴの間に階段部ＳＲが設けられ、中央の板状部ＳＴと左側の板状部ＳＴの間に貫通コンタクト部Ｃ４Ａが設けられている。階段部ＳＲでは、絶縁膜ＳＯ１及び層間絶縁膜ＩＬ１を貫通して導電層ＷＬに接続するコンタクトＣＣが設けられている。コンタクトＣＣは、絶縁膜ＳＯ１の上に形成された絶縁膜ＳＯ２内に埋め込まれるプラグＣＣＰを介して、絶縁膜ＳＯ２の上に形成された上部配線ＵＬに接続される。

貫通コンタクト部Ｃ４Ａは、２つの板状部ＯＳＴと、これらの間に設けられる積層体ＴＳＫと、積層体ＴＳＫ及び積層体ＴＳＫ上の絶縁膜ＳＯ１を貫通する貫通コンタクトＣ４とを有している。板状部ＯＳＴは、絶縁膜ＳＯ１及び積層体ＴＳＫを貫通して、ソースラインＳＬ内に部分的に設けられた絶縁部ＩＰ内で終端している。また、板状部ＯＳＴは、図２に示すように、板状部ＳＴと同様にｘ方向に延びるが、板状部ＳＴに比べ短く、階段領域ＳＡの貫通コンタクト部Ｃ４Ａ内に留まる。また、板状部ＯＳＴは、酸化シリコンで形成される。

２つの板状部ＯＳＴの間の積層体ＴＳＫには、複数の窒化シリコン層ＳＮと、例えば酸化シリコンで形成される絶縁層ＯＬとが交互に一層ずつ積層されている。後に説明するように、積層体ＴＳＫの窒化シリコン層ＳＮはいわゆる犠牲層であり、これらが導電層ＷＬと置き換えられることにより、積層体ＳＫが形成される。一方で、貫通コンタクト部Ｃ４Ａでは、窒化シリコン層ＳＮが導電層ＷＬに置き換えられることなく、積層体ＴＳＫが残っている。このため、貫通コンタクトＣ４は、絶縁性の積層体ＴＳＫを貫通することとなり、導電層ＷＬからは絶縁される。

貫通コンタクトＣ４は、例えばタングステンやモリブデンなどの金属で形成され、上端において、絶縁膜ＳＯ２に埋め込まれたプラグＣ４Ｐを介して上層配線ＵＬに接続されている。また、貫通コンタクトＣ４の下端は、周辺回路部ＰＥＲ内の配線ＭＬと接続している。これにより、周辺回路部ＰＥＲと導電層ＷＬ（ワード線）とが、貫通コンタクトＣ４、プラグＣ４Ｐ、上層配線ＵＬ、プラグＣＣＰ、及びコンタクトＣＣを介して互いに電気的に接続される。

なお、図２及び図３では、６層の導電層ＷＬが図示されているが、導電層ＷＬの数はこれに限定されることなく、適宜決定されてよい。例えば４８層の導電層や６４層、９６層の導電層が形成されてもよい。

次に、図４（ａ）及び図４（ｂ）を参照しながら、壁部ＷＰについて説明する。図４（ａ）は、図１のＬ－Ｌ線に沿った断面図であり、図４（ｂ）は、図１の領域ＴＰに対応する上面図である。なお、図４（ａ）において、壁部ＷＰ及び積層体ＳＫ，ＴＳＫの上方の構造は、便宜上、図示を省略している。また、積層体ＳＫ内の導電層ＷＬ及び絶縁層ＯＬと、積層体ＴＳＫ内の絶縁層ＯＬ及び窒化シリコン層ＳＮとについても図示を省略する。

図４（ａ）に示すように、壁部ＷＰは漏斗部ＷＰ１と立設部ＷＰ２を有している。立設部ＷＰ２は、ソースラインＳＬの上面から立ち上がり、ｚ方向に延びている。漏斗部ＷＰ１は、立設部ＷＰ２の上に設けられ、下端において立設部ＷＰのｘ方向の幅と同じ幅を有し、ｚ方向に沿って拡幅する。これにより、漏斗部ＷＰ１は、立設部ＷＰ２のｙｚ側面とｚ方向とで規定される角度よりも大きい角度で傾斜する傾斜側面（図５の階段ＲＵ，ＲＤ参照）を有している。より具体的には、漏斗部ＷＰ１は、互いに対向する２つの傾斜側面を有し、ｚ方向に沿って対向距離が大きくなる。言い換えると、漏斗部ＷＰ１の下端のｘ方向の幅をＷｌ（立設部ＷＰ２のｘ方向の幅）とし、上端のｘ方向の幅をＷｕとすると、Ｗｕ＞Ｗｌという関係が成り立つ。さらに、壁部ＷＰのセルアレイ領域ＣＡ側の側面には、積層体ＳＫ内の絶縁層ＯＬ及び導電層ＷＬ（図４（ａ）にて不図示）の各々が接しており、周囲部２０側の側面には積層体ＴＳＫが接している。また、壁部ＷＰはｙ方向とｚ方向に延びるとともに、ｘ方向に半導体記憶装置１のメモリ部１０と周囲部２０とを区分けしていると言うこともできる。

また、漏斗部ＷＰ１の図中左側の側面は、図３（ａ）を参照しながら説明した階段部ＳＲと同様に、積層体ＳＫの導電層ＷＬがテラス面となった階段により規定されている。言い換えると、この階段のテラス面を構成する導電層ＷＬは、立設部ＷＰ２からｚ方向に離れるほど、セルアレイ領域ＣＡに近い位置で終端する。一方、漏斗部ＷＰ１の図中右側の側面は、積層体ＴＳＫの窒化シリコン層ＳＮがテラス面となった階段により規定されている。この階段のテラス面を構成する窒化シリコン層ＳＮは、立設部ＷＰ２からｚ方向に離れるほど、セルアレイ領域ＣＡから遠い位置で終端する。このような構成により、漏斗部ＷＰ１のｘ方向の幅は、ｚ方向に沿って段階的に変化することとなる。このような形状となるのは、壁部ＷＰが、後に説明するように階段部ＳＲと同じ工程により形成されるためである。
また、立設部ＷＰ２の高さをＨとすると、Ｈ／Ｗｌ＞０．５という関係が成り立つ。すなわち、立設部ＷＰ２の高さは、その幅（Ｗｌに等しい）の半分よりも大きい。後に説明するように、立設部ＷＰ２は、立設部ＷＰ２のためのスリットＧＰＷ（後述）を例えば酸化シリコンで埋め込むことにより形成される。立設部ＷＰ２の高さと幅の比Ｈ／Ｗｌが０．５以下の場合には、スリットＧＰＷに埋め込まれた酸化シリコンにボイドなどが生じるおそれがある。このため、Ｈ／Ｗｌ＞０．５という関係が成り立つことが望ましい。

次に、図４（ｂ）を参照すると、壁部ＷＰの左側にはセルアレイ領域ＣＡが配置され、積層体ＳＫを貫通するメモリピラーＭＰ（図３（ａ））がｘｙ平面視で格子状に配置されている。また、セルアレイ領域ＣＡをｙ方向に分割するスリットＳＴはｘ方向に延び、そのｘ方向端部が壁部ＷＰ内に位置する。より詳しくは、スリットＳＴのｘ方向端部は、壁部ＷＰの立設部ＷＰ２内で終端する。ただし、スリットＳＴのｘ方向端部は、ｘ方向に立設部ＷＰ２を超えた位置にあってもよい。言い換えると、スリットＳＴはｘ方向へ延び、その端部が、立設部ＷＰ２に少なくとも接していればよい。

なお、壁部ＷＰと同じ工程により形成される階段部ＳＲにおいて、その最下段におけるｙｚ断面形状は、図４（ａ）に示した壁部ＷＰの断面形状とほぼ同様となるように加工されてもよい。

続いて、図５及び図６を参照しながら、階段部ＳＲ及び壁部ＷＰの形成方法について説明する。図５及び図６は、階段部ＳＲ及び壁部ＷＰの形成方法を説明する一部断面図である。なお、これらの図において、（Ａａ）、（Ａｂ）、・・・等は、階段部ＳＲの一部断面を示し、（Ｂａ）、（Ｂｂ）、・・・等は、壁部ＷＰの一部断面を示す。また、階段部ＳＲの一部断面は、図３（ａ）の階段領域ＳＡに対応し、壁部ＷＰの一部断面は、図４（ａ）に対応している。さらに、図示の便宜上、階段部ＳＲ及び壁部ＷＰが形成される積層体ＴＳＫのすべての層は図示されていない場合があり、各工程を説明するうえで適当な層数を有する積層体ＴＳＫが図示されている。また、積層体ＴＳＫ内の絶縁層ＯＬ及び窒化シリコン層ＳＮについても図示を省略する。さらに、エッチングに使用されるレジスト膜については、その上面の位置を模式的に図示している。

図５（Ａａ）及び（Ｂａ）を参照すると、ソースラインＳＬ（不図示）の上に形成された積層体ＴＳＫの上面にレジスト膜ＲＦ１が形成されている。レジスト膜ＲＦ１は、階段部ＳＲが形成されるべき位置に複数の開口ＯＰ１を有している。また、レジスト膜ＲＦ１は、壁部ＷＰが形成されるべき位置に開口ＯＰＷ１を有している。ここで、レジスト膜ＲＦ１を用いて積層体ＴＳＫの一組の絶縁層ＯＬ及び窒化シリコン層ＳＮがエッチングされ、レジスト膜ＲＦ１がスリミングされ（すなわち、開口ＯＰ１，ＯＰＷ１が拡大され）、そのレジスト膜ＲＦ１を用いて積層体ＴＳＫの更に一組の絶縁層ＯＬ及び窒化シリコン層ＳＮがエッチングされるという工程が所定の回数繰り返され、図５（Ａａ）及び（Ｂｂ）に示す階段部ＳＲ１が形成される。ここで、エッチングには例えば反応性イオンエッチング（ＲＩＥ）法を利用することができる。

階段部ＳＲ１は、上面ＵＳから底面ＬＳに向かって降段する右下がり階段ＲＤと、底面ＬＳから他の上面ＵＳに向かって昇段する右上がり階段ＲＵとを有している。階段ＲＤ及びＲＵでは、積層体ＴＳＫ内の絶縁層ＯＬがテラス面となって露出している。エッチングとスリミングが繰り返されることにより、階段ＲＤ及びＲＵは、ｘｚ平面内において、ｚ方向を中心として互いに対称となる。なお、これまでの工程により形成された階段部ＳＲ１は、壁部ＷＰでは、漏斗部ＷＰ１に対応し、したがって、漏斗部ＷＰ１もまた図４（ａ）中の左側の側面と右側の側面とがｚ方向に対し対称となる。

次いで、図５（Ａｂ）及び（Ｂｂ）に示すように、レジスト膜ＲＦ１が除去され、レジスト膜ＲＦ２が形成される。レジスト膜ＲＦ２は開口ＯＰ２及びＯＰＷ２を有している。開口ＯＰ２からは、図５（Ａａ）に示した階段部ＳＲ１の底面ＬＳのほぼ中央から、右下がり階段ＲＤを経て、上面ＵＳのほぼ中央までが露出している。また、壁部ＷＰのための開口ＯＰＷ２は、レジスト膜ＲＦ１の初期の（スリミング前の）開口ＯＰＷ１と同じ幅を有している。レジスト膜ＲＦ２を用いて積層体ＴＳＫを一括してエッチングすると、右下がり階段ＲＤが、右上がり階段ＲＵよりも全体的に低くなる。言い換えると、上述のエッチングとスリミングの繰り返しにより、一段ずつ形成された右下がり階段ＲＤが、積層体ＴＳＫの下層に転写される。この場合であっても、階段ＲＤでは絶縁層ＯＬがテラス面として露出する。また、レジスト膜ＲＦ２の開口ＯＰＷ２の下方には、その開口寸法にほぼ等しいスリットＧＰＷが形成される。ただし、プロセス条件のばらつきや、使用するエッチング装置の特性により、スリットＧＰＷの幅（ｘ方向の長さ）が下端に向かって小さくなったり、部分的に大きくなったりすることがあり、また、スリットＧＰＷが湾曲する場合もある。このような場合、スリットＧＰＷに例えば酸化シリコンを埋め込むことにより形成される壁部ＷＰの立設部ＷＰ２もまた、下端に向かって細くなったり、部分的に太くなったり、湾曲することとなる。それでも尚、壁部ＷＰは、ソースラインＳＬの上面から立ち上がり、ｚ方向に延びているということができる。

続けて、図５（Ａｃ）及び（Ｂｃ）に示すように、レジスト膜ＲＦ２に代わりレジスト膜ＲＦ３が積層体ＴＳＫ上に形成される。レジスト膜ＲＦ３は開口ＯＰ３及びＯＰＷ２を有している。開口ＯＰ３からは、一組の右下がり階段ＲＤ及び右上がり階段ＲＵが一つ置きに露出している。一方、開口ＯＰＷ２は、上述のレジスト膜ＲＦ２の開口ＯＰＷ２と同じ寸法を有し、同じ位置に開口する。レジスト膜ＲＦ３を用いて積層体ＴＳＫを更にエッチングすると、図５（Ａｃ）及び（Ｂｃ）に示すように、開口ＯＰ３から露出していた一組の右下がり階段ＲＤ及び右上がり階段ＲＵが、隣接する他の一組の右下がり階段ＲＤ及び右上がり階段ＲＵよりも全体的に低くなる。また、レジスト膜ＲＦ３の開口ＯＰＷ２の下方では、スリットＧＰＷがさらにエッチングされて深くなる。なお、レジスト膜ＲＦ３の開口ＯＰＷ２と、先のエッチングに用いられたレジスト膜ＲＦ２（図５）の開口部ＯＰＷ２との間に位置ずれが生じることがある。この場合、このエッチングにより形成されたスリットＧＰＷの側面と、先のエッチングにより形成されたスリットＧＰＷの側面とが連続的に繋がらずに、段差が生じてもよい。また、そのような位置ずれを考慮し、レジスト膜ＲＦ３の開口ＯＰＷ２の幅（ｘ方向の長さ）をレジスト膜ＲＦ２の開口ＯＰＷ２の幅よりも小さく設定してもよい。この場合には、スリットＧＰＷの幅は、エッチングの進行方向に沿って段が付くように狭くなってよい。また、後に説明するように、スリットＧＰＷを絶縁材料（例えば酸化シリコン）で埋め込むことにより形成される壁部ＷＰの立設部ＷＰ２においても側壁に段差が生じてよく、また、立設部ＷＰ２の幅は、下方に向かって（ソースラインＳＬ（図４（ａ）に向かって）、段が付くように狭くなってよい。

次に、図５（Ａｄ）及び（Ｂｄ）に示すように、レジスト膜ＲＦ３に代わりレジスト膜ＲＦ４が積層体ＴＳＫ上に形成される。レジスト膜ＲＦ４は開口ＯＰ４及びＯＰＷ２を有している。開口ＯＰ４からは、隣接する四組の右下がり階段ＲＤ及び右上がり階段ＲＵが露出している。一方、開口ＯＰＷ２は、上述のレジスト膜ＲＦ３の開口ＯＰＷ２と同じ寸法を有し、同じ位置に開口する。レジスト膜ＲＦ４を用いて積層体ＴＳＫを更にエッチングすると、図５（Ａｄ）及び（Ｂｄ）に示すように、開口ＯＰ４から露出していた四組の右下がり階段ＲＤ及び右上がり階段ＲＵが全体的に低くなる。また、レジスト膜ＲＦ４の開口ＯＰＷ２の下方では、スリットＧＰＷがさらにエッチングされて深くなる。この場合にも、このエッチングにより形成されたスリットＧＰＷの側面と、先のエッチングにより形成されたスリットＧＰＷの側面との間に段差が生じてもよい。また、スリットＧＰＷひいては壁部ＷＰの立設部ＷＰ２の幅が段階的に狭くなってもよい。

続けて、図６（Ａａ）及び（Ａｂ）に示すように、レジスト膜ＲＦ４に代わりレジスト膜ＲＦ５が積層体ＴＳＫ上に形成される。レジスト膜ＲＦ５は開口ＯＰ５及びＯＰＷ２を有している。開口ＯＰ５からは、先の四組の右下がり階段ＲＤ及び右上がり階段ＲＵのうちの図中左側の二組の右下がり階段ＲＤ及び右上がり階段ＲＵが露出している。一方、開口ＯＰＷ２は、上述のレジスト膜ＲＦ４の開口ＯＰＷ２と同じ寸法を有し、同じ位置に開口する。レジスト膜ＲＦ５を用いて積層体ＴＳＫを更にエッチングすると、図６（Ａａ）及び（Ｂａ）に示すように、開口ＯＰ５から露出していた二組の右下がり階段ＲＤ及び右上がり階段ＲＵが全体的に低くなる。ここで、図６（Ａａ）を参照すると、右上がり階段ＲＵと右下がり階段ＲＤがｘ方向に交互に配置され、右上がり階段ＲＵは、概ね、同一の右上がりスロープを構成している。以上により、積層体ＴＳＫ内のすべての絶縁層ＯＬの一部がテラス面として露出することとなり、階段部ＴＳＲが得られる。また、レジスト膜ＲＦ４の開口ＯＰＷ２の下方では、スリットＧＰＷがさらにエッチングされて深くなり、積層体ＴＳＫの下面、すなわちソースラインＳＬ（不図示）の上面まで到達している。

次いで、図６（Ａｂ）及び（Ｂｂ）に示すように、階段部ＴＳＲ及びスリットＧＰＷが形成された積層体ＴＳＫの上方に絶縁膜ＳＯ３が形成される。絶縁膜ＳＯ３は、例えば酸化シリコンで形成されてよい。これにより、階段部ＴＳＲは絶縁膜ＳＯ３で埋め込まれ、スリットＧＰＷもまた絶縁膜ＳＯ３で埋め込まれる。この後、積層体ＴＳＫの上面に形成される絶縁膜ＳＯ３を例えば化学機械研磨（ＣＭＰ）法により除去すると、図６（Ａｃ）及び（Ｂｃ）に示すように、階段部ＴＳＲを有する積層体ＴＳＫの上方に層間絶縁膜ＩＬ１が形成され、壁部ＷＰの漏斗部ＷＰ１の上面が露出する。

引き続いて、積層体ＴＳＫ、層間絶縁膜ＩＬ１、及び壁部ＷＰの上に、絶縁膜ＳＯ１（図３（ｂ））が形成された後、フォトリソグラフィ技術とエッチング技術を利用して、メモリピラーＭＰのための複数のホール（不図示）がセルアレイ領域ＣＡ（図２）に形成される。これらのホール内に、メモリ膜ＭＥＭ、チャネル層ＣＨＮ、及びコア層ＣＯＲを内側面から順次形成することによりメモリピラーＭＰが形成される（図３（ａ））。なお、このとき階段領域ＳＡには、メモリピラーＭＰの形成と並行して、後述する犠牲層と導電層との置換工程の際に犠牲層が除去された積層体ＴＳＫの支えとなる支持柱（不図示）が形成されてもよい。

また、フォトリソグラフィ技術とエッチング技術を利用して、板状部ＳＴのためのスリットＧＰ（図７参照）と、板状部ＯＳＴのためのスリット（不図示）とが形成される。板状部ＯＳＴのためのスリットが例えば酸化シリコンで埋め込まれて、板状部ＯＳＴが得られる。続けて、スリットＧＰを通して積層体ＴＳＫ内の窒化シリコン層ＳＮをエッチングして除去し、窒化シリコン層ＳＮの除去により形成された空間にタングステンやモリブデンなどの金属を埋め込むことにより、導電層ＷＬが形成される。これにより、階段部ＳＲを有する積層体ＳＫが得られる（図３（ａ））。なお、貫通コンタクト部Ｃ４Ａ内の２つの板状部ＯＳＴの間の領域では、酸化シリコンで形成された板状部ＯＳＴによりエッチングがブロックされ、したがって、窒化シリコン層ＳＮはエッチングされることなく残る（図３（ｂ））。この後、板状部ＳＴのためのスリットＧＰがライナー層ＬＬ及び導電部ＥＣ（図２）より埋め込まれて、板状部ＳＴが得られる。

さらに、絶縁膜ＳＯ１及び層間絶縁膜ＩＬ１を貫通し、積層体ＳＫのテラス面である導電層ＷＬに到達するコンタクトＣＣ（図３（ａ））が形成され、絶縁膜ＳＯ１及び貫通コンタクト部Ｃ４Ａに残る積層体ＴＳＫを貫通し、周辺回路部ＰＥＲの所定の配線ＭＬに到達する貫通コンタクト部Ｃ４Ａが形成される。以上により得られた構造の上に絶縁膜ＳＯ２（図３（ｂ））を形成し、コンタクトＣＣの上端と接続するプラグＣＣＰと、貫通コンタクトＣ４の上端と接続するプラグＣ４Ｐとが絶縁膜ＳＯ２に埋め込まれ、これらのプラグＣＣＰ、Ｃ４Ｐと接続する上部配線ＵＬが形成される。

なお、層間絶縁膜ＩＬ１が形成された後に、その上に再び積層体ＴＳＫを形成し、図５及び図６を参照しながら説明した工程を繰り返してもよい。図８は、このような工程の繰り返しにより、２段に構成された階段部を模式的に示す断面図である。図中の領域Ｔ１における階段部ＴＳＲ_ｔ１は、図６（Ａｃ）に示した階段部ＴＳＲとほぼ同じであり、その右上方に階段部ＴＳＲ_ｔ１と連続して延びる階段部ＴＳＲ_ｔ２と、これを埋め込む層間絶縁膜ＩＬ３が形成されている。また、これと並行して、上述の壁部ＷＰと同様の壁部ＷＰ_ｔ１と、壁部ＷＰ_ｔ１とほぼ同一の形状を有し、その上に形成される壁部ＷＰ_ｔ２とが得られる。このように図５及び図６の工程を繰り返すことにより、階段部ＴＳＲ_ｔ１，ＴＳＲ_ｔ２を形成すれば、積層体ＴＳＫの窒化シリコン層ＳＮを導電層ＷＬに置換したとき、導電層ＷＬ（ワード線）の数をほぼ２倍とすることができるため、メモリセルの数も２倍とすることが可能となる。すなわち、半導体記憶装置１の記憶容量を増大することが可能となる。また、図５及び図６の工程を更に繰り返すことにより、層間絶縁膜ＩＬ３の上に、追加の階段部を設けることも可能である。

次に、比較例を参照しながら、実施形態による半導体記憶装置１により奏される効果について説明する。図７（ａ）は、比較例による半導体記憶装置のセルアレイ領域の端部における積層体の窒化シリコン層を模式的に示す上面図であり、図７（ｂ）は、実施形態による半導体記憶装置１のセルアレイ領域ＣＡの端部における積層体の窒化シリコン層を模式的に示す上面図である。

上述のとおり、導電層ＷＬは、積層体ＴＳＫのうちの窒化シリコン層ＳＮがエッチングされ、これにより生じた空間ＥＳ１にタングステンなどの金属が埋め込まれることにより形成される。窒化シリコン層ＳＮのエッチングは、板状部ＳＴのためのスリットＧＰからエッチング液を注入することにより行われる。図７（ａ）では、エッチングは、矢印ＡＰで示すようにスリットＧＰの長手方向（ｘ方向）と直交する方向だけでなく、矢印ＡＲで示すように、スリットＧＰの端部ＥＧＰから概ね半円状にも進行する。このため、壁部ＷＰが無い場合には、窒化シリコン層ＳＮがエッチングされ除去されることにより生じた空間ＥＳ１は、ｘ方向にスリットＧＰの端部ＥＧＰを超えて広がってしまう。この後、空間ＥＳ１に金属を埋め込むことにより、導電層ＷＬを形成すると、導電層ＷＬもまたスリットＧＰの端部ＥＧＰよりもｘ方向に延びることとなる。この場合、一つのブロックＢＬＫにおいてスリットＧＰの端部ＥＧＰよりもｘ方向に延びた導電層ＷＬは、隣接するブロックＢＬＫにおいてスリットＧＰの端部ＥＧＰよりもｘ方向に延びた導電層ＷＬと接合する。すなわち、両ブロックＢＬＫの導電層ＷＬが導通してしまい、板状部ＳＴにより、セルアレイ領域ＣＡを複数のブロックＢＬＫに分割することができなくなってしまう。言い換えると、ブロックＢＬＫを電気的に分離するという板状部ＳＴの役割が損なわれてしまう。

一方、本実施形態によれば、図７（ｂ）に示すように壁部ＷＰがあり、板状部ＳＴのためのスリットＧＰがｘ方向に延び、その端部ＥＧＰが壁部ＷＰ（図示の例では、立設部ＷＰ２）内に位置している。また、壁部ＷＰは、窒化シリコンのエッチング液に対してエッチング耐性を有する酸化シリコンで形成されている。したがって、窒化シリコン層ＳＮが端部ＥＧＰを超えてｘ方向にまでエッチングされるのが防止される。すなわち、窒化シリコン層ＳＮを除去することにより形成される空間ＥＳ２もまたｘ方向にスリットＧＰの端部ＥＧＰを超えることがない。したがって、導電層ＷＬを形成しても、ブロックＢＬＫ間の電気的な分離が維持される。

なお、壁部ＷＰを設けることなく、窒化シリコン層ＳＮから置き換えられた導電層ＷＬによりブロックＢＬＫ間で導通が起こらないようにするためには、例えば、スリットＧＰ（板状部ＳＴ）の端部ＥＧＰ近傍において積層体ＴＳＫを階段状に加工して階段部（ダミー階段部）を形成することが考えられる。これによれば、積層体ＴＳＫ中の窒化シリコン層ＳＮを端部ＥＧＰから段階的に遠ざけることができ、したがって、窒化シリコン層ＳＮの除去後の空間が、端部ＥＧＰを超えてｘ方向に延びるのが防止される。よって、導電層ＷＬを形成しても、ブロックＢＬＫ間での電気的な導通を防止することが可能である。しかしながら、これによれば、端部ＥＧＰ近傍において積層体ＴＳＫの全層を階段状に加工し、その上方及び側方（すなわち、ｘ方向に並ぶ２つのメモリ部の間など）の領域に例えば酸化シリコン膜を形成し、平坦化するといった工程が必要となる。このため、階段の段数（すなわち、積層体ＴＳＫ中の窒化シリコン層ＳＮの数）が多い場合には、相当の膜厚の酸化シリコン膜により広大な領域を埋め込む必要が生じ、材料コストの増加を招く。

しかし、本実施形態では、スリットＧＰ（板状部ＳＴ）の端部ＥＧＰ近傍において積層体ＴＳＫの全層を階段状に加工する必要はなく、積層体ＴＳＫの大部分の層に対しては高さと幅の比Ｈ／Ｗｌが０．５を超える立設部ＷＰ２のためのスリットＧＰＷ（図６（Ｂａ））を形成したうえで、このようにアスペクト比の大きいスリットＧＰＷ内を少量の絶縁材料により埋め込むだけでよい。したがって、広大な領域への酸化シリコン膜の形成や、その後の相当量の膜厚の酸化シリコン膜に対する平坦化工程も必要ない。すなわち、本実施形態によれば、材料コストが増大したり、余分な工程を追加したりすることなく、安価で簡便な工程により、ブロック間の電気的な分離を実現することが可能である。

また、壁部ＷＰは、図４（ａ）に示すように、積層体ＴＳＫを貫通してソースラインＳＬの上面付近で終端する一方、板状部ＳＴは、図３（ｂ）に示すように、ソースラインＳＬ内で終端する。すなわち、板状部ＳＴのためのスリットＧＰの底面は、壁部ＷＰのためのスリットＧＰＷ（図６（Ｂａ））の底面よりも深く位置する。上述のとおり、板状部ＳＴのためのスリットＧＰは、階段部ＴＳＲ及び壁部ＷＰが形成された後に、層間絶縁膜ＩＬ１、積層体ＴＳＫ、及び壁部ＷＰを貫通するように形成される。すなわち、本実施形態による製造方法によれば、壁部ＷＰは階段部ＳＲと同工程で形成され、その後に板状部ＳＴのためのスリットＧＰが形成されるため、壁部ＷＰと板状部ＳＴとの間にはそれぞれの底面の高低差が生じる。したがって、仮に板状部ＳＴの全体が、壁部ＷＰと同一の酸化シリコンなどの絶縁材料により形成された場合であっても、本実施形態による半導体記憶装置１では、壁部ＷＰ及び板状部ＳＴと対応する各部分がそれぞれ個別に確実に識別され得る。

また、本実施形態においては、壁部ＷＰは、階段部ＳＲと同時に形成されるため、壁部ＷＰを形成するための別途の工程は不要である。すなわち、製造コストの増加なしに壁部ＷＰが形成され得る。

さらに、本実施形態による半導体記憶装置１では、複数の導電層ＷＬと複数の絶縁層ＯＬとが交互に一層ずつ積層される積層体ＳＫのｙ方向に延びる端部は、積層体ＳＫと壁部ＷＰとの当接面により規定される。また、積層体ＳＫのｘ方向に延びる端部は、板状部ＳＴのためのスリットＧＰを通して窒化シリコン層ＳＮを除去する際に、ｙ方向における両端のスリットＧＰから窒化シリコンのエッチング液が届かずに除去されずに残った窒化シリコン層ＳＮと、当該両端のスリットＧＰを通して窒化シリコン層ＳＮから置き換えられた導電層ＷＬとの界面により規定される。これにより、メモリ部１０（図１）を取り囲む周囲部２０が、複数の窒化シリコン層ＳＮと複数の絶縁層ＯＬとが交互に一層ずつ積層された積層体ＴＳＫにより構成されることとなる。ここで、複数個の半導体記憶装置１が形成されたシリコンウエハなどの半導体基板から個々の半導体記憶装置１を切り出すためのスクライブラインは、周囲部２０、すなわち積層体ＴＳＫ内に設定することができる。すなわち、導電層ＷＬを含む積層体ＳＫ内にスクライブラインを設定する必要がなく、したがって、スクライブ時のコンタミネーションが低減され得る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

変更の一例として、壁部ＷＰ内に貫通ビアを形成することが考えられる。図９は、壁部ＷＰを貫通してソースラインＳＬ内で終端する貫通ビアを模式的に示す断面図である。図のとおり、貫通ビアＴＶは、壁部ＷＰをｚ方向に貫通してソースラインＳＬに到達している。貫通ビアＴＶは、壁部ＷＰを貫通し、ソースラインＳＬ内で終端するホールを形成し、そのホールを例えばタングステンやモリブデンなどの金属で埋め込むことにより形成され得る。上述のとおり、壁部ＷＰは例えば酸化シリコンなどの絶縁材料で形成されているため、そこを貫通する貫通ビアＴＶは周囲から絶縁される。そして、貫通ビアＴＶの上端に設けられるプラグ（不図示）を介して、上部配線等と接続される。これにより、貫通ビアＴＶはソースコンタクトとして機能することができる。

１…半導体記憶装置、１０…メモリ部、２０…周囲部、ＷＰ…壁部、ＷＰ１…漏斗部、ＷＰ２…立設部、ＣＡ…セルアレイ領域、ＳＡ…階段領域、ＳＴ，ＯＳＴ…板状部、ＢＬＫ…ブロック、ＬＬ…ライナー層、ＥＣ…導電部、ＳＲ…階段部、ＴＲＲ…テラス面、ＣＣ…コンタクト、Ｃ４Ａ…貫通コンタクト部、Ｃ４…貫通コンタクト、ＭＰ…メモリピラー、ＣＯＲ…コア層、ＣＨＮ…チャネル層、ＭＥＭ…メモリ膜、ＴＮ…トンネル絶縁層、ＣＴ…電荷蓄積層、ＢＫ…ブロック絶縁層、ＷＬ…導電層、ＯＬ…絶縁層、ＳＮ…窒化シリコン層、ＳＫ，ＴＳＫ…積層体、ＳＬ…ソースライン、ＩＬ１，ＩＬ２，ＩＬ３…層間絶縁膜、ＳＯ１，ＳＯ２，ＳＯ３…絶縁膜、Ｓｕｂ…基板、ＳＴＩ…素子分離部、Ｔｒ…トランジスタ、Ｖ…ビア、ＭＬ…配線、ＰＥＲ…周辺回路部、ＣＣＰ，Ｃ４Ｐ…プラグ、ＲＦ１，ＲＦ２，ＲＦ３，ＲＦ４，ＲＦ５…レジスト膜、ＧＰ，ＧＰＷ…スリット。

Claims (5)

1. 複数の導電層と複数の絶縁層とが交互に一層ずつ積層され、これら複数の導電層及び複数の絶縁層を貫通し、前記複数の導電層の少なくとも１つと対向する部分にそれぞれメモリセルが形成される複数の柱状体を含む積層体と、
   第１の方向に延びて、前記積層体を複数のブロックに分割する、絶縁材料を含む複数の板状部と、
   絶縁材料で形成され、前記第１の方向と交差する第２の方向と前記複数の導電層の積層方向とに延びる第１の部分と、該第１の部分の前記積層方向の上端と下端で接続する第２の部分とを含み、当該第２の部分が、前記第１の部分における前記第２の方向及び前記積層方向に延びる側面と前記積層方向とにより規定される角度よりも大きい角度で前記積層方向に対して傾斜する傾斜側面を有する壁部と
   を備える、半導体記憶装置。
2. 前記第２の部分の前記第１の方向における寸法が、前記第１の部分から遠ざかるに従って、階段状に大きくなる、請求項１に記載の半導体記憶装置。
3. 前記第１の部分の前記積層方向に沿った長さをＨとし、
   前記第１の部分の上端における前記第１の方向の寸法をＷｌとすると、
   Ｈ／Ｗｌ＞０．５という関係が成り立つ、請求項１または請求項２に記載の半導体記憶装置。
4. 複数の導電層と複数の第１の絶縁層とが交互に一層ずつ積層されこれら複数の導電層及び複数の第１の絶縁層を貫通し、前記複数の導電層の少なくとも１つと対向する部分にそれぞれメモリセルが形成される複数の柱状体、及び、第１の方向における前記メモリセルが形成される部分の間に前記複数の導電層が階段状に加工された階段部を含む第１の積層体と、
   前記第１の方向に延びて、前記第１の積層体を複数のブロックに分割する、絶縁材料を含む複数の板状部と、
   前記第１の方向と交差する第２の方向に延びる第１の面及び第２の面を有し、絶縁材料で形成される壁部であって、前記複数の導電層の各々が前記第１の面に当接し、前記複数の板状部の端部が前記第１の面に接続する当該壁部と、
   複数の第２の絶縁層と複数の第３の絶縁層とが交互に一層ずつ積層され、前記壁部の前記第１の面に対向する前記第２の面に当接する第２の積層体と
   を備える、半導体記憶装置。
5. 前記複数の導電層の積層方向に沿って前記壁部を貫通する、導電材料で形成される配線部を更に備える、請求項１から４のいずれか一項に記載の半導体記憶装置。
   
   

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