JP2023090215A - 半導体記憶装置 - Google Patents

Abstract

【課題】積層体の沈み込みを抑制すること。【解決手段】実施形態の半導体記憶装置１は、複数の導電層ＷＬと複数の第１の絶縁層ＯＬとが１層ずつ交互に積層され、複数の導電層ＷＬが階段状に加工された階段部ＳＰを含む積層体ＬＭと、積層体ＬＭ内を積層方向に延び、複数の導電層ＷＬの少なくとも一部との交差部にそれぞれメモリセルＭＣを形成する第１のピラーＰＬと、階段部ＳＰにて積層体ＬＭ内を積層方向に延びる第２のピラーＨＲと、を備え、第２のピラーＨＲは、積層体ＬＭ内を積層方向に延びる第２の絶縁層ＣＲｄと、第２の絶縁層ＣＲｄの側壁を覆う半導体層ＣＮｄと、半導体層ＣＮｄの側壁に接して配置され、半導体層ＣＮｄの側壁を覆う第３の絶縁層ＴＮｄと、第３の絶縁層ＴＮｄの側壁に接して配置され、第３の絶縁層ＴＮｄの側壁を覆う第４の絶縁層ＢＫｄと、を含み、第３及び第４の絶縁層ＴＮｄ，ＢＫｄは同種の材料を含む。【選択図】図２

Description

本発明の実施形態は、半導体記憶装置に関する。

３次元不揮発性メモリ等の半導体記憶装置においては、複数の導電層と複数の絶縁層とが交互に積層された積層体中にメモリセルを３次元に配置する。しかし、一部領域において、積層体が積層方向に沈み込み、積層体の上面に凹凸が生じてしまうことがある。

特開２０２０－１２６９３８号公報 特開２０２１－０３４６５１号公報

１つの実施形態は、積層体の沈み込みを抑制することができる半導体記憶装置を提供することを目的とする。

実施形態の半導体記憶装置は、複数の導電層と複数の第１の絶縁層とが１層ずつ交互に積層され、前記複数の導電層が階段状に加工された階段部を含む積層体と、前記階段部から前記積層体の積層方向と交差する第１の方向に離れた前記積層体内を前記積層方向に延び、前記複数の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成する第１のピラーと、前記階段部にて前記積層体内を前記積層方向に延びる第２のピラーと、を備え、前記第２のピラーは、前記積層体内を前記積層方向に延びる第２の絶縁層と、前記第２の絶縁層の側壁を覆う半導体層と、前記半導体層の側壁に接して配置され、前記半導体層の側壁を覆う第３の絶縁層と、前記第３の絶縁層の側壁に接して配置され、前記第３の絶縁層の側壁を覆う第４の絶縁層と、を含み、前記第３及び第４の絶縁層は同種の材料を含む。

実施形態にかかる半導体記憶装置の概略の構成例を示す図。 実施形態にかかる半導体記憶装置の構成の一例を示す断面図。 実施形態にかかる半導体記憶装置の階段領域を含む上面図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。 実施形態の変形例１にかかる半導体記憶装置の階段部の構成の一例を示す断面図。 実施形態の変形例１にかかる半導体記憶装置の階段領域を含む上面図。 実施形態の変形例１にかかる半導体記憶装置の階段部にコンタクトホールが形成される様子を示すＸ方向に沿う断面図。 実施形態の変形例２にかかる半導体記憶装置の階段部の構成の一例を示すＹ方向に沿う断面図。 実施形態の変形例２にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。 実施形態の変形例２にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。

（半導体記憶装置の構成例）
図１は、実施形態にかかる半導体記憶装置１の概略の構成例を示す図である。図１（ａ）は半導体記憶装置１のＸ方向に沿う断面図であり、図１（ｂ）は半導体記憶装置１のレイアウトを示す模式的な平面図である。ただし、図１（ａ）においては図面の見やすさを考慮してハッチングを省略する。また、図１（ａ）においては一部の選択ゲート線、上層配線が省略されている。

なお、本明細書において、Ｘ方向およびＹ方向は共に、後述するワード線ＷＬの面の向きに沿う方向であり、Ｘ方向とＹ方向とは互いに直交する。また、後述するワード線ＷＬの電気的な引き出し方向を第１の方向と呼ぶことがあり、この第１の方向はＸ方向に沿う方向である。また、第１の方向と交差する方向を第２の方向と呼ぶことがあり、この第２の方向はＹ方向に沿う方向である。ただし、半導体記憶装置１は製造誤差を含みうるため、第１の方向と第２の方向とは必ずしも直交しない。

図１に示すように、半導体記憶装置１は、基板ＳＢ上に、周辺回路ＣＵＡ、メモリ領域ＭＲ、貫通コンタクト領域ＴＰ、及び階段領域ＳＲを備える。

基板ＳＢは、例えばシリコン基板等の半導体基板である。基板ＳＢ上にはトランジスタＴＲ及び配線等を含む周辺回路ＣＵＡが配置されている。周辺回路ＣＵＡは、後述するメモリセルの動作に寄与する。

周辺回路ＣＵＡは絶縁層５０で覆われている。絶縁層５０上にはソース線ＳＬが配置されている。ソース線ＳＬ上には複数のワード線ＷＬが積層されている。複数のワード線ＷＬは絶縁層４９で覆われている。絶縁層４９は、複数のワード線ＷＬの周囲にも広がっている。

複数のワード線ＷＬには、ワード線ＷＬを積層方向に貫通し、かつ、Ｘ方向に沿う方向に延びる複数の板状コンタクトＬＩが配置されている。これにより、複数のワード線ＷＬは、複数の板状コンタクトＬＩによってＹ方向に分割される。

複数の板状コンタクトＬＩの間には、複数のメモリ領域ＭＲ、階段領域ＳＲ、及び貫通コンタクト領域ＴＰが、互いにＸ方向に並んで配置されている。複数のメモリ領域ＭＲは、階段領域ＳＲ及び貫通コンタクト領域ＴＰを間に挟み、互いにＸ方向に離れて配置されている。

メモリ領域ＭＲには、ワード線ＷＬを積層方向に貫通する複数のピラーＰＬが配置されている。ピラーＰＬとワード線ＷＬとの交差部には複数のメモリセルが形成される。これにより、半導体記憶装置１は、例えばメモリ領域ＭＲにメモリセルが３次元に配置された３次元不揮発性メモリとして構成される。

階段領域ＳＲは、複数のワード線ＷＬが積層方向に擂り鉢状に掘り下げられた複数の階段部ＳＰを含む。１つの階段領域ＳＲには、例えば１つの板状コンタクトＬＩを介してＹ方向に並ぶ２つの階段部ＳＰが配置されている。

階段部ＳＰは、Ｘ方向の両側およびＹ方向の一方側から底面に向かって階段状に下降していく擂り鉢状の形状の一辺をなす。ただし、階段部ＳＰのＹ方向のもう一方側は板状コンタクトＬＩの側面に向かって開放されている。

階段部ＳＰの各段は、各階層のワード線ＷＬにより構成される。各階層のワード線ＷＬは、階段部ＳＰのＹ方向片側の階段部分を介して、階段領域ＳＲを挟んだＸ方向両側で電気的な導通を保っている。階段部ＳＰの各段のテラス部分には、各階層のワード線ＷＬと上層配線ＭＸとを接続するコンタクトＣＣがそれぞれ配置される。

これにより、多層に積層されるワード線ＷＬを個々に引き出すことができる。これらのコンタクトＣＣからは、Ｘ方向両側のメモリ領域ＭＲ内のメモリセルに対し、そのメモリセルと同じ高さ位置のワード線ＷＬを介して書き込み電圧および読み出し電圧等が印加される。

なお、本明細書においては、階段部ＳＰの各段のテラス面が向いた方向を上方向と規定する。

階段領域ＳＲのＸ方向の一方側には、貫通コンタクト領域ＴＰが配置される。貫通コンタクト領域ＴＰには、複数のワード線ＷＬを貫通する貫通コンタクトＣ４が配置されている。貫通コンタクトＣ４は、下方の基板ＳＢ上に配置された周辺回路ＣＵＡと、階段部ＳＰのコンタクトＣＣに接続される上層配線ＭＸとを接続する。コンタクトＣＣからメモリセルに印加される各種電圧は、貫通コンタクトＣ４及び上層配線ＭＸ等を介して周辺回路ＣＵＡにより制御される。

次に、図２を用いて、半導体記憶装置１の詳細の構成例について説明する。図２は、実施形態にかかる半導体記憶装置１の構成の一例を示す断面図である。

図２（ａ）はメモリ領域ＭＲ及び階段領域ＳＲを含むＸ方向に沿う断面図である。図２（ｂ）は階段領域ＳＲ及び貫通コンタクト領域ＴＰを含むＹ方向に沿う断面図である。ただし、図２（ａ）（ｂ）においては、基板ＳＢ及び周辺回路ＣＵＡ等の絶縁層５０下方の構造が省略されている。

図２（ｃ）（ｄ）は、メモリ領域ＭＲに配置されるピラーＰＬの断面を示す部分拡大図である。図２（ｅ）は、階段領域ＳＲ及び貫通コンタクト領域ＴＰに配置される柱状体ＨＲの断面を示す部分拡大図である。

図２（ａ）（ｂ）に示すように、ソース線ＳＬは、絶縁層５０上に、例えば下部ソース線ＤＳＬａ、中間ソース線ＢＳＬまたは中間絶縁層ＳＣＯ、及び上部ソース線ＤＳＬｂがこの順に積層された多層構造を有する。

下部ソース線ＤＳＬａ、中間ソース線ＢＳＬ、及び上部ソース線ＤＳＬｂは、例えばポリシリコン層等である。そのうち、少なくとも中間ソース線ＢＳＬは、不純物が拡散された導電性のポリシリコン層等であってよい。中間ソース線ＢＳＬは、積層体ＬＭのメモリ領域ＭＲ下方に配置される。

中間絶縁層ＳＣＯは例えば酸化シリコン層等である。中間絶縁層ＳＣＯは、積層体ＬＭの階段領域ＳＲ及び貫通コンタクト領域ＴＰ等の下方に配置される。

ソース線ＳＬ上には積層体ＬＭが配置される。積層体ＬＭには、複数のワード線ＷＬと複数の絶縁層ＯＬとが１層ずつ交互に積層されている。最上層のワード線ＷＬの更に上層には、絶縁層ＯＬを介して選択ゲート線ＳＧＤが配置されている。最下層のワード線ＷＬの更に下層には、絶縁層ＯＬを介して選択ゲート線ＳＧＳが配置されている。積層体ＬＭにおけるこれらのワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳの積層数は任意である。

複数の導電層としてのワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳは、例えばタングステン層またはモリブデン層等である。複数の第１の絶縁層としての絶縁層ＯＬは例えば酸化シリコン層等である。

積層体ＬＭの上面は絶縁層５２で覆われている。絶縁層５２は絶縁層５３で覆われている。絶縁層５３は絶縁層５４で覆われている。絶縁層５２～５４は、後述する絶縁層５１とともに、それぞれ図１（ａ）の絶縁層４９の一部分を構成する。

図２（ｂ）に示すように、積層体ＬＭは、複数の板状コンタクトＬＩによってＹ方向に分割されている。

板状部材としての板状コンタクトＬＩのそれぞれは、互いにＹ方向に並んで、積層体ＬＭの積層方向およびＸ方向に沿う方向に延びる。つまり、板状コンタクトＬＩは、絶縁層５２、積層体ＬＭ、及び上部ソース線ＤＳＬｂを貫通し、階段領域ＳＲ及び貫通コンタクト領域ＴＰ等では中間絶縁層ＳＣＯに到達し、メモリ領域ＭＲでは中間ソース線ＢＳＬに到達している。また、板状コンタクトＬＩは、積層体ＬＭのＸ方向一端部からもう一端部に亘って、積層体ＬＭ内を連続的に延びている。

また、板状コンタクトＬＩのそれぞれは、絶縁層５５と導電層２１とを含む。絶縁層５５は例えば酸化シリコン層等である。導電層２１は例えばタングステン層または導電性のポリシリコン層等である。

絶縁層５５は、板状コンタクトＬＩのＹ方向に向かい合う側壁を覆う。導電層２１は絶縁層５５の内側に充填され、図２（ｂ）の断面とは異なる位置で、中間ソース線ＢＳＬを含むソース線ＳＬに電気的に接続されている。また、導電層２１は、図２（ｂ）に示す断面とは異なる位置で、絶縁層５３中に配置されるプラグＶ０を介して、絶縁層５４中に配置される上層配線ＭＸと接続される。このような構成により、板状コンタクトＬＩはソース線コンタクトとして機能することとなる。

ただし、板状コンタクトＬＩに代えて、絶縁層が充填された板状部材が積層体ＬＭを貫通するとともにＸ方向に沿う方向に延びることにより、積層体ＬＭをＹ方向に分割していてもよい。この場合、このような板状部材はソース線コンタクトとしての機能を有さない。

図２（ａ）に示すように、メモリ領域ＭＲには、積層体ＬＭ、上部ソース線ＤＳＬｂ、及び中間ソース線ＢＳＬを貫通して、下部ソース線ＤＳＬａに到達する複数のピラーＰＬが分散して配置されている。

複数の第１のピラーとしてのピラーＰＬは、積層体ＬＭの積層方向から見て例えば千鳥状の配置を取る。個々のピラーＰＬは、積層体ＬＭの層方向に沿う方向、つまりＸＹ平面に沿う方向の断面形状として、例えば円形、楕円形、または小判型（オーバル型）等の形状を有する。

複数のピラーＰＬのそれぞれは、積層体ＬＭ内を積層方向に延びるメモリ層ＭＥ、積層体ＬＭ内を貫通して中間ソース線ＢＳＬと接続するチャネル層ＣＮ、チャネル層ＣＮ上面を覆うキャップ層ＣＰ、及びピラーＰＬの芯材となるコア層ＣＲを有する。

図２（ｃ）（ｄ）に示すように、メモリ層ＭＥは、ピラーＰＬの外周側から、第４の絶縁層としてのブロック絶縁層ＢＫ、第５の絶縁層としての電荷蓄積層ＣＴ、及び第３の絶縁層としてのトンネル絶縁層ＴＮがこの順に積層された多層構造を有する。より詳細には、メモリ層ＭＥは、中間ソース線ＢＳＬの深さ位置を除くピラーＰＬの側面に配置されている。また、メモリ層ＭＥは、下部ソース線ＤＳＬａ深さまで到達するピラーＰＬの底面にも配置されている。

チャネル層ＣＮはメモリ層ＭＥの内側で、積層体ＬＭ、上部ソース線ＤＳＬｂ、及び中間ソース線ＢＳＬを貫通して下部ソース線ＤＳＬａに到達している。チャネル層ＣＮは、側面で中間ソース線ＢＳＬと接触しており、これにより、中間ソース線ＢＳＬを含むソース線ＳＬに電気的に接続される。チャネル層ＣＮの更に内側には第２の絶縁層としてのコア層ＣＲが充填されている。

また、複数のピラーＰＬのそれぞれは、上端部にキャップ層ＣＰを有する。キャップ層ＣＰは、少なくともチャネル層ＣＮの上端部を覆うように絶縁層５２中に配置され、チャネル層ＣＮと接続されている。キャップ層ＣＰは、絶縁層５２，５３中に配置されるプラグＣＨを介して、絶縁層５４中に配置されるビット線ＢＬと接続される。

メモリ層ＭＥのブロック絶縁層ＢＫ及びトンネル絶縁層ＴＮ、並びにコア層ＣＲは例えば酸化シリコン層等である。メモリ層ＭＥの電荷蓄積層ＣＴは例えば窒化シリコン層等である。チャネル層ＣＮ及びキャップ層ＣＰは、例えばポリシリコン層またはアモルファスシリコン層等の半導体層である。

図２（ｄ）に示すように、以上のような構成によって、ピラーＰＬ側面の個々のワード線ＷＬと対向する部分には、それぞれメモリセルＭＣが形成される。ワード線ＷＬから所定の電圧が印加されることにより、メモリセルＭＣに対してデータの書き込み及び読み出しが行われる。

また、図２（ｃ）に示すように、ピラーＰＬ側面がワード線ＷＬの上層または下層に配置される選択ゲート線ＳＧＤ，ＳＧＳと対向する部分には選択ゲートＳＴＤ，ＳＴＳがそれぞれ形成される。選択ゲート線ＳＧＤ，ＳＧＳから所定の電圧がそれぞれ印加されることにより、選択ゲートＳＴＤ，ＳＴＳがオンまたはオフして、その選択ゲートＳＴＤ，ＳＴＳが属するピラーＰＬのメモリセルＭＣを選択状態または非選択状態とすることができる。

図２（ｂ）に示すように、貫通コンタクト領域ＴＰには、貫通コンタクトＣ４、絶縁部ＮＲ、及び板状部ＢＲが配置されている。

絶縁部ＮＲは、積層体ＬＭの積層方向から見て積層体ＬＭ内に配置され、複数の絶縁層ＮＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された部分である。複数の絶縁層ＮＬは、例えば窒化シリコン層等であり、複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳの高さ位置にそれぞれ配置されている。

絶縁部ＮＲのＹ方向両側には、それぞれ板状部ＢＲが配置されている。板状部ＢＲは、隣接する板状コンタクトＬＩの間の位置で、貫通コンタクト領域ＴＰ内をＸ方向に沿う方向に延びるとともに、積層体ＬＭ及び上部ソース線ＤＳＬｂを貫通し、中間絶縁層ＳＣＯに到達する。

後述するように、犠牲層と絶縁層とが積層された積層体から積層体ＬＭを形成する際、板状部ＢＲによって挟まれた部分では、犠牲層がワード線ＷＬ等に置換されずに残り、絶縁部ＮＲの絶縁層ＮＬとして維持される。

絶縁部ＮＲ内には複数の貫通コンタクトＣ４が、例えばＸ方向に沿う方向に配列されている。（図１（ａ）参照）。ただし、複数の貫通コンタクトＣ４が、貫通コンタクト領域ＴＰ内で、Ｘ方向に替えて、または加えて、Ｙ方向に配列されていてもよい。

貫通コンタクトＣ４は、絶縁層５２及び絶縁部ＮＲを貫通し、また、例えばソース線ＳＬに設けられた開口部ＯＰを抜けて、周辺回路ＣＵＡ（図１（ａ）参照）を覆う絶縁層５０に到達している。

貫通コンタクトＣ４は、貫通コンタクトＣ４の外周を覆う絶縁層５７と、絶縁層５７の内側に充填されるタングステン層または銅層等の導電層２３とを有する。

導電層２３は、積層体ＬＭの上方において、絶縁層５３中に配置されるプラグＶ０を介して、絶縁層５４中に配置される上層配線ＭＸと接続される。また、導電層２３は、積層体ＬＭの下方において、絶縁層５０中に配置される下層配線Ｄ２を介して周辺回路ＣＵＡと接続される。これにより、貫通コンタクトＣ４は、積層体ＬＭの上下に配置される構成同士を接続する。

貫通コンタクトＣ４を、ワード線ＷＬ等を有さない絶縁部ＮＲに配置し、また、貫通コンタクトＣ４の導電層２３が絶縁層５７に覆われていることにより、貫通コンタクトＣ４と積層体ＬＭのワード線ＷＬ等との耐圧が維持される。

なお、図２（ｂ）においては、説明の便宜上、貫通コンタクト領域ＴＰ内に配置される後述の柱状部ＨＲと、貫通コンタクトＣ４とのように、必ずしも同一断面上に無い構成も描かれている。

図２（ａ）（ｂ）に示すように、階段領域ＳＲには階段部ＳＰ，ＳＰｆ，ＳＰｓが配置されている。階段部ＳＰ，ＳＰｆ，ＳＰｓはそれぞれ、複数のワード線ＷＬ及び複数の絶縁層ＯＬが階段状に加工された形状を有する。

これらの階段部ＳＰ，ＳＰｆ，ＳＰｓのうち、階段部ＳＰは複数のワード線ＷＬを上層配線ＭＸに電気的に引き出す機能を有する。一方、階段部ＳＰｓ全体、及び階段部ＳＰｆのワード線ＷＬによる階段部分は、半導体記憶装置１の機能に寄与しないダミーの階段部である。このようなダミーの階段部は、積層体ＬＭのＸ方向両端部、及びＹ方向両端部にも配置されている。

階段部ＳＰは、メモリ領域ＭＲから離れた貫通コンタクトＴＰ寄りの位置でＸ方向に延び、メモリ領域ＭＲに近づく方向に向かって降段していく。階段部ＳＰｆは、メモリ領域ＭＲ寄りの位置で階段部ＳＰと対向するようにＸ方向に延び、階段部ＳＰに近付く方向に向かって降段していく。

階段部ＳＰｓは、階段部ＳＰ，ＳＰｆの間の位置で、階段部ＳＰ，ＳＰｆのＹ方向片側の板状コンタクトＬＩ近傍に配置される。階段部ＳＰｓは、Ｙ方向に隣接するもう一方側の板状コンタクトＬＩと対向するようにＹ方向に延び、もう一方側の板状コンタクトＬＩに近付く方向に向かって降段していく。

ここで、階段部ＳＰｆ，ＳＰｓにおいては、各段のテラス部分が階段部ＳＰのテラス部分よりも短い。このため、階段部ＳＰｆ，ＳＰｓは、階段部ＳＰよりも急峻な形状を有し、階段長、つまり、最上段から最下段までの長さが階段部ＳＰよりも短い。

このように階段部ＳＰ，ＳＰｆ，ＳＰｓが配置されることで、階段領域ＳＲでは、積層体ＬＭが擂り鉢状に窪んだ形状となっている。この擂り鉢状の領域には、階段部ＳＰ，ＳＰｆ，ＳＰｓの上面を覆うように、酸化シリコン層等の絶縁層５１が配置されている。上述の絶縁層５２～５４は絶縁層５１の上面をも覆う。

なお、階段領域ＳＲにおいて、絶縁層５１は、ワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳの階段状の形状に沿うように配置された図示しない窒化シリコン層等の絶縁層を介して階段部ＳＰ，ＳＰｆ，ＳＰｓ上に配置されている。

階段部ＳＰの各段を構成するワード線ＷＬ、及び選択ゲート線ＳＧＤ，ＳＧＳには、絶縁層５２，５１を貫通するコンタクトＣＣが接続されている。また、選択ゲート線ＳＧＤに接続するコンタクトＣＣは、階段部ＳＰｆの選択ゲート線ＳＧＤによる階段部分にも配置されている。

コンタクトＣＣは、コンタクトＣＣの外周を覆う絶縁層５６と、絶縁層５６の内側に充填されるタングステン層または銅層等の導電層２２とを有する。導電層２２は、絶縁層５３中に配置されるプラグＶ０を介して、絶縁層５４中に配置される上層配線ＭＸと接続される。この上層配線ＭＸは、上述のとおり、例えば板状コンタクトＬＩを介してＹ方向に隣接する貫通コンタクト領域ＴＰの貫通コンタクトＣ４と接続されている。

このような構成により、各層のワード線ＷＬ、及びワード線ＷＬの上下層の選択ゲート線ＳＧＤ，ＳＧＳを電気的に引き出すことができる。すなわち、上記構成により、周辺回路ＣＵＡから、貫通コンタクトＣ４、コンタクトＣＣ、及びワード線ＷＬ等を介してメモリセルＭＣに所定の電圧を印加して、メモリセルＭＣを記憶素子として動作させることができる。

ここで、図２（ｂ）は、階段部ＳＰの最下段から３段目の断面を示している。つまり、図２（ｂ）は、最下層のワード線ＷＬから２番目のワード線ＷＬがテラス面となった部分を示している。図２（ｂ）において、階段領域ＳＲの中央部に示す板状コンタクトＬＩのＹ方向の両側には、それぞれ階段部ＳＰが配置されている。それぞれの階段部ＳＰのＹ方向における板状コンタクトＬＩの反対側には、それぞれ階段部ＳＰｓが配置されている。

また、階段部ＳＰ，ＳＰｆ，ＳＰｓを含む階段領域ＳＲには、絶縁層５１、積層体ＬＭ、上部ソース線ＤＳＬｂ、及び中間絶縁層ＳＣＯを貫通して、下部ソース線ＤＳＬａに到達する複数の柱状部ＨＲが分散して配置されている。

複数の第２のピラーとしての柱状部ＨＲは、コンタクトＣＣとの干渉を回避しつつ、千鳥状またはグリッド状の配置を取る。個々の柱状部ＨＲは、ＸＹ平面に沿う方向の断面形状として、例えば円形、楕円形、または小判型等の形状を有する。

複数の柱状部ＨＲのそれぞれは、上述のピラーＰＬが有する層構造のうち、例えば電荷蓄積層ＣＴに相当する部位を有しておらず、半導体記憶装置１の機能には寄与しない。後述するように、柱状部ＨＲは、犠牲層と絶縁層とが積層された積層体から積層体ＬＭを形成する際、これらの構成を支持する役割を持つ。

より具体的には、柱状部ＨＲは、積層体ＬＭ内を積層方向に延びるダミー層ＴＢｄ，ＣＮｄ，ＣＲｄを有する。

図２（ｅ）に示すように、ダミー層ＴＢｄは、柱状部ＨＲの外周側から、第４の絶縁層としてのダミー層ＢＫｄ、及び第３の絶縁層としてのダミー層ＴＮｄがこの順に積層された多層構造を有する。ダミー層ＴＢｄは上述のピラーＰＬのメモリ層ＭＥに相当し、ダミー層ＴＢｄに含まれるダミー層ＢＫｄ，ＴＮｄは、それぞれピラーＰＬのブロック絶縁層ＢＫ及びトンネル絶縁層ＴＮに相当する。

ただし、ダミー層ＴＢｄは、ピラーＰＬのメモリ層ＭＥとは異なり、電荷蓄積層ＣＴに相当する層を含まない。また、ダミー層ＴＢｄは、上部ソース線ＤＳＬｂから下部ソース線ＤＳＬａに至る柱状部ＨＲの側面に途切れることなく配置される。また、ダミー層ＴＢｄは柱状部ＨＲの下端部にも配置されている。

ダミー層ＣＮｄは、ダミー層ＴＢｄの内側で、絶縁層５１、積層体ＬＭ、上部ソース線ＤＳＬｂ、及び中間絶縁層ＳＣＯを貫通して下部ソース線ＤＳＬａに到達している。ダミー層ＣＮｄは、上述のピラーＰＬのチャネル層ＣＮに相当する。

ただし、上部ソース線ＤＳＬｂから下部ソース線ＤＳＬａに至るダミー層ＣＮｄの側面にはダミー層ＴＢｄが配置されており、ダミー層ＣＮｄは、直接的には中間絶縁層ＳＣＯと接していない。ダミー層ＣＮｄの更に内側には第２の絶縁層としてのダミー層ＣＲｄが充填されている。ダミー層ＣＲｄは、上述のピラーＰＬのコア層ＣＲに相当し、柱状部ＨＲの芯材となる。

また、複数の柱状部ＨＲのそれぞれは、上端部にダミー層ＣＰｄを有する。ダミー層ＣＰｄは、少なくともダミー層ＣＮｄの上端部を覆うように絶縁層５２中に配置され、ダミー層ＣＮｄと接続されている。ダミー層ＣＰｄは、上述のピラーＰＬのキャップ層ＣＰに相当する。なお、柱状部ＨＲがダミー層ＣＰｄを有していなくともよい。

柱状部ＨＲに含まれる各層は、対応するピラーＰＬの各層と同種の材料を含む。つまり、ダミー層ＴＢｄのダミー層ＢＫｄ，ＴＮｄ、並びにダミー層ＣＲｄは、例えば酸化シリコン層等である。ダミー層ＣＮｄ，ＣＰｄは、例えばポリシリコン層またはアモルファスシリコン層等の半導体層である。ここで、ダミー層ＣＮｄ等に含まれる半導体層は、例えば他のダミー層ＢＫｄ，ＴＮｄ，ＣＲｄに含まれる材料よりもヤング率が高く、硬くて変形し難い性質を有する。

なお、複数の柱状部ＨＲは、貫通コンタクト領域ＴＰにおいても、貫通コンタクトＣ４との干渉を回避しつつ分散して配置されている。また、複数の柱状部ＨＲは、積層体ＬＭのＸＹ方向両端部のダミーの階段部にも分散して配置されている。

次に、階段領域ＳＲにおける各構成の配置を図３に示す。図３は、実施形態にかかる半導体記憶装置１の階段領域ＳＲを含む上面図である。ただし、図３においては、絶縁層５１～５４、プラグＶ０，ＣＨ、ビット線ＢＬ、及び上層配線ＭＸ等の一部の構成が省略されている。なお、階段部ＳＰ，ＳＰｆに示す複数の破線は、階段部ＳＰ，ＳＰｆの各段を表している。

図３に示すように、複数の板状コンタクトＬＩは、互いにＹ方向に並んでメモリ領域ＭＲから階段領域ＳＲに亘ってＸ方向に沿う方向に積層体ＬＭ内を延びている。複数の板状コンタクトＬＩによって分割される積層体ＬＭの領域は、ブロック領域ＢＬＫとも呼ばれる。

ブロック領域ＢＬＫ内において、選択ゲート線ＳＧＤは、更に複数の分離層ＳＨＥによって分離されている。分離層ＳＨＥは、選択ゲート線ＳＧＤを貫通し、選択ゲート線ＳＧＤ直下の絶縁層ＯＬに到達する酸化シリコン層等の絶縁層である。

分離層ＳＨＥは、メモリ領域ＭＲから階段部ＳＰｆの最上段、つまり、選択ゲート線ＳＧＤによる階段部分に亘って、積層体ＬＭをＸ方向に沿う方向に延びている。階段部ＳＰｆにＸ方向で対向する階段部ＳＰ側においても、分離層ＳＨＥは、階段部ＳＰの最上段である選択ゲート線ＳＧＤによる階段部分から、Ｘ方向に更に離れたメモリ領域ＭＲに亘って、積層体ＬＭをＸ方向に沿う方向に延びている。

換言すれば、分離層ＳＨＥが、積層体ＬＭの最上層の導電層を含む１つ以上の導電層を貫通するとともに、積層体ＬＭのＸ方向に沿う方向に延びていることで、これらの導電層を複数の選択ゲート線ＳＧＤの区画に分離している。

階段部ＳＰｆの選択ゲート線ＳＧＤによる階段部分には、分離層ＳＨＥで分離された領域ごとに、選択ゲート線ＳＧＤと接続されるコンタクトＣＣが配置されている。また、階段部ＳＰの選択ゲート線ＳＧＳ及びワード線ＷＬによる階段部分には、板状コンタクトＬＩで分割されたブロック領域ＢＬＫごとに、選択ゲート線ＳＧＳまたはワード線ＷＬに接続されるコンタクトＣＣが配置されている。

また、上述のように、階段部ＳＰの選択ゲート線ＳＧＤによる階段部分、つまり、図３上方の紙面から外れた位置には、分離層ＳＨＥで分離された領域ごとに、選択ゲート線ＳＧＤと接続されるコンタクトＣＣが配置されている。このように、ブロック領域ＢＬＫ内で更に複数の領域に分割される選択ゲート線ＳＧＤに対し、階段部ＳＰ，ＳＰｆの両方にコンタクトＣＣを配置することで、Ｘ方向両側のメモリ領域ＭＲ内の個々の選択ゲートＳＴＤに対して所定の電圧を印加することができる。

柱状部ＨＲは、階段部ＳＰ，ＳＰｆ，ＳＰｓを含む階段領域ＳＲの全体に亘り、分散して配置されている。積層体ＬＭの同じ高さ位置において、柱状部ＨＲのＸＹ平面に沿う方向の断面積は、例えばピラーＰＬのＸＹ平面に沿う方向の断面積よりも大きい。また、複数の柱状部ＨＲ間のピッチは、例えば複数のピラーＰＬ間のピッチよりも大きく、積層体ＬＭにおけるワード線ＷＬの単位面積あたりの柱状部ＨＲの配置密度は、ワード線ＷＬの単位面積あたりのピラーＰＬの配置密度よりも低い。

このように、例えば柱状部ＨＲに比べて、ピラーＰＬの断面積を小さく構成し、狭ピッチとすることで、所定サイズの積層体ＬＭ内に高密度に多数のメモリセルＭＣを形成することができ、半導体記憶装置１の記憶容量を高めることができる。一方、柱状部ＨＲは、専ら積層体ＬＭを支持するために用いられるので、例えばピラーＰＬのように断面積が小さく狭ピッチの精密な構成としないことで、製造負荷を減らすことができる。

（半導体記憶装置の製造方法）
次に、図４～図１４を用いて、実施形態の半導体記憶装置１の製造方法について説明する。図４～図１４は、実施形態にかかる半導体記憶装置１の製造方法の手順の一部を順に例示する図である。なお、図４～図１４に示す処理の前に、基板ＳＢ上に周辺回路ＣＵＡが形成され、周辺回路ＣＵＡを覆う絶縁層５０が形成済みであるものとする。

まずは、図４に階段部ＳＰが形成される様子を示す。図４は、後に階段領域ＳＲとなる領域のＹ方向に沿う断面を示している。

図４（ａ）に示すように、絶縁層５０上に、下部ソース線ＤＳＬａ、中間絶縁層ＳＣＯ、及び上部ソース線ＤＳＬｂをこの順に形成する。中間絶縁層ＳＣＯは、例えば酸化シリコン層等である。

また、上部ソース線ＤＳＬｂ上に、複数の絶縁層ＮＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭｓを形成する。絶縁層ＮＬは、例えば窒化シリコン層等であり、後に導電材料に置き換えられてワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳとなる犠牲層として機能する。

図４（ｂ）に示すように、積層体ＬＭｓの一部領域において、絶縁層ＮＬと絶縁層ＯＬとを階段状に掘り下げて、階段部ＳＰを形成する。階段部ＳＰは、フォトレジスト層等のマスクパターンのスリミングと、積層体ＬＭｓの絶縁層ＮＬと絶縁層ＯＬとのエッチングを複数回繰り返すことで形成される。

すなわち、積層体ＬＭｓの上面に、階段部ＳＰの形成位置に開口部を有するマスクパターンを形成し、例えば絶縁層ＮＬと絶縁層ＯＬとを１層ずつエッチング除去する。また、酸素プラズマ等による処理で、開口部のマスクパターン端部を後退させて開口部を広げ、絶縁層ＮＬと絶縁層ＯＬとを更に１層ずつエッチング除去する。このような処理を複数回繰り返すことで、マスクパターンの開口部における絶縁層ＮＬと絶縁層ＯＬとが階段状に掘り下げられていく。

また、上記の処理を所定回数繰り返すごとに、マスクパターンを新たに形成し直して、マスクパターンの層厚が所定以上に維持されるようにする。このとき、マスクパターンの開口部の位置を調整することで、比較的なだらかに傾斜する階段部ＳＰと、急峻なダミーの階段部ＳＰｆ，ＳＰｓとが形成される。同様に、積層体ＬＭｓのＸ方向の両端部およびＹ方向の両端部におけるマスクパターンの端部位置を調整することで、階段部ＳＰｆ，ＳＰｓと同様、急峻なダミーの階段部が積層体ＬＭｓの４つの端部にそれぞれ形成される。

図４（ｂ）は、このように形成された階段部ＳＰの最下段から３段目の断面図である。図４（ｂ）に示す断面は、後に形成される板状コンタクトＬＩによって、２つの階段部ＳＰに分離される。また、それぞれの階段部ＳＰの積層体ＬＭｓのＹ方向片側には、階段部ＳＰｓが形成されている。

図４（ｃ）に示すように、階段部ＳＰを覆い、積層体ＬＭｓの上面の高さまで達する酸化シリコン層等の絶縁層５１を形成する。つまり、絶縁層５１は、階段部ＳＰ，ＳＰｓ，ＳＰｆで囲まれた擂り鉢状の領域に形成される。このとき、階段部ＳＰにおける絶縁層ＮＬの階段状の形状に沿って図示しない窒化シリコン層等の絶縁層を形成しておき、その絶縁層を介して階段領域ＳＲに絶縁層５１を形成する。

また、絶縁層５１は、ダミーの階段部を４つの端部にそれぞれ有する積層体ＬＭｓの周辺領域にも形成される。積層体ＬＭｓの上面、及び絶縁層５１の上面には、これらを覆う絶縁層５２が更に形成される。

次に、図５～図８に、ピラーＰＬ及び柱状部ＨＲが形成される様子を示す。図５は、図４と同様、階段部ＳＰを含む領域のＹ方向に沿う断面を示している。

図５（ａ）に示すように、階段部ＳＰ，ＳＰｓ，ＳＰｆで囲まれた擂り鉢状の領域に、絶縁層５２，５１、積層体ＬＭｓ、上部ソース線ＤＳＬｂ、及び中間絶縁層ＳＣＯを貫通し、下部ソース線ＤＳＬａに到達する複数のホールＨＬを形成する。

図５（ｂ）に示すように、ホールＨＬ内にダミー層ＴＢｄを形成する。このとき、ダミー層ＴＢｄは絶縁層５２の上面にも形成される。上述のように、ダミー層ＴＢｄは、酸化シリコン層等のダミー層ＢＫｄ，ＴＮｄを含み、ダミー層ＢＫｄ，ＴＮｄ間にはピラーＰＬの電荷蓄積層ＣＴに相当する層を含まない。

図５（ｃ）に示すように、ホールＨＬ内のダミー層ＴＢｄの内側にダミー層ＣＮｄを形成する。ダミー層ＣＮｄは、ダミー層ＴＢｄを介して絶縁層５２の上面にも形成される。上述のように、ダミー層ＣＮｄは、例えばポリシリコン層またはアモルファスシリコン層等の半導体層である。

また、ホールＨＬ内のダミー層ＣＮｄの内側に、酸化シリコン層等のダミー層ＣＲｄを充填する。ダミー層ＣＲｄは、ダミー層ＴＢｄ，ＣＮｄを介して絶縁層５２の上面にも形成される。

図６は、後にメモリ領域ＭＲとなる領域のＹ方向に沿う断面を示している。ただし、上述のように、ピラーＰＬは、円形、楕円形、または小判型等であるので、断面の方向を問わず同様の断面形状を有する。

図６（ａ）に示すように、メモリ領域ＭＲが形成されることとなる領域においては、下部ソース線ＤＳＬａ、中間犠牲層ＳＣＮ、及び上部ソース線ＤＳＬｂ上に積層体ＬＭｓが形成され、積層体ＬＭｓ上に絶縁層５２が形成されている。中間犠牲層ＳＣＮは、窒化シリコン層等を含み、後に導電性のポリシリコン層等に置き換えられて中間ソース線ＢＳＬとなる。この状態において、絶縁層５２及び積層体ＬＭｓを貫通し、下部ソース線ＤＳＬａに到達する複数のメモリホールＭＨを形成する。

図６（ｂ）に示すように、メモリホールＭＨ内に、メモリホールＭＨの外周側から順に、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮが積層されたメモリ層ＭＥを形成する。メモリ層ＭＥは絶縁層５２の上面にも形成される。上述のように、ブロック絶縁層ＢＫ及びトンネル絶縁層ＴＮは例えば酸化シリコン層等であり、電荷蓄積層ＣＴは例えば窒化シリコン層等である。

図６（ｃ）に示すように、メモリ層ＭＥの内側に、ポリシリコン層またはアモルファスシリコン層等のチャネル層ＣＮを形成する。チャネル層ＣＮは、メモリ層ＭＥを介して絶縁層５２の上面にも形成される。

また、チャネル層ＣＮの更に内側に、酸化シリコン層等のコア層ＣＲを充填する。コア層ＣＲは、メモリ層ＭＥ及びチャネル層ＣＮを介して絶縁層５２の上面にも形成される。

なお、上述の図５及び図６の処理は、処理順の入れ替えが可能である。つまり、図５の処理に先駆けて図６の処理を行ってもよい。

また、図５及び図６に示す処理のうち、ホールＨＬ内にダミー層ＴＢｄを形成する処理、及びメモリホールＭＨ内にメモリ層ＭＥを形成する処理を除く処理を並行して行ってもよい。

つまり、階段部ＳＰにホールＨＬを形成し、メモリ領域ＭＲにメモリホールＭＨを形成する処理は並行して行うことができる。また、ホールＨＬ内にダミー層ＣＮｄ，ＣＲｄを形成し、メモリホールＭＨ内にチャネル層ＣＮ及びコア層ＣＲを形成する処理は並行して行うことができる。

ホールＨＬ内にダミー層ＴＢｄを形成する際には、メモリホールＭＨをマスク層等で塞いでおき、メモリホールＭＨ内にメモリ層ＭＥを形成する際には、ホールＨＬをマスク層等で塞いでおくことができる。

図７及び図８は、後にメモリ領域ＭＲとなる領域のＹ方向に沿う断面、及び階段部ＳＰを含む領域のＹ方向に沿う断面を示している。つまり、図７及び図８の（Ａａ）～（Ａｃ）は後にメモリ領域ＭＲとなる領域のＹ方向に沿う断面図であり、図７及び図８の（Ｂａ）～（Ｂｃ）は、階段部ＳＰを含む領域のＹ方向に沿う断面における図７及び図８の（Ａａ）～（Ａｃ）に対応する処理を示す。

図７（Ａａ）に示すように、絶縁層５２の上面、及びメモリホールＭＨ内のコア層ＣＲをエッチバックする。このとき、下地のチャネル層ＣＮをストッパ層として、チャネル層ＣＮとの選択比をとりながらコア層ＣＲをエッチングすることで、メモリホールＭＨ内のコア層ＣＲ部分が陥没し、メモリホールＭＨ上端部に窪みＤＮが形成される。また、絶縁層５２上面のコア層ＣＲが除去されて、チャネル層ＣＮが露出する。

図７（Ａｂ）に示すように、絶縁層５２の上面、及びメモリホールＭＨ内のチャネル層ＣＮをエッチバックする。このとき、下地のメモリ層ＭＥをストッパ層として、メモリ層ＭＥとの選択比をとりながらチャネル層ＣＮをエッチングすることで、メモリホールＭＨ内のチャネル層ＣＮ部分が下方へ後退し、メモリホールＭＨ上端部の窪みＤＮが拡張される。窪みＤＮの中央部分にはコア層ＣＲの上端部が突出する。また、絶縁層５２上面のチャネル層ＣＮが除去されて、メモリ層ＭＥが露出する。

図７（Ａｃ）に示すように、絶縁層５２の上面、及びメモリホールＭＨ内のメモリ層ＭＥをエッチバックする。このとき、下地の絶縁層５２が除去されないようエッチング量を調整する。これにより、メモリホールＭＨ内のメモリ層ＭＥ部分が下方へ後退し、メモリホールＭＨ上端部の窪みＤＮが更に拡張される。窪みＤＮの中央部に突出していたコア層ＣＲ上端部も除去されて、窪みＤＮの底面が略平坦となる。また、絶縁層５２上のメモリ層ＭＥが除去されて、絶縁層５２が露出する。

図７（Ａｃ）の処理後、窪みＤＮの底面が絶縁層５２内の高さ位置に留まり、最上層の絶縁層ＮＬにまで到達しないよう、図７（Ａａ）～（Ａｃ）までの処理が制御される。

図７（Ｂａ）に示すように、メモリホールＭＨに対する図７（Ａａ）の上記処理により、絶縁層５２の上面、及びホールＨＬ内のダミー層ＣＲｄがエッチバックされ、ホールＨＬ上端部に窪みＤＮｒが形成される。また、絶縁層５２上面のダミー層ＣＲｄが除去されて、ダミー層ＣＮｄが露出する。

図７（Ｂｂ）に示すように、メモリホールＭＨに対する図７（Ａｂ）の上記処理により、絶縁層５２の上面、及びホールＨＬ内のダミー層ＣＮｄがエッチバックされ、ホールＨＬ上端部の窪みＤＮｒが拡張される。窪みＤＮｒの中央部分にはダミー層ＣＲｄの上端部が突出する。また、絶縁層５２上面のダミー層ＣＮｄが除去されて、ダミー層ＴＢｄが露出する。

図７（Ｂｃ）に示すように、メモリホールＭＨに対する図７（Ａｃ）の上記処理により、絶縁層５２の上面、及びホールＨＬ内のダミー層ＴＢｄがエッチバックされ、ホールＨＬ上端部の窪みＤＮｒが更に拡張される。窪みＤＮｒの中央部に突出していたダミー層ＣＲｄ上端部も除去されて、窪みＤＮｒの底面が略平坦となる。また、絶縁層５２上のダミー層ＴＢｄが除去されて、絶縁層５２が露出する。

図８（Ａａ）（Ｂａ）に示すように、窪みＤＮ，ＤＮｒの内部をポリシリコン層またはアモルファスシリコン層等で充填してキャップ層ＣＰ及びダミー層ＣＰｄをそれぞれ形成する。

図８（Ａｂ）（Ｂｂ）に示すように、キャップ層ＣＰ及びダミー層ＣＰｄのそれぞれの上面と共に絶縁層５２をエッチバックする。これにより、絶縁層５２、キャップ層ＣＰ、及びダミー層ＣＰｄの厚さが減少する。

図８（Ａｃ）（Ｂｃ）に示すように、エッチバックにより薄くなった絶縁層５２を積み増す。これにより、キャップ層ＣＰ及びダミー層ＣＰｄの上面が絶縁層５２に覆われる。

以上により、複数のピラーＰＬ及び複数の柱状部ＨＲが形成される。ただし、この段階では、ピラーＰＬのチャネル層ＣＮは、全体をメモリ層ＭＥに覆われており、後に中間ソース線ＢＳＬとなる中間犠牲層ＳＣＮとは接続されていない。

なお、柱状部ＨＲは、半導体記憶装置１の機能に寄与しないダミーの構成である。したがって、柱状部ＨＲはダミー層ＣＰｄを有していなくともよく、柱状部ＨＲに対し図８の処理を行わなくともよい。この場合、柱状部ＨＲの窪みＤＮｒは、例えば絶縁層５２等で埋め戻すことができる。

次に、図９～図１１に中間ソース線ＢＳＬ及びワード線ＷＬを形成する様子を示す。

図９及び図１０は、図８（Ａａ）～図８（Ａｃ）等と同様、後にメモリ領域ＭＲとなる領域のＹ方向に沿う断面を示している。

図９（ａ）に示すように、絶縁層５２、積層体ＬＭｓ、及び上部ソース線ＤＳＬｂを貫通し、中間犠牲層ＳＣＮに到達するスリットＳＴを形成する。スリットＳＴは積層体ＬＭｓ内をＸ方向に沿う方向にも延びている。

図９（ｂ）に示すように、スリットＳＴのＹ方向に向かい合う側壁に絶縁層５５ｐを形成する。

なお、図９（ａ）～（ｂ）の処理と並行して、貫通コンタクト領域ＴＰにおいて、後に貫通コンタクトＣ４となるコンタクトホール、及び後に板状部ＢＲとなるスリットを形成してもよい。

すなわち、図９（ａ）にてスリットＳＴを形成する際、絶縁層５２、積層体ＬＭｓ、及びソース線ＳＬを貫通して絶縁層５０に到達するコンタクトホールを形成する。また、コンタクトホールをＹ方向両側から挟み込むように、絶縁層５２、積層体ＬＭｓ、及び上部ソース線ＤＳＬｂを貫通して、中間犠牲層ＳＣＮに到達するスリットを形成する。

また、図９（ｂ）にてスリットＳＴの側壁に絶縁層５５ｐを形成する際、コンタクトホール及びスリットの側壁と底面とに絶縁層を形成する。その後、コンタクトホール内の絶縁層の更に内側に、アモルファスシリコン層等の犠牲層を充填し、これ以降に行われる処理の影響を受けないようコンタクトホールを保護する。

図９（ｃ）に示すように、絶縁層５５ｐで側壁を保護されたスリットＳＴを介して、例えば熱リン酸等の中間犠牲層ＳＣＮの除去液を流入させて、下部ソース線ＤＳＬａ及び上部ソース線ＤＳＬｂに挟まれた中間犠牲層ＳＣＮを除去する。

これにより、下部ソース線ＤＳＬａと上部ソース線ＤＳＬｂとの間にギャップ層ＧＰｓが形成される。また、ピラーＰＬ外周部のメモリ層ＭＥの一部がギャップ層ＧＰｓ内に露出する。このとき、スリットＳＴの側壁は絶縁層５５ｐで保護されているので、積層体ＬＭｓ内の絶縁層ＮＬまでもが除去されてしまうことが抑制される。

図１０（ａ）に示すように、スリットＳＴを介してギャップ層ＧＰｓ内に適宜、薬液を流入させて、ギャップ層ＧＰｓ内に露出したブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮを順次、除去する。これにより、ピラーＰＬの一部側壁からメモリ層ＭＥが除去され、内側のチャネル層ＣＮの一部がギャップ層ＧＰｓ内に露出する。

図１０（ｂ）に示すように、絶縁層５５ｐで側壁を保護されたスリットＳＴから、例えばアモルファスシリコン等の原料ガスを注入し、ギャップ層ＧＰｓをアモルファスシリコン等で充填する。また、基板ＳＢを加熱処理して、ギャップ層ＧＰｓ内に充填されたアモルファスシリコンを多結晶化してポリシリコン等を含む中間ソース線ＢＳＬを形成する。

これにより、ピラーＰＬのチャネル層ＣＮの一部が、中間ソース線ＢＳＬを介して側面でソース線ＳＬと接続される。

図１０（ｃ）に示すように、スリットＳＴ側壁の絶縁層５５ｐを一旦除去する。

なお、ダミーの構成である柱状部ＨＲは、ソース線ＳＬと電気的な導通を有さないことが好ましい。上述のように、メモリ領域ＭＲを除く階段領域ＳＲ、貫通コンタクト領域ＴＰ等の柱状部ＨＲが配置される領域においては、下部ソース線ＤＳＬａ及び上部ソース線ＤＳＬｂ間に中間犠牲層ＳＣＮは配置されず、中間絶縁層ＳＣＯが配置されている。このため、図９及び図１０の処理に際しては、階段領域ＳＲ、貫通コンタクト領域ＴＰ等では中間犠牲層ＳＣＮの除去、ダミー層ＴＢｄの除去、及び中間ソース線ＢＳＬの形成等は行われない。

図１１は、後にメモリ領域ＭＲとなる領域のＹ方向に沿う断面、及び後に貫通コンタクト領域ＴＰとなる領域のＹ方向に沿う断面を示している。つまり、図１１（Ａａ）及び図１１（Ａｂ）は、上述の図９及び図１０等と同様、後にメモリ領域ＭＲとなる領域のＹ方向に沿う断面図である。図１１（Ｂａ）及び図１１（Ｂｂ）は、後に貫通コンタクト領域ＴＰとなる領域のＹ方向に沿う断面における図１１（Ａａ）及び図１１（Ａｂ）にそれぞれ対応する処理を示す。

図１１（Ａａ）に示すように、側壁の絶縁層５５ｐが除去されたスリットＳＴから積層体ＬＭｓ内部へと、例えば熱リン酸等の絶縁層ＮＬの除去液を流入させて、積層体ＬＭｓの絶縁層ＮＬを除去する。これにより、絶縁層ＯＬ間の絶縁層ＮＬが除去された複数のギャップ層ＧＰを有する積層体ＬＭｇが形成される。

図１１（Ｂａ）に示すように、後に貫通コンタクト領域ＴＰとなる領域では、側壁および底面に絶縁層５７が形成され、絶縁層５７内が犠牲層２３ｓによって充填されたコンタクトホールＣ４ｓが形成されている。また、コンタクトホールＣ４ｓをＹ方向両側から挟み込み、側壁および底面に絶縁層５８が形成されたスリットＢＲｓが形成されている。

このような状態の貫通コンタクト領域ＴＰにおいても、メモリ領域ＭＲにおける上記処理により、絶縁層ＮＬが除去されて複数のギャップ層ＧＰを有する積層体ＬＭｇが形成される。ただし、コンタクトホールＣ４ｓが形成された領域には、その領域をＹ方向両側から挟み込むスリットＢＲｓに阻まれて、絶縁層ＮＬの除去液が流入しない。このため、この領域においては、絶縁層ＯＬ間の絶縁層ＮＬが維持される。

なお、複数のギャップ層ＧＰを含む積層体ＬＭｇは脆弱な構造となっている。メモリ領域ＭＲにおいては、複数のピラーＰＬがこのような脆弱な積層体ＬＭｇを支持する。貫通コンタクト領域ＴＰにおいては、複数の柱状部ＨＲが積層体ＬＭｇを支持する。複数の柱状部ＨＲは、階段領域ＳＲ、並びに積層体ＬＭｇのＸ方向両端部およびＹ方向両端部の階段部においても積層体ＬＭｇを支持する。

このようなピラーＰＬ及び柱状部ＨＲ等の支持構造によって、残った絶縁層ＯＬが撓んだり、積層体ＬＭｇが歪んだり倒壊したりすることが抑制される。

図１１（Ａｂ）（Ｂｂ）に示すように、スリットＳＴから積層体ＬＭｇ内部へと、例えばタングステンまたはモリブデン等の導電材の原料ガスを注入し、積層体ＬＭｇのギャップ層ＧＰを導電材で充填して複数のワード線ＷＬを形成する。これにより、複数のワード線ＷＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭが形成される。また、最下層のワード線ＷＬの更に下層には、絶縁層ＯＬを介して選択ゲート線ＳＧＳが形成される。

ただし、上述の絶縁層ＮＬが残った領域内においては、ワード線ＷＬ等は形成されず、複数の絶縁層ＮＬと複数の絶縁層ＯＬとが交互に積層された絶縁部ＮＲとなる。

以上のように、中間犠牲層ＳＣＮから中間ソース線ＢＳＬを形成する処理、及び絶縁層ＮＬからワード線ＷＬを形成する処理をリプレース処理とも呼ぶ。

なお、図１１（Ａｂ）（Ｂｂ）において、最上層のワード線ＷＬの更に上層には、絶縁層ＯＬを介して導電層２４が形成されることとしている。この導電層２４は、以下に述べる分離層ＳＨＥが形成されることにより、選択ゲート線ＳＧＤのパターンに区画されることとなる。

図１２に、分離層ＳＨＥが形成される様子を示す。図１２は、図１１（Ａａ）及び図１１（Ａｂ）等とは異なるメモリ領域ＭＲのＹ方向に沿う断面を示している。

図１２（ａ）に示すように、これまでの処理にて、メモリ領域ＭＲには、複数のピラーＰＬが所定の周期を保って形成されている。

図１２（ｂ）に示すように、絶縁層５２及び選択ゲート線ＳＧＤとなる導電層２４を貫通するとともに、積層体ＬＭを概ねＸ方向に沿う方向に延びる溝部ＴＲが形成される。ここでは、実施形態の半導体記憶装置１が、選択ゲート線ＳＧＤを１つのみ有することとしているので、溝部ＴＲは、最上層の導電層２４を貫通し、その直下の絶縁層ＯＬに到達している。

また、図１２（ｂ）に示す例では、所定の周期で並ぶ複数のピラーＰＬのうち、１つのピラーＰＬの直上に溝部ＴＲが形成されている。複数のピラーＰＬを形成する際には、ピラーＰＬ配列の周期性が維持されるよう、分離層ＳＨＥが形成される位置にもピラーＰＬが配置されることがあるためである。

この場合、ピラーＰＬの上部構造は、溝部ＴＲによって消失し、このようなピラーＰＬには実効的なメモリセルＭＣが形成されない。このため、溝部ＴＲが形成されたピラーＰＬは、半導体記憶装置１の機能に寄与しないダミーのピラーＰＬｄとなる。

図１２（ｃ）に示すように、溝部ＴＲ内を酸化シリコン層等の絶縁層５９で充填する。これにより、分離層ＳＨＥが形成され、ワード線ＷＬ上層の導電層２４が選択ゲート線ＳＧＤのパターンに区画される。

次に、図１３及び図１４にコンタクトＣＣを形成する様子を示す。図１３は、メモリ領域ＭＲ及び階段領域ＳＲを含むＸ方向に沿う断面図であって、図２（ａ）に対応している。図１４は、階段部ＳＰのＸ方向に沿う一部拡大断面図である。

図１３に示すように、絶縁層５２，５１を貫通し、階段部ＳＰの各段を構成するワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳに、それぞれ到達する複数のコンタクトホールＨＬｃを形成する。また、絶縁層５２を貫通し、階段部ＳＰｆの最上段を構成する選択ゲート線ＳＧＤに到達するコンタクトホールＨＬｃを形成する。

これらの複数のコンタクトホールＨＬｃは例えば一括して形成される。ただし、これらのコンタクトホールＨＬｃは、それぞれ到達深さが異なっている。このため、階段部ＳＰ，ＳＰｆには、上述のように、これらの階段部ＳＰ，ＳＰｆを覆う窒化シリコン層等の絶縁層が予め形成されている。以下、図１４に示すように、この絶縁層をストッパ層として利用しつつ、複数のコンタクトホールＨＬｃが形成される。

図１４（ａ）に示すように、例えば階段部ＳＰの各段のワード線ＷＬは、酸化シリコン層等の絶縁層５１ａを介して、上面および側面を第６の絶縁層としてのストッパ層ＳＴＰによって覆われている。上述の絶縁層５１は、絶縁層５１ａ及びストッパ層ＳＴＰを介して階段部ＳＰ上に形成されている。

ただし、ストッパ層ＳＴＰは、上述のスリットＳＴの形成位置を避けて配置されており、スリットＳＴとは接触していない。これにより、ワード線ＷＬへのリプレース時、例えば窒化シリコン層等であるストッパ層ＳＴＰまでもが導電層に置き換わってしまうことが抑制される。

階段部ＳＰに複数のコンタクトホールＨＬｃを形成する際には、窒化シリコン層等であるストッパ層ＳＴＰに対して選択比を有し、酸化シリコン層等である絶縁層５２，５１を選択的に除去できるエッチング条件を使用する。これにより、複数のコンタクトホールＨＬｃの底面が、それぞれ異なる深さのストッパ層ＳＴＰに到達した時点で、コンタクトホールＨＬｃのエッチングを一旦停止させることができる。

図１４（ｂ）に示すように、その後、ストッパ層ＳＴＰを対象とするエッチングを行う。これにより、複数のコンタクトホールＨＬｃの下端部が、それぞれ異なる深さ位置でストッパ層ＳＴＰを貫通して、ストッパ層ＳＴＰ下方の絶縁層５１ａに到達する。

図１４（ｃ）に示すように、その後、タングステン層等であるワード線ＷＬに対して選択比を有し、絶縁層５１ａを選択的に除去できるエッチング条件を使用して、それぞれのコンタクトホールＨＬｃの底面を、対応するワード線ＷＬに到達させる。

これにより、例えば、接続対象のワード線ＷＬを貫通してしまうことを抑制しつつ、到達深さがそれぞれ異なる複数のコンタクトホールＨＬｃを形成することができる。ただし、図１４（ｂ）のストッパ層ＳＴＰを除去する処理、及び図１４（ｃ）の絶縁層５１ａを除去する処理を一括して行ってもよい。この場合、例えばワード線ＷＬに対して選択比を有し、ストッパ層ＳＴＰ及び絶縁層５１ａを共に除去することが可能なエッチング条件を用いることができる。

その後、コンタクトホールＨＬｃの側壁を覆う絶縁層５６（図２（ａ）参照）を形成し、絶縁層５６の更に内側に導電層２２（図２（ａ））を充填する。これにより、複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳにそれぞれ接続される複数のコンタクトＣＣが形成される。

階段部ＳＰ，ＳＰｆにコンタクトＣＣを形成した後、あるいは、コンタクトＣＣの形成に先駆けて、貫通コンタクト領域ＴＰに貫通コンタクトＣ４を形成する。すなわち、コンタクトホールＣ４ｓ内の犠牲層２３ｓ及びコンタクトホールＣ４ｓ底面の絶縁層５７を除去し、コンタクトホールＣ４ｓ側壁の絶縁層５７内側に導電層２３（図２（ｂ）参照）を充填する。これにより、絶縁層５０中の下層配線Ｄ２を介して周辺回路ＣＵＡに接続される貫通コンタクトＣ４が形成される。

また、貫通コンタクトＣ４の形成前あるいは形成時等のタイミングで、スリットＳＴの側壁に絶縁層５５を形成し、絶縁層５５内に導電層２１を充填して、ソース線コンタクトとなる板状コンタクトＬＩを形成する。ただし、スリットＳＴ内に導電層２１を形成することなく絶縁層５５等を充填し、ソース線コンタクトとしての機能を有さない板状部材を形成してもよい。

また、絶縁層５２上に絶縁層５３を形成し、絶縁層５３を貫通して、板状コンタクトＬＩ、貫通コンタクトＣ４、及びコンタクトＣＣにそれぞれ接続されるプラグＶ０を形成する。また、絶縁層５３，５２を貫通して、ピラーＰＬに接続されるプラグＣＨを形成する。更に、絶縁層５３上に絶縁層５４を形成し、プラグＶ０，ＣＨにそれぞれ接続される上層配線ＭＸ及びビット線ＢＬ等を形成する。

なお、例えばデュアルダマシン法等を用いることにより、プラグＶ０，ＣＨ、上層配線ＭＸ、及びビット線ＢＬ等を一括して形成してもよい。

以上により、実施形態の半導体記憶装置１が製造される。

３次元不揮発性メモリ等の半導体記憶装置の製造工程において、積層体中の犠牲層を導電層に置き換えて、導電層と絶縁層とが積層された積層体を形成することがある。この場合、リプレース中に複数のギャップ層を含む脆弱な積層体を支持するため、階段領域等に柱状部が配置されることがある。柱状部は、例えば積層体を貫通するホール内に酸化シリコン層等の絶縁層が充填された構造を有する。

しかしながら、柱状部を絶縁層等から構成した場合、その後の製造工程における熱的な処理によって、柱状部を構成する絶縁層が収縮することがある。また、複数の柱状部の収縮により、これらの柱状部が配置された階段領域等において、その領域全体が、他の領域に比べて積層体の積層方向に沈み込んでしまうことがある。つまり、製造途中の半導体記憶装置の上面が凹凸を有することとなってしまう。柱状部の収縮による沈み込みは、積層構造を有する貫通コンタクト領域等よりも、単一の絶縁層で厚く覆われた階段領域等でより顕著である。

このような沈み込みが起きると、例えばリソグラフィ技術を用いた処理等において、沈み込みが起きた領域で照準が合わずに正常な露光がされないことがある。また、例えばホールまたは溝等に埋め込んだ金属材を積層体上面から研磨除去する処理等において、沈み込みが起きた領域に金属材の研磨残りが発生してしまったりすることがある。

実施形態の半導体記憶装置１によれば、柱状部ＨＲは、積層体ＬＭ内を積層体ＬＭの積層方向に延びるダミー層ＣＲｄと、ダミー層ＣＲｄの側壁を覆うダミー層ＣＮｄと、ダミー層ＣＮｄの側壁を覆うダミー層ＴＮｄと、電荷蓄積層ＣＴに相当する層を介することなくダミー層ＴＮｄの側壁を覆うダミー層ＢＫｄと、を含む。

上述のように、半導体層であるダミー層ＣＮｄは、例えば酸化シリコン層等の絶縁層よりもヤング率が高く、硬くて熱収縮し難い性質を有する。柱状部ＨＲがダミー層ＣＮｄを有することで、柱状部ＨＲの熱収縮を抑制し、柱状部ＨＲが配置された階段領域ＳＲ等が、他の領域に対して沈み込んでしまうことを抑制できる。

また、ヤング率の高い半導体層であっても、例えば体積が増すと熱処理によって凝集が起こる場合がある。柱状部ＨＲの芯材としてダミー層ＣＲｄを配置し、薄層状のダミー層ＣＮｄで覆うことで、ダミー層ＣＮｄが凝集することを抑制し、階段領域ＳＲの沈み込みをよりいっそう抑制することができる。

また、スリットＳＴを形成する際、位置ずれ、またはスリットＳＴ幅の拡張等が発生することにより、スリットＳＴとその近傍の柱状部ＨＲとが接触してしまうことがある。柱状部ＨＲに電荷蓄積層ＣＴに相当する窒化シリコン層等が含まれていた場合、スリットＳＴと接触した柱状部ＨＲの窒化シリコン層がスリットＳＴ内に露出し、絶縁層ＮＬのワード線ＷＬへのリプレース時に、露出部分を介して柱状部ＨＲ内部の窒化シリコン層の一部または全体が、導電層へと置き換えられてしまう恐れがある。これにより、柱状部ＨＲ内部の複数のワード線ＷＬ間に跨る位置に導電層が形成され、複数のワード線ＷＬ間で耐圧不足となってしまう懸念がある。

柱状部ＨＲを電荷蓄積層ＣＴに相当する層を有さない構成とすることで、仮に柱状部ＨＲがスリットＳＴと接触してしまった場合でも、ワード線ＷＬ間の耐圧不足が生じてしまうことを抑制し、半導体記憶装置１の電気特性に影響を及ぼすのを抑制することができる。

また、スリットＳＴと柱状部ＨＲとが接触し、柱状部ＨＲのダミー層ＣＮｄがスリットＳＴ内に露出した場合には、その後の処理によって、ダミー層ＣＮｄの露出面が酸化されうるほか、ワード線ＷＬへのリプレース処理後にはスリットＳＴ側壁に絶縁層５５が形成される。このため、例えばスリットＳＴ内に露出したダミー層ＣＮｄと、その後にスリットＳＴ内に充填される導電層２１とが電気的に導通してしまうこと等が抑制される。

以上のように、実施形態の半導体記憶装置１によれば、積層体ＬＭを支持する柱状部ＨＲの構造を適正化することができる。

（変形例１）
次に、図１５～図１７を用いて、実施形態の変形例１の半導体記憶装置２について説明する。変形例１の半導体記憶装置２は、上述の柱状部ＨＲに加え、ピラーＰＬと同じ層構造を有する柱状部ＨＲｍを備える点が、上述の実施形態とは異なる。以下、上述の実施形態と同様の構成には同様の符号を付し、その説明を省略することがある。

図１５は、実施形態の変形例１にかかる半導体記憶装置２の階段部ＳＰ２の構成の一例を示す断面図である。図１５（ａ）は、階段領域ＳＲ２を含むＹ方向に沿う断面図である。図１５（ｂ）は、階段領域ＳＲ２に配置される柱状部ＨＲの断面を示す部分拡大図である。図１５（ｃ）は、階段領域ＳＲ２に配置される柱状部ＨＲｍの断面を示す部分拡大図である。

図１５（ａ）に示すように、半導体記憶装置２の階段領域ＳＲ２には、層構造の異なる２種類の柱状部ＨＲ，ＨＲｍが分散して配置されている。

柱状部ＨＲは、少なくとも板状コンタクトＬＩに隣接する位置に、板状コンタクトＬＩに沿ってＹ方向に並んで配列されている。柱状部ＨＲが、コンタクトＣＣに隣接する位置を除く、階段領域ＳＲ全体に分散して配置されていてもよい。

図１５（ｂ）に示すように、柱状部ＨＲは、上述の実施形態の半導体記憶装置１が備える柱状部ＨＲと同様の構成を有する。すなわち、図１５（ｂ）は、上述の実施形態の図２（ｅ）の再掲である。

第３のピラーとしての柱状部ＨＲｍは、積層体ＬＭ内を積層体ＬＭの積層方向に延び、少なくともコンタクトＣＣに隣接する位置に、積層体ＬＭの積層方向から見てコンタクトＣＣの周囲を取り囲むように配置される。柱状部ＨＲｍが、板状コンタクトＬＩに隣接する位置を除く、階段領域ＳＲ全体に分散して配置されていてもよい。

図１５（ｂ）に示すように、柱状部ＨＲｍは、例えばピラーＰＬと同じ層構造を有する。すなわち、柱状部ＨＲｍは、ダミー層ＣＲｄ，ＣＮｄ，ＭＥｄ，ＣＰｄを有する。

第２の絶縁層としてのダミー層ＣＲｄは、ピラーＰＬのコア層ＣＲに相当する構成であり、絶縁層５１、積層体ＬＭ、上部ソース線ＤＳＬ、及び中間絶縁層ＳＣＯを貫通して、下部ソース線ＤＳＬａに到達する酸化シリコン層（第１の酸化層）等である。

ダミー層ＣＮｄは、ピラーＰＬのチャネル層ＣＮに相当する構成であり、ダミー層ＣＲｄの側壁および底面を覆うポリシリコン層またはアモルファスシリコン層等の半導体層である。

ダミー層ＭＥｄは、ピラーＰＬのメモリ層ＭＥに相当する構成であり、ダミー層ＣＮｄの側壁および底面を覆っている。ダミー層ＭＥｄは、中間絶縁層ＳＣＯの高さ位置におけるダミー層ＣＮｄの側壁をも覆う。

ダミー層ＭＥｄは、柱状部ＨＲｍの外周側から順に、それぞれがピラーＰＬのブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮに相当する第４の絶縁層としてのダミー層ＢＫｄ、第５の絶縁層としてのダミー層ＣＴｄ、及び第３の絶縁層としてのダミー層ＴＮｄが積層された積層構造を有する。ダミー層ＴＮｄ，ＢＫｄは例えば酸化シリコン層（第２、第３の酸化層）等であり、ダミー層ＣＴｄは例えば窒化シリコン層（第１の窒化層）等である。

ダミー層ＣＰｄは、ピラーＰＬのキャップ層ＣＰに相当する構成であり、柱状部ＨＲｍ上端部の絶縁層５２中に配置されるポリシリコン層またはアモルファスシリコン層等の半導体層である。ただし、柱状部ＨＲｍがダミー層ＣＰｄを有していなくともよい。

このように、柱状部ＨＲｍは、電荷蓄積層ＣＴに相当するダミー層ＣＴｄを有する点が、柱状部ＨＲとは異なる。

次に、階段領域ＳＲ２における各構成の配置を図１６に示す。図１６は、実施形態の変形例１にかかる半導体記憶装置２の階段領域ＳＲ２を含む上面図である。ただし、図１６においては、絶縁層５１～５４、プラグＶ０，ＣＨ、ビット線ＢＬ、及び上層配線ＭＸ等の一部構成が省略されている。

図１６に示すように、柱状部ＨＲｍのＸＹ平面に沿う方向の断面積は、例えば柱状部ＨＲのＸＹ平面に沿う方向の断面積と同程度である。複数の柱状部ＨＲ，ＨＲｍは、コンタクトＣＣとの干渉を回避しつつ、全体で所定の周期性をもって階段領域ＳＲ２に配置されている。

図１６の例では、柱状部ＨＲｍは、ワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳに接続されるコンタクトＣＣの周囲を取り囲むように配置されている。また、柱状部ＨＲは、柱状部ＨＲｍよりも外側の位置でコンタクトＣＣの周囲を取り囲むように配置される。つまり、柱状部ＨＲは、コンタクトＣＣに隣接する位置を除く、階段領域ＳＲ２全体に分散して配置されている。

ただし、上述のように、柱状部ＨＲが専ら板状コンタクトＬＩに隣接する位置に、板状コンタクトＬＩに沿って配列され、それ以外の階段領域ＳＲ２全体に、柱状部ＨＲｍが分散して配置されていてもよい。

なお、貫通コンタクト領域ＴＰ、及び積層体ＬＭのＸＹ方向両端部のダミーの階段部においても、少なくとも板状コンタクトＬＩ近傍に柱状部ＨＲを配置するようにすれば、柱状部ＨＲ，ＨＲｍを共に、これらの領域に配置してもよい。ただし、貫通コンタクト領域ＴＰ、及び積層体ＬＭ端部のダミーの階段部には柱状部ＨＲｍを配置せず、柱状部ＨＲを全体に分散して配置するようにすれば、より簡便である。

上記のような変形例１の半導体記憶装置２の構成は、例えば柱状部ＨＲｍをピラーＰＬとともに一括して形成することにより得られる。

ところで、階段部ＳＰにコンタクトホールＨＬｃを形成する際、コンタクトホールＨＬｃと、コンタクトホールＨＬｃ近傍の柱状部ＨＲｍとが接触してしまうことがある。コンタクトホールＨＬｃと柱状部ＨＲｍとの接触には、以下に述べるような幾つかの原因が考えられる。

１つの原因として、コンタクトＣＣを形成する際のコンタクトホールＨＬｃ、または柱状部ＨＲｍを形成する際のホールＨＬ（図５（ａ）参照）の少なくともいずれかが、プラズマ中のイオンが斜めに入射すること等によって、例えば基板ＳＢに対して傾いて形成されてしまうことが挙げられる。また他の原因として、例えばワード線ＷＬのリプレース時等に積層体ＬＭｇに歪みが生じ、形成済みの柱状部ＨＲｍが傾いてしまうことが挙げられる。

さらに他の原因としては、コンタクトＣＣを形成する際のコンタクトホールＨＬｃが、柱状部ＨＲｍに対して位置ずれを起こした状態で形成されてしまうことが挙げられる。

コンタクトホールＨＬｃと柱状部ＨＲｍとが接触した場合の例について図１７に示す。

図１７は、実施形態の変形例１にかかる半導体記憶装置２の階段部ＳＰ２にコンタクトホールＨＬｃが形成される様子を示すＸ方向に沿う断面図である。図１７に示す例では、コンタクトホールＨＬｃが傾いて形成されることにより、コンタクトホールＨＬｃ下端部が柱状部ＨＲｍと接触してしまっている。

また、図１７の例では、柱状部ＨＲｍは、ダミー層ＣＲｄ中に空洞部ＮＳＴを有している。このような空洞部ＮＳＴは、例えば柱状部ＨＲ，ＨＲｍの芯材となるダミー層ＣＲｄ等をホールＨＬ内に充填する際に、未充填部分が生じることで形成されうる。

このように、柱状部ＨＲｍがダミー層ＣＲｄ中に空洞部ＮＳＴを有する場合、コンタクトホールＨＬｃを形成する際のエッチングが柱状部ＨＲｍの内部へと進行し続け、空洞部ＮＳＴに到達してしまうと、コンタクトホールＨＬｃ内に導電層２２を充填する際、空洞部ＮＳＴ内にも導電層２２が充填されてしまう恐れがある。

しかし、コンタクトホールＨＬｃの形成時には、上述のように、当初は階段部ＳＰ２上に形成された第２の窒化層としてのストッパ層ＳＴＰと選択比を取りながら、コンタクトホールＨＬｃ下端部がストッパ層ＳＴＰ上に留まるよう、第４の酸化層としての絶縁層５１等がエッチング処理される。

このため、コンタクトホールＨＬｃとの接触部分において、柱状部ＨＲｍ最外周部のダミー層ＢＫｄはエッチング除去されうるものの、ダミー層ＢＫｄ内側のダミー層ＣＴｄがエッチストッパ層として機能し、柱状部ＨＲｍのより内部へとエッチングが進行することが抑制される。

その後、ワード線ＷＬ上方のストッパ層ＳＴＰを除去する際には、柱状部ＨＲｍ内のダミー層ＣＴｄも除去されうるが、その際には、ダミー層ＣＴｄ内側のダミー層ＴＮｄがストッパ層として機能する。また、ワード線ＷＬ上面の絶縁層５１ａを除去する際に、例えば柱状部ＨＲｍ内のダミー層ＴＮｄが除去されてしまっても、更にその内側のダミー層ＣＮｄがストッパ層として機能する。

変形例１の半導体記憶装置２によれば、ピラーＰＬと同じ層構造を有する柱状部ＨＲｍが、柱状部ＨＲよりもコンタクトＣＣに近接した位置に配置され、また、柱状部ＨＲｍのダミー層ＣＴｄと同種の材料を含むストッパ層ＳＴＰが、階段状に加工された複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳ上に配置されている。

これにより、コンタクトホールＨＬｃと柱状部ＨＲｍとが接触してしまった場合でも、ダミー層ＣＴｄによってエッチングが停止され、ダミー層ＣＲｄ中の空洞部ＮＳＴにコンタクトＣＣの導電層２２が充填されてしまうのを抑制することができる。よって、例えばコンタクトＣＣと柱状部ＨＲｍが導通してしまったり、柱状部ＨＲｍを介してコンタクトＣＣと他のワード線ＷＬとが導通してしまったりすることが抑制される。

なお、階段部ＳＰ２において階段状に加工された複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳ上にストッパ層ＳＴＰを有しない場合であっても、絶縁層５１とは異種の材料を含むダミー層ＣＴｄを柱状部ＨＲｍ内に配置することで、コンタクトホールＨＬｃの形成時において、柱状部ＨＲｍの内部側へのエッチングの進行に対するストッパ層としてダミー層ＣＴｄが機能しうる。

変形例１の半導体記憶装置２によれば、その他、上述の実施形態と同様の効果を奏する。

（変形例２）
上述の変形例１の柱状部ＨＲｍは、上述の柱状部ＨＲに代えて絶縁層単体の柱状部と組み合わせて用いることも可能である。この場合、階段領域ＳＲ２等における沈み込みの程度に応じて、絶縁層単体の柱状部と、上述の柱状部ＨＲｍとの比率を適宜、調整してもよい。つまり、階段領域ＳＲ２における柱状部ＨＲｍの比率を高めるほど、階段領域ＳＲ２等の沈み込みをよりいっそう抑制することができる。

また、絶縁層単体の柱状部と、上述の柱状部ＨＲｍとを併用する場合、以下に示すように、絶縁層単体の柱状部に対し、拡径された柱状部ＨＲｍを用いることで、半導体記憶装置の製造工程を簡素化することができる。

以下に、図１８～図２０を用いて、実施形態の変形例２の半導体記憶装置３について説明する。変形例２の半導体記憶装置３は、単体の絶縁層である柱状部ＨＲｋを備える点が、上述の変形例１とは異なる。以下、上述の変形例１と同様の構成には同様の符号を付し、その説明を省略することがある。

図１８は、実施形態の変形例２にかかる半導体記憶装置３の階段部ＳＰ３の構成の一例を示すＹ方向に沿う断面図である。

図１８に示すように、半導体記憶装置３は、階段領域ＳＲ３に、サイズ及び層構造の異なる２種類の柱状部ＨＲｇ，ＨＲｋを備える。複数の柱状部ＨＲｇ，ＨＲｋは、板状コンタクトＬＩ及びコンタクトＣＣとの干渉を回避しつつ、全体で所定の周期性をもって階段領域ＳＲ３に配置されている。

第３のピラーとしての柱状部ＨＲｇは、上述の変形例１の半導体記憶装置２が備える柱状部ＨＲｍと同様の構成を有する。ただし、柱状部ＨＲｇのＸＹ平面に沿う方向の断面積は、例えば上述の柱状部ＨＲｍのＸＹ平面に沿う方向の断面積よりも大きい。

より具体的には、柱状部ＨＲｇは、絶縁層５１及び積層体ＬＭ内を積層方向に延びる第１の酸化層としてのダミー層ＣＲｄを有する。また、柱状部ＨＲｇは、ダミー層ＣＲｄの側壁を覆う半導体層等であるダミー層ＣＮｄを有する。また、柱状部ＨＲｇは、ダミー層ＣＮｄの側壁を覆うダミー層ＭＥｄを有する。

ダミー層ＭＥｄは、第２の酸化層としてのダミー層ＴＮｄ、ダミー層ＴＮｄの側壁を覆う第１の窒化層としてのダミー層ＣＴｄ、及びダミー層ＣＴｄの側壁を覆う第３の酸化層としてのダミー層ＢＫｄを有する。

また、柱状部ＨＲｇが半導体層等であるダミー層ＣＰｄを有していてもよい。

柱状部ＨＲｇは、少なくともコンタクトＣＣに隣接する位置に、積層体ＬＭの積層方向から見てコンタクトＣＣの周囲を取り囲むように配置される。このとき、階段領域ＳＲ３の沈み込みを抑制するため、板状コンタクトＬＩに隣接する位置を除く階段領域ＳＲ３全体に、柱状部ＨＲｇが分散して配置されていることが好ましい。

第２のピラーとしての柱状部ＨＲｋは、例えば単体のダミー層ＢＫｄから構成される。ダミー層ＢＫｄは、ピラーＰＬのブロック絶縁層ＢＫに相当する層であり、例えば酸化シリコン層等である。

柱状部ＨＲｋのＸＹ平面に沿う方向の断面積は、例えば柱状部ＨＲｇのＸＹ平面に沿う方向の断面積よりも小さく、上述の変形例１の半導体記憶装置２が備える柱状部ＨＲと同程度、または上述の柱状部ＨＲより小さい。

柱状部ＨＲｋは、少なくとも板状コンタクトＬＩに隣接する位置に、板状コンタクトＬＩに沿ってＸ方向に並んで配列されている。このとき、上述のように、階段領域ＳＲ３の沈み込みを抑制するため、熱収縮しやすい柱状部ＨＲｋが配置される位置が、板状コンタクトＬＩ近傍のなるべく小さな領域に限られていることが好ましい。

なお、変形例２の半導体記憶装置３において、貫通コンタクト領域ＴＰ及び積層体ＬＭ端部のダミーの階段部にも柱状部ＨＲｇ，ＨＲｋをそれぞれ所定の比率で配置することができる。

図１９及び図２０は、実施形態の変形例２にかかる半導体記憶装置３の製造方法の手順の一部を順に例示する図である。図１９及び図２０は、階段領域ＳＲ３を含むＹ方向に沿う断面を示しており、上述の図１８の断面に相当する。以下、主に柱状部ＨＲｇ，ＨＲｋの形成方法の一例について説明する。

図１９（ａ）に示すように、絶縁層５２、積層体ＬＭｓ、上部ソース線ＤＳＬｂ、及び中間絶縁層ＳＣＯを貫通して、下部ソース線ＤＳＬａに到達する複数のホールＨＬｇ，ＨＬｋを形成する。ホールＨＬｇは、ホールＨＬｋより大径に形成される。

図１９（ｂ）に示すように、複数のホールＨＬｇ，ＨＬｋ内にダミー層ＢＫｄを形成する。このとき、例えば上述のピラーＰＬにおけるブロック絶縁層ＢＫ程度の厚さにダミー層ＢＫｄを形成した後、更にダミー層ＢＫｄの成膜を継続する。このようにすることで、ダミー層ＢＫｄは、ホールＨＬｇ，ＨＬｋのサイズの違いから、ホールＨＬｇの側壁および底面を覆い、ホールＨＬｋ内を略完全に埋めるよう充填される。これにより、柱状部ＨＲｋが形成される。ダミー層ＢＫｄは、絶縁層５２の上面にも形成される。

図１９（ｃ）に示すように、ホールＨＬｇ内のダミー層ＢＫｄの内側に、ダミー層ＣＴｄ及びダミー層ＴＮｄをこの順に積層してダミー層ＭＥｄを形成し、更にダミー層ＣＮｄを形成して、ダミー層ＣＮｄの内側をダミー層ＣＲｄで充填する。先に形成されたダミー層ＢＫｄを含むダミー層ＭＥｄは、絶縁層５２の上面にも形成される。また、ダミー層ＣＮｄはダミー層ＭＥｄを介して絶縁層５２の上面にも形成され、そのダミー層ＣＮｄを更にダミー層ＣＲｄが覆う。

このとき、柱状部ＨＲｋは既にダミー層ＢＫｄで充填されているので、柱状部ＨＲｋのホールＨＬｋ内にダミー層ＣＴｄ，ＴＮｄ，ＣＮｄ，ＣＲｄは形成されない。

図２０（ａ）に示すように、絶縁層５２の上面、及びホールＨＬｇ内のダミー層ＣＲｄをエッチバックして、ホールＨＬｇ上端部に窪みを形成する。絶縁層５２上面にはダミー層ＣＮｄが露出する。柱状部ＨＲｋの上面からもダミー層ＣＲｄが除去される。

図２０（ｂ）に示すように、絶縁層５２の上面、及びホールＨＬｇ内のダミー層ＣＮｄをエッチバックして、ホールＨＬｇ上端部の窪みを拡張する。絶縁層５２上面にはダミー層ＭＥｄが露出する。柱状部ＨＲｋの上面からもダミー層ＣＮｄが除去される。

また、絶縁層５２の上面、及びホールＨＬｇ内のダミー層ＭＥｄをエッチバックして、ホールＨＬｇ上端部の窪みを更に拡張する。これにより、絶縁層５２の上面からもダミー層ＭＥｄが除去されて、柱状部ＨＲｋの上面が露出する。

図２０（ｃ）に示すように、ホールＨＬｇ上端部の窪みにダミー層ＣＰｄを埋め込み、絶縁層５２とともにダミー層ＣＰｄ上端部をエッチバックする。これにより、柱状部ＨＲｇが形成される。上記処理においても、柱状部ＨＲｋ上端部にダミー層ＣＰｄは形成されない。その後、エッチバックされた絶縁層５２を積み増して、柱状部ＨＲｇ，ＨＲｋの上面を覆う。

以上により、変形例２の柱状部ＨＲｇ，ＨＲｋが形成される。

このように、柱状部ＨＲｋに対して柱状部ＨＲｇを大径化することで、柱状部ＨＲｇ，ＨＲｋを一括して形成することができる。このため、階段領域ＳＲ３等に、全体で所定の周期を有するよう、層構造の異なる柱状部ＨＲｇ，ＨＲｋを密集させて形成することが可能となる。

また、図１９に示す処理において、ピラーＰＬのブロック絶縁層ＢＫを形成する際、ホールＨＬｇ、ＨＬｋ内にダミー層ＢＫｄを形成する処理の一部を並行して行うことができる。メモリホールＭＨ内に所望の厚さのブロック絶縁層ＢＫが形成された後、メモリホールＭＨをマスク層等で保護したうえで、上述したように、ホールＨＬｋ内が略完全に充填されるまで、ホールＨＬｇ、ＨＬｋにおけるダミー層ＢＫｄの形成処理を継続する。

また、ダミー層ＢＫｄが形成された後も、ピラーＰＬに電荷蓄積層ＣＴ、トンネル絶縁層ＴＮ、チャネル層ＣＮ、コア層ＣＲ、及びキャップ層ＣＰを形成する処理と、柱状部ＨＲｇにダミー層ＣＴｄ，ＴＮｄ，ＣＮｄ，ＣＲｄ，ＣＰｄを形成する処理とを並行して行うことができる。ただし、上述の実施形態の場合と同様、柱状部ＨＲｇがダミー層ＣＰｄを有する必要はなく、柱状部ＨＲｇ，ＨＲｋに対する図２０の処理をスキップしてもよい。

それ以外の半導体記憶装置３の製造方法は、例えば上述の実施形態の半導体記憶装置１の製造方法と同様である。

なお、上記の例では、柱状部ＨＲｇ，ＨＲｋのサイズを異ならせ、これらの柱状部ＨＲｇ，ＨＲｋを一括して形成することとした。しかし、絶縁層単体の柱状部と、ピラーＰＬと同じ層構造の柱状部とを略等しいサイズとし、これらの柱状部を作り分けてもよい。

以上、変形例１，２のように、積層体ＬＭの積層方向に延びる酸化層と、酸化層内の所定位置で積層体ＬＭの積層方向に延びる窒化層とを有する柱状部ＨＲｍ，ＨＲｇを、少なくともコンタクトＣＣの近傍に配置することで、柱状部ＨＲｍ，ＨＲｇとコンタクトＣＣとの接触を許容しつつ、積層体ＬＭの沈み込みを抑制することができる。

また、変形例１，２のように、ピラーＰＬの電荷蓄積層ＣＴに相当する窒化層を含むことなく、１つまたは複数の酸化層を有する柱状部ＨＲ，ＨＲｋを、少なくとも板状コンタクトＬＩの近傍に配置することで、柱状部ＨＲ，ＨＲｋと板状コンタクトＬＩとの接触を許容する構成とすることができる。

（その他の変形例）
上述の実施形態および変形例１，２では、階段部ＳＰ，ＳＰ２等が、メモリ領域ＭＲに挟まれて積層体ＬＭの中央部に配置されることとした。しかし、例えば積層体ＬＭのＸ方向片側、または両側の階段部にコンタクトＣＣを配置して、ワード線ＷＬ等の引き出し機能を有するよう構成してもよい。この場合においても、上述の実施形態および変形例１，２の柱状部ＨＲ，ＨＲｍ，ＨＲｇ，ＨＲｋ等の構成を適用することができる。

また、上述の実施形態および変形例１，２では、ピラーＰＬは、チャネル層ＣＮの側面でソース線ＳＬと接続していることとしたが、これに限られない。例えばピラー底面のメモリ層を除去してチャネル層の下端部でソース線と接続するようにピラーを構成してもよい。

また、上述の実施形態および変形例１，２では、絶縁層ＮＬ，ＯＬを交互に積層して積層体ＬＭｓを形成することとした。しかし、積層体ＬＭｓは複数段（Ｔｉｅｒ）に分けて形成されてよく、その場合、ピラーＰＬ、柱状部ＨＲ，ＨＲｍ、ＨＲｇ、ＨＲｋ、及び階段部ＳＰ，ＳＰ２等は、１段分の積層体ＬＭｓが形成されるごとに段階的に形成されてよい。これにより、ワード線ＷＬの積層数を更に増加させることができる。

また、上述の実施形態および変形例１，２では、積層体ＬＭの下方に周辺回路ＣＵＡを配置することとした。しかし、周辺回路ＣＵＡは、積層体ＬＭの上方または積層体ＬＭと同じ階層に配置されてもよい。

周辺回路ＣＵＡを積層体ＬＭの上方に配置する場合には、例えば積層体ＬＭが形成される基板とは異なる半導体基板上に周辺回路ＣＵＡを形成し、積層体ＬＭの上面に周辺回路ＣＵＡが形成された半導体基板を貼り合わせればよい。

周辺回路ＣＵＡを積層体ＬＭと同じ階層に配置する場合には、周辺回路ＣＵＡが形成される半導体基板上に積層体ＬＭを形成することができる。この構成において、半導体基板上にポリシリコン層等をソース線として形成してもよいし、あるいは、半導体基板の表層に不純物を拡散させ、半導体基板の一部をソース線としてもよい。また、この場合、半導体記憶装置は貫通コンタクト領域ＴＰを有さなくともよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１～３…半導体記憶装置、Ｃ４…貫通コンタクト、ＣＣ…コンタクト、ＨＲ，ＨＲｇ，ＨＲｋ，ＨＲｍ…柱状部、ＬＩ…板状コンタクト、ＬＭ，ＬＭｇ，ＬＭｓ…積層体、ＭＣ…メモリセル、ＭＲ…メモリ領域、ＮＬ，ＯＬ…絶縁層、ＰＬ…ピラー、ＳＰ，ＳＰ２，ＳＰ３，ＳＰｆ，ＳＰｓ…階段部、ＳＲ，ＳＲ２，ＳＲ３…階段領域、ＳＴ…スリット、ＷＬ…ワード線。

Claims (5)

1. 複数の導電層と複数の第１の絶縁層とが１層ずつ交互に積層され、前記複数の導電層が階段状に加工された階段部を含む積層体と、
   前記階段部から前記積層体の積層方向と交差する第１の方向に離れた前記積層体内を前記積層方向に延び、前記複数の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成する第１のピラーと、
   前記階段部にて前記積層体内を前記積層方向に延びる第２のピラーと、を備え、
   前記第２のピラーは、
   前記積層体内を前記積層方向に延びる第２の絶縁層と、
   前記第２の絶縁層の側壁を覆う半導体層と、
   前記半導体層の側壁に接して配置され、前記半導体層の側壁を覆う第３の絶縁層と、
   前記第３の絶縁層の側壁に接して配置され、前記第３の絶縁層の側壁を覆う第４の絶縁層と、を含み、
   前記第３及び第４の絶縁層は同種の材料を含む、
   半導体記憶装置。
2. 前記積層方向および前記第１の方向と交差する第２の方向に離れた位置で、前記積層体内を前記積層方向および前記第１の方向に延びる第１及び第２の板状部材を更に備え、
   前記第２のピラーは、
   前記第１及び第２の板状部材の間に分散して配置される複数の第２のピラーを含む、
   請求項１に記載の半導体記憶装置。
3. 複数の導電層と複数の第１の絶縁層とが１層ずつ交互に積層され、前記複数の導電層が階段状に加工された階段部を含む積層体と、
   前記階段部から前記積層体の積層方向と交差する第１の方向に離れた前記積層体内を前記積層方向に延び、前記複数の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成する第１のピラーと、
   前記階段部にて前記積層体内を前記積層方向に延びる第２のピラーと、を備え、
   前記第１のピラーは、
   前記積層体内を前記積層方向に延びる第２の絶縁層と、
   前記第２の絶縁層の側壁を覆う半導体層と、
   前記半導体層の側壁を覆う第３の絶縁層と、
   前記第３の絶縁層の側壁を覆う第４の絶縁層と、
   前記第３及び第４の絶縁層とは異種の材料を含み、前記第３及び第４の絶縁層の間に介在される絶縁性の電荷蓄積層と、を含み、
   前記第２のピラーは、
   前記積層体内を前記積層方向に延びる前記第２の絶縁層と、
   前記第２の絶縁層の側壁を覆う前記半導体層と、
   前記半導体層の側壁を覆う前記第３の絶縁層と、
   前記電荷蓄積層を介することなく前記第３の絶縁層の側壁を覆う前記第４の絶縁層と、を含む、
   半導体記憶装置。
4. 前記第２乃至第４の絶縁層は酸化層であり、前記電荷蓄積層は窒化層である、
   請求項３に記載の半導体記憶装置。
5. 複数の導電層と複数の絶縁層とが１層ずつ交互に積層され、前記複数の導電層が階段状に加工された階段部を含む積層体と、
   前記階段部から前記積層体の積層方向と交差する第１の方向に離れた前記積層体内を前記積層方向に延び、前記複数の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成する第１のピラーと、
   前記階段部にて前記積層体内を前記積層方向に延びる第２及び第３のピラーと、を備え、
   前記第３のピラーは、
   前記積層方向に延びる酸化層と、
   前記酸化層内の所定位置で前記積層方向に延びる窒化層と、を有し、
   前記第２のピラーは、
   前記窒化層を含むことなく前記積層方向に延びる１つまたは複数の酸化層を有する、
   半導体記憶装置。

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