JP2022184482A - 半導体記憶装置 - Google Patents

Abstract

【課題】積層体の強度を高めること。【解決手段】実施形態の半導体記憶装置は、複数の導電層ＷＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭと、積層体ＬＭ内を複数の導電層ＷＬと複数の絶縁層ＯＬとの積層方向に延び、複数の導電層ＷＬの少なくとも一部との交差部にそれぞれメモリセルＭＣを形成する複数の第１のピラーＰＬと、を備え、積層体ＬＭは、複数の第１のピラーＰＬから積層方向と交差する第１の方向に離れた位置で、複数の導電層ＷＬが階段状に加工された階段部ＳＰを含み、複数の絶縁層ＯＬの少なくとも最下層の絶縁層ＯＬは、階段部ＳＰ内における複数の導電層ＷＬの第１の方向に沿った端部に近接して、絶縁層ＯＬの厚さ方向に曲がった曲げ部ＲＣを有している。【選択図】図１

Description

本発明の実施形態は、半導体記憶装置に関する。

３次元不揮発性メモリ等の半導体記憶装置の製造工程では、例えば複数の絶縁層を導電層に置き換えて、導電層の積層体を形成する。導電層への置き換えの際、積層体は、複数の絶縁層が除去されて脆弱な状態となる。

特開２０１８－１５７０９６号公報 特開２０１４－１２７４７５号公報 特開２０１３－０９８４７０号公報

１つの実施形態は、積層体の強度を高めることができる半導体記憶装置を提供することを目的とする。

実施形態の半導体記憶装置は、複数の導電層と複数の絶縁層とが１層ずつ交互に積層された積層体と、前記積層体内を前記複数の導電層と前記複数の絶縁層との積層方向に延び、前記複数の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成する複数の第１のピラーと、を備え、前記積層体は、前記複数の第１のピラーから前記積層方向と交差する第１の方向に離れた位置で、前記複数の導電層が階段状に加工された階段部を含み、前記複数の絶縁層の少なくとも最下層の絶縁層は、前記階段部内における前記複数の導電層の前記第１の方向に沿った端部に近接して、前記絶縁層の厚さ方向に曲がった曲げ部を有している。

図１は、実施形態にかかる半導体記憶装置の構成の一例を示す図である。 図２は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図３は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図４は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図５は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図６は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図７は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図８は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す図である。 図９は、実施形態にかかる半導体記憶装置が備えるベース層の構成例を示す断面図である。 図１０は、実施形態にかかる半導体記憶装置が備えるベース層の構成例を示す断面図である。 図１１は、実施形態の変形例１にかかる半導体記憶装置の構成の一例を示す断面図である。 図１２は、実施形態の変形例２にかかる半導体記憶装置の構成の一例を示す断面図である。 図１３は、実施形態の変形例３にかかる半導体記憶装置の構成の一例を示す断面図である。 図１４は、実施形態の変形例４にかかる半導体記憶装置の構成の一例を示す断面図である。 図１５は、実施形態のその他の変形例にかかる半導体記憶装置の構成の一例を示す断面図である。 図１６は、実施形態のその他の変形例にかかる半導体記憶装置の構成の一例を示す断面図である。

以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。

（半導体記憶装置の構成例）
図１は、実施形態にかかる半導体記憶装置１の構成の一例を示す図である。図１（ａ）は、半導体記憶装置１の各構成の配置を示す模式的な平面図である。図１（ｂ）は、半導体記憶装置１の積層体ＬＭにおけるＸ方向に沿う断面図である。図１（ｃ）は、半導体記憶装置１の積層体ＬＭにおけるＹ方向に沿う断面図である。図１（ｄ）は、積層体ＬＭの積層方向から見たピラーＰＬの配置パターンを示す模式図である。図１（ｅ）は、積層体ＬＭの積層方向から見た柱状部ＨＲの配置パターンを示す模式図である。ただし、図１（ｂ）（ｃ）において、上層配線等の一部構成が省略されている。

なお、本明細書において、Ｘ方向およびＹ方向は共に、後述するベース層１０の上面に沿う方向であり、Ｘ方向とＹ方向とは互いに直交する。また、本明細書では、後述する階段部ＳＰのテラス面が向いた側を半導体記憶装置１の上方側とする。

図１（ａ）～（ｃ）に示すように、半導体記憶装置１は、ベース層１０上に配置された積層体ＬＭ、及び積層体ＬＭの周囲に配置された周辺領域ＰＥＲを備える。図１（ａ）の例では、半導体記憶装置１は例えばＸ方向に並ぶ２つの積層体ＬＭを備えている。ただし、半導体記憶装置１が備える積層体ＬＭは１つでもよく、３つ以上であってもよい。

図１（ａ）に示すように、積層体ＬＭは、上方から見て略矩形に構成され、Ｘ方向に沿う長手方向と、Ｙ方向に沿う短手方向とを有している。積層体ＬＭは、メモリ領域ＭＲ、階段領域ＳＲ、及びダミー階段部ＳＰｄｘ，ＳＰｄｙを備える。階段領域ＳＲは、例えば積層体ＬＭの長手方向の中央付近に配置され、階段領域ＳＲの長手方向の両側には、メモリ領域ＭＲがそれぞれ配置されている。ダミー階段部ＳＰｄｘは積層体ＬＭの長手方向の両端部に配置され、ダミー階段部ＳＰｄｙは積層体ＬＭの短手方向の両端部に配置されている。

周辺領域ＰＥＲには、例えば少なくとも積層体ＬＭの上面の高さまで達する絶縁層が配置されている。

図１（ｂ）（ｃ）に示すように、ベース層１０は、例えば半導体または導電体等から構成され、積層体ＬＭを支持する層である。階段領域ＳＲ下方のベース層１０の上面には複数の段差部としての凹部１１が、積層体ＬＭの短手方向に互いに離れて配置されている。凹部１１は、ベース層１０の上面から窪んだ形状を有し、積層体ＬＭの長手方向に延びる。

積層体ＬＭは、導電層としてのワード線ＷＬと絶縁層ＯＬとが１層ずつ交互に積層された構成を備え、ベース層１０の上面に配置される。ワード線ＷＬは例えばタングステン層またはモリブデン層等である。絶縁層ＯＬは例えば酸化シリコン層等である。

最下層の絶縁層ＯＬを含む積層体ＬＭの下層側の幾つかの絶縁層ＯＬと幾つかのワード線ＷＬとは、ベース層１０の凹部１１に沿って層厚方向に曲がっている。

すなわち、階段領域ＳＲにおいて、少なくとも最下層の絶縁層ＯＬは、積層体ＬＭの短手方向に互いに対向する凹部１１の側壁と、ベース層１０の上面とで構成されるコーナーを覆う第１及び第２の曲げ部としての１対の曲げ部ＲＣを有する。曲げ部ＲＣは、凹部１１のコーナーに沿う角張った形状を有していてよい。または、曲げ部ＲＣは、凹部１１のコーナーを曲面で覆う湾曲した形状を有していてもよい。

また、少なくとも最下層の絶縁層ＯＬは、１対の曲げ部ＲＣに挟まれ、凹部１１の底面を覆う第１の部分としての平坦部ＢＭを有する。平坦部ＢＭは、積層体ＬＭの積層方向において、その絶縁層ＯＬの他の部分よりも下方に位置する。平坦部ＢＭの上面からその絶縁層ＯＬの他の部分の上面までの距離は、その絶縁層ＯＬの厚さの２０％以上であることが好ましい。このような曲がり度合いは、例えばベース層１０の凹部１１の深さによって調整することができる。

ここで、曲げ部ＲＣが角張った形状を有する場合には、凹部１１上方の絶縁層ＯＬは、１対の曲げ部ＲＣ及びそれらの間の平坦部ＢＭを含んで、積層体ＬＭの短手方向で複数回に亘って折れ曲がったクランク状の形状となる。曲げ部ＲＣが曲面状の形状を有する場合には、凹部１１上方の絶縁層ＯＬは、１対の曲げ部ＲＣ及びそれらの間の平坦部ＢＭを含んで、積層体ＬＭの短手方向で複数回に亘って湾曲した褶曲形状となる。

絶縁層ＯＬ及びワード線ＷＬの曲がり度合いは、積層体ＬＭの上層側へ行くほど弱まっていき、積層体ＬＭの上層側で各層は略平坦となる。

なお、図１（ｂ）（ｃ）の例では、積層体ＬＭは１０層のワード線ＷＬを有するが、ワード線ＷＬの層数は任意である。また、積層体ＬＭは、最下層のワード線ＷＬの更に下層に１つ以上の導電層としての選択ゲート線を備えていてもよい。また、積層体ＬＭは、最上層のワード線ＷＬの更に上層に１つ以上の導電層としての選択ゲート線を備えていてもよい。

積層体ＬＭは、積層体ＬＭの積層方向に積層体ＬＭ内を貫通し、かつ、積層体ＬＭの長手方向に延びる複数の板状部としてのコンタクトＬＩによって、短手方向に分割されている。複数のコンタクトＬＩは積層体ＬＭの短手方向に互いに離れて配置されており、後述する絶縁層５２の上面からベース層１０にまで到達している。

また、上述のように、階段領域ＳＲでは、ベース層１０に到達したコンタクトＬＩの基部の近傍には凹部１１が配置されている。つまり、１つの凹部１１は、階段領域ＳＲにおいて、コンタクトＬＩによって分割された片側の積層体ＬＭの端部位置の下方で、そのコンタクトＬＩに沿って積層体ＬＭの長手方向に延びている。

同様に、１つの凹部１１上の１対の曲げ部ＲＣは、階段領域ＳＲにおいて、コンタクトＬＩによって分割された片側の積層体ＬＭの端部位置で、そのコンタクトＬＩに沿って積層体ＬＭの長手方向に延びている。換言すれば、少なくとも最下層の絶縁層ＯＬは、階段領域ＳＲにおいて、コンタクトＬＩによって分割された積層体ＬＭのそれぞれの端部位置で、１対の曲げ部ＲＣを含んでクランク状となり、または褶曲している。

個々のコンタクトＬＩは、積層体ＬＭの短手方向の側壁に配置される酸化シリコン層等の絶縁層５５と、絶縁層５５の内側に充填されるタングステン層等の導電層２２とを備える。導電層２２の上部は、後述する絶縁層５３を貫通するプラグＶ０を介して図示しない上層配線等と接続され、導電層２２の底部はベース層１０と接続されている。これにより、コンタクトＬＩは例えばソース線コンタクトとして機能する。

ただし、複数の板状部が、絶縁層等が内部に充填された構成を有し、ソース線コンタクトとしての機能を有していなくともよい。

メモリ領域ＭＲには、積層体ＬＭの積層方向に積層体ＬＭ内を延び、ベース層１０に到達する複数のピラーＰＬが分散して配置され、図１（ｄ）に示すように、積層体ＬＭの積層方向から見て例えば千鳥状に配置されている。

第１のピラーとしてのピラーＰＬはそれぞれ、積層体ＬＭの各層に沿う方向の断面形状として、例えば円形、楕円形、または小判型（オーバル型）等の形状を有する。ピラーＰＬは、外周側から順にメモリ層ＭＥ及びチャネル層ＣＮを有し、チャネル層ＣＮの内側に充填されるコア層ＣＲを更に有する。メモリ層ＭＥは、後述するように、ピラーＰＬの外周側から順に、ブロック絶縁層、電荷蓄積層、及びトンネル絶縁層が積層された積層構造を有する。チャネル層ＣＮは、ピラーＰＬの底部にも配置されてベース層１０と接続している。

また、ピラーＰＬは、チャネル層ＣＮ及びコア層ＣＲの上面を少なくとも覆い、チャネル層ＣＮに接続されるキャップ層ＣＰを上部に有する。キャップ層ＣＰの上面は、後述する絶縁層５３，５２を貫通するプラグＣＨを介して、図示しないビット線等の上層配線と接続されている。

メモリ層ＭＥのブロック絶縁層およびトンネル絶縁層、並びにコア層ＣＲは、例えば酸化シリコン層等である。メモリ層ＭＥの電荷蓄積層は例えば窒化シリコン層等である。チャネル層ＣＮ及びキャップ層ＣＰは、例えばポリシリコン層またはアモルファスシリコン層等である。

このように構成されるピラーＰＬと、各層のワード線ＷＬとが対向する部分にはメモリセルＭＣが形成される。つまり、メモリセルＭＣは、例えばマトリクス状に配置された個々のピラーＰＬの高さ方向に複数並んで配置される。これにより、半導体記憶装置１は、例えばメモリセルＭＣが３次元に配置された３次元不揮発性メモリとして構成される。

なお、積層体ＬＭがワード線ＷＬの上層または下層に選択ゲート線を有する場合、ピラーＰＬと選択ゲート線とが対向する部分には選択ゲートが形成される。

階段領域ＳＲには階段部ＳＰが配置されている。階段部ＳＰは、複数のワード線ＷＬが、積層体ＬＭの長手方向に階段状に落ち込んだ形状を有する。これにより、個々の絶縁層ＯＬによって階段部ＳＰの各段のテラス面が構成され、テラス面の下層にワード線ＷＬがそれぞれ引き出される。

階段部ＳＰの各段には、後述する絶縁層５２，５１、及び各段のテラス面を構成する絶縁層ＯＬを貫通し、絶縁層ＯＬ下層のワード線ＷＬに到達するコンタクトＣＣが配置されている。個々のコンタクトＣＣは、側壁に配置される酸化シリコン層等の絶縁層５４と、絶縁層５４の内側に充填される銅層等の導電層２１とを備える。導電層２１の上部は、後述する絶縁層５３を貫通するプラグＶ０を介して図示しない上層配線等と接続され、導電層２１の底部は対応するワード線ＷＬと接続されている。

これにより、ワード線ＷＬを介してメモリセルＭＣに所定の電圧を印加して、メモリセルＭＣに対してデータの書き込み及び読み出しが可能となる。積層体ＬＭがワード線ＷＬの上層または下層に選択ゲート線を有する場合、選択ゲート線を介して選択ゲートに所定の電圧を印加することで、選択ゲートをオンまたはオフすることができ、その選択ゲートが属するピラーＰＬに形成されるメモリセルＭＣを選択状態または非選択状態とすることができる。

階段領域ＳＲ内であって、積層体ＬＭの長手方向に階段部ＳＰと対向する位置にはダミー階段部ＳＰｄｆが配置される。ダミー階段部ＳＰｄｆは、階段部ＳＰに向かって複数のワード線ＷＬが階段状に落ち込んだ形状を有する。ダミー階段部ＳＰｄｆの各段のテラス面は階段部ＳＰのテラス面より狭い。つまり、ダミー階段部ＳＰｄｆは、階段部ＳＰより急峻な傾斜を有し、ダミー階段部ＳＰｄｆの階段長、つまり、最上段から最下段までの距離は、階段部ＳＰの階段長よりも短い。

階段領域ＳＲ内であって、積層体ＬＭの短手方向における階段部ＳＰの片側にはコンタクトＬＩが配置され、他方側にはダミー階段部ＳＰｄｓが配置される。ダミー階段部ＳＰｄｓは、階段部ＳＰの片側に配置されたコンタクトＬＩに向かって、複数のワード線ＷＬが階段状に落ち込んだ形状を有する。ダミー階段部ＳＰｄｓの各段のテラス面は階段部ＳＰのテラス面より狭い。つまり、ダミー階段部ＳＰｄｓは、階段部ＳＰより急峻な傾斜を有し、ダミー階段部ＳＰｄｓの階段長は階段部ＳＰの階段長よりも短い。

このように、階段領域ＳＲは、積層体ＬＭの長手方向の中央付近であって、積層体ＬＭの短手方向に隣接する１対のコンタクトＬＩ間の領域で、階段部ＳＰ、コンタクトＬＩ、ダミー階段部ＳＰｄｆ，ＳＰｄｓで囲まれた擂り鉢状の領域を含む。階段領域ＳＲの、この擂り鉢状の領域には、階段部ＳＰ及びダミー階段部ＳＰｄｆ，ＳＰｄｓを覆って、少なくとも積層体ＬＭのメモリ領域ＭＲにおける上面の高さまで達する絶縁層５１が配置されている。絶縁層５１は例えば酸化シリコン層等である。

また、階段領域ＳＲには、絶縁層５１及び階段部ＳＰまたはダミー階段部ＳＰｄｆ，ＳＰｄｓの各段の積層体ＬＭを貫通し、ベース層１０に到達する複数の柱状部ＨＲが配置されている。

複数の第２のピラーとしての柱状部ＨＲは、コンタクトＣＣとの干渉を回避しつつ階段領域ＳＲに分散して配置され、図１（ｅ）に示すように、積層体ＬＭの積層方向から見て例えばグリッド状に配置されている。つまり、複数の柱状部ＨＲは、正方格子または長方形格子等の直交格子の交差部のうち、積層体ＬＭの積層方向から見てコンタクトＣＣとは重ならない交差部にそれぞれ配置されている。個々の柱状部ＨＲは、積層体ＬＭの各層に沿う方向の断面形状として、例えば円形、楕円形、または小判型（オーバル型）等の形状を有する。

また、個々の柱状部ＨＲは、例えば積層体ＬＭの積層方向に延びる酸化シリコン等の絶縁体によって構成されており、半導体記憶装置１の機能には寄与しない。後述するように、柱状部ＨＲは、犠牲層と絶縁層とが積層された積層体から積層体ＬＭを形成する際、これらの構成を支持する役割を持つ。

なお、図１（ｄ）（ｅ）に示すように、複数の柱状部ＨＲ間のピッチは、例えば複数のピラーＰＬ間のピッチより広く、積層体ＬＭの各層の単位面積あたりの柱状部ＨＲの配置密度は、積層体ＬＭの各層の単位面積あたりのピラーＰＬの配置密度よりも低い。また、積層体ＬＭの各層に沿う柱状部ＨＲの断面の面積は、例えば積層体ＬＭの各層に沿うピラーＰＬの断面の面積よりも大きい。

このように、例えば柱状部ＨＲに比べて、ピラーＰＬの断面積を小さく構成し、狭ピッチとすることで、所定サイズの積層体ＬＭ内に高密度に多数のメモリセルＭＣを形成することができ、半導体記憶装置１の記憶容量を高めることができる。一方、柱状部ＨＲは、専ら積層体ＬＭを支持するために用いられるので、例えばピラーＰＬのように断面積が小さく狭ピッチの精密な構成としないことで、製造負荷を減らすことができる。

ここで、図１（ｃ）は、階段部ＳＰの最下段から３段目の断面を示している。図１（ｃ）の紙面中央部に示すコンタクトＬＩの積層体ＬＭの短手方向の両側には、それぞれ階段部ＳＰが配置されている。それぞれの階段部ＳＰの積層体ＬＭの短手方向におけるコンタクトＬＩの反対側には、それぞれダミー階段部ＳＰｄｓが配置されている。

なお、積層体ＬＭの長手方向の両端部のダミー階段部ＳＰｄｘ、及び積層体ＬＭの短手方向の両端部のダミー階段部ＳＰｄｙも、上述のダミー階段部ＳＰｄｆ，ＳＰｄｓと同様に構成される。

すなわち、ダミー階段部ＳＰｄｘは、積層体ＬＭの長手方向の外側へ向かって、複数のワード線ＷＬが階段状に落ち込んだ形状を有する。また、ダミー階段部ＳＰｄｙは、積層体ＬＭの短手方向の外側へ向かって、複数のワード線ＷＬが階段状に落ち込んだ形状を有する。ダミー階段部ＳＰｄｆ，ＳＰｄｓと同様、これらのダミー階段部ＳＰｄｘ，ＳＰｄｙの階段長は、階段部ＳＰの階段長よりも短い。

それぞれのダミー階段部ＳＰｄｘ，ＳＰｄｙ上には、ダミー階段部ＳＰｄｘ，ＳＰｄｙを覆って、少なくとも積層体ＬＭのメモリ領域ＭＲにおける上面高さまで達する絶縁層が配置されている。また、これらのダミー階段部ＳＰｄｘ，ＳＰｄｙにも柱状部ＨＲが配置される。また、積層体ＬＭの長手方向に昇降するダミー階段部ＳＰｄｘの下方にも凹部１１が配置されてよく、絶縁層ＯＬの曲げ部ＲＣ及び平坦部ＢＭがダミー階段部ＳＰｄｘに配置されてもよい。

積層体ＬＭ上には、階段部ＳＰ及びダミー階段部ＳＰｄｆ，ＳＰｄｓ，ＳＰｄｘ，ＳＰｄｙを除く積層体ＬＭの上面と、階段部ＳＰ及びダミー階段部ＳＰｄｆ，ＳＰｄｓ上に配置された絶縁層５１とを覆う絶縁層５２が配置されている。絶縁層５２上には絶縁層５３が配置されている。

（半導体記憶装置の製造方法）
次に、図２～図８を用いて、実施形態の半導体記憶装置１の製造方法について説明する。図２～図８は、実施形態にかかる半導体記憶装置１の製造方法の手順の一例を示す図である。

図２は、半導体記憶装置１の製造途中におけるベース層１０の斜視図を示している。図２に示すように、ベース層１０の上面には複数の凹部１１が形成される。複数の凹部１１は、後に階段領域ＳＲ、またはダミー階段部ＳＰｄｘ等が配置される場所であって、コンタクトＬＩが形成されることとなる位置の近傍に、例えばフォトリソグラフィ技術およびエッチング技術を用いて形成することができる。

つまり、ベース層１０の上面に、凹部１１の形成位置に開口部を有するフォトレジスト層等のマスクパターンを形成する。そして、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等によってベース層１０を加工することで、複数の凹部１１が形成される。

ここで、後に形成される絶縁層ＯＬの平坦部ＢＭの上面から絶縁層ＯＬの他の部分の上面までの距離が、その絶縁層ＯＬの厚さの２０％以上となるよう、凹部１１の深さが調整されることが好ましい。

図３、図４、及び図７は、階段部ＳＰが形成されることとなる位置のＹ方向に沿う断面を示している。つまり、図３、図４、及び図７は、上述の図１（ｃ）に対応する位置の断面図である。

図３（ａ）は、上述のように凹部１１が形成されたベース層１０の断面を示す。図３（ｂ）（ｃ）はベース層１０上に積層体ＬＭｓが形成されていく様子を示す。積層体ＬＭｓは、複数の絶縁層ＮＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された構成を備える。絶縁層ＮＬは、犠牲層として機能する窒化シリコン層等であり、後にタングステン層またはモリブデン層等に置き換えられてワード線となる。

図３（ｂ）に示すように、ベース層１０上に、絶縁層ＮＬと絶縁層ＯＬとが１層ずつ交互に積層されていく。当初、絶縁層ＮＬと絶縁層ＯＬとは、ベース層１０の凹部１１に沿って積層されていき、それぞれの層厚方向に曲がった形状となる。

すなわち、少なくとも最下層の絶縁層ＯＬには、後に積層体ＬＭｓの短手方向となるＹ方向に互いに対向する凹部１１の側壁と、ベース層１０の上面とで構成されるコーナーを覆う１対の曲げ部ＲＣが形成される。また、少なくとも最下層の絶縁層ＯＬには、１対の曲げ部ＲＣに挟まれ、凹部１１の底面を覆う平坦部ＢＭが形成される。つまり、平坦部ＢＭは、積層体ＬＭｓの積層方向において、その絶縁層ＯＬの他の部分よりも下方に位置することとなる。

このとき、曲げ部ＲＣの形状は、凹部１１の形状および絶縁層ＯＬの形成条件等によって種々に異なり得る。例えば絶縁層ＯＬが凹部１１に対して高い追従性（カバレッジ性）を有して形成された場合等には、曲げ部ＲＣは、凹部１１のコーナーに沿う角張った形状となりやすい。また例えば、絶縁層ＯＬの凹部１１に対する追従性（カバレッジ性）が高くない場合等には、曲げ部ＲＣは、凹部１１のコーナーを曲面で覆う湾曲した形状となりやすい。

図３（ｃ）に示すように、絶縁層ＮＬ及び絶縁層ＯＬの層数が増すにつれ、絶縁層ＮＬと絶縁層ＯＬとの凹部１１に対する追従性は失われていく。その結果、積層体ＬＭｓの上層部では、絶縁層ＮＬと絶縁層ＯＬとは略平坦に形成される。

図３（ｄ）に示すように、積層体ＬＭｓの一部領域において、絶縁層ＮＬと絶縁層ＯＬとを階段状に掘り下げて、階段部ＳＰを形成する。階段部ＳＰは、フォトレジスト層等のマスクパターンのスリミングと、積層体ＬＭｓの絶縁層ＮＬと絶縁層ＯＬとのエッチングを複数回繰り返すことで形成される。

すなわち、積層体ＬＭｓの上面に、階段部ＳＰの形成位置に開口部を有するマスクパターンを形成し、例えば絶縁層ＮＬと絶縁層ＯＬとを１層ずつエッチング除去する。また、酸素プラズマ等による処理で、開口部のマスクパターン端部を後退させて開口部を広げ、絶縁層ＮＬと絶縁層ＯＬとを更に１層ずつエッチング除去する。このような処理を複数回繰り返すことで、マスクパターンの開口部における絶縁層ＮＬと絶縁層ＯＬとが階段状に掘り下げられていく。

また、上記の処理を所定回数繰り返すごとに、マスクパターンを新たに形成し直して、マスクパターンの層厚が所定以上に維持されるようにする。このとき、マスクパターンの開口部の位置を調整することで、比較的なだらかに傾斜する階段部ＳＰと、急峻なダミー階段部ＳＰｄｆ，ＳＰｄｓとが形成される。同様に、積層体ＬＭｓの長手方向の両端部および短手方向の両端部におけるマスクパターンの端部位置を調整することで、ダミー階段部ＳＰｄｆ，ＳＰｄｓと同様、急峻なダミー階段部ＳＰｄｘ，ＳＰｄｙが、積層体ＬＭｓの４つの端部にそれぞれ形成される。

図３（ｄ）は、このように形成された階段部ＳＰの３段目の断面図である。図３（ｄ）に示す断面は、後に形成されるコンタクトＬＩによって、２つの階段部ＳＰに分離される。また、それぞれの階段部ＳＰの積層体ＬＭｓの短手方向片側には、ダミー階段部ＳＰｄｓが形成されている。

図４（ａ）に示すように、階段部ＳＰを覆い、積層体ＬＭｓの上面の高さまで達する酸化シリコン層等の絶縁層５１を形成する。つまり、絶縁層５１は、階段部ＳＰ及びダミー階段部ＳＰｄｓ，ＳＰｄｆで囲まれた擂り鉢状の領域に形成される。また、絶縁層５１は、ダミー階段部ＳＰｄｘ，ＳＰｄｙを含む積層体ＬＭｓの周辺部にも形成される。また、積層体ＬＭｓの上面、及び階段部ＳＰを含む擂り鉢状の領域における絶縁層５１の上面を覆う絶縁層５２が更に形成される。

図４（ｂ）に示すように、階段領域ＳＲに、絶縁層５２，５１及び積層体ＬＭｓを貫通してベース層１０に到達する複数のホールＨＬを形成する。

図４（ｃ）に示すように、ホールＨＬ内に酸化シリコン層等の絶縁層が充填され、複数の柱状部ＨＲが形成される。

このとき同様に、積層体ＬＭｓ端部のダミー階段部ＳＰｄｘ，ＳＰｄｙにも、複数の柱状部ＨＲが形成される。

図５及び図６は、後にメモリ領域ＭＲとなる領域のＹ方向に沿う断面を示している。ただし、上述のように、ピラーＰＬは、円形、楕円形、または小判型（オーバル型）等であるので、断面の方向を問わず同様の断面形状を有する。

図５（ａ）に示すように、メモリ領域ＭＲが形成されることとなる領域においても、上述の各種処理によって、ベース層１０上に積層体ＬＭｓが形成され、積層体ＬＭｓ上に絶縁層５２が形成されている。この状態において、絶縁層５２及び積層体ＬＭｓを貫通し、ベース層１０に到達する複数のメモリホールＭＨを形成する。

図５（ｂ）に示すように、メモリホールＭＨ内に、メモリホールＭＨの外周側から順に、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮが積層されたメモリ層ＭＥを形成する。上述のように、ブロック絶縁層ＢＫ及びトンネル絶縁層ＴＮは例えば酸化シリコン層等であり、電荷蓄積層ＣＴは例えば窒化シリコン層等である。

また、トンネル絶縁層ＴＮの内側に、ポリシリコン層またはアモルファスシリコン層等のチャネル層ＣＮを形成する。チャネル層ＣＮは、メモリホールＭＨの底部にも形成される。また、チャネル層ＣＮの更に内側に、酸化シリコン層等のコア層ＣＲを充填する。

図５（ｃ）に示すように、絶縁層５２の上面に露出したコア層ＣＲを所定深さまでエッチング除去して、窪みＤＮを形成する。

図６（ａ）に示すように、窪みＤＮの内部をポリシリコン層またはアモルファスシリコン層等で充填してキャップ層ＣＰを形成する。これにより、複数のピラーＰＬが形成される。

図６（ｂ）に示すように、キャップ層ＣＰの上面と共に絶縁層５２をエッチバックする。これにより、キャップ層ＣＰの厚さが減少する。

図６（ｃ）に示すように、エッチバックにより薄くなった絶縁層５２を積み増す。これにより、キャップ層ＣＰの上面が絶縁層５２に覆われる。

なお、図３（ｄ）～図４（ａ）の階段部ＳＰを形成する処理、図４（ｂ）～図４（ｃ）の柱状部ＨＲを形成する処理、及び図５～図６のピラーＰＬを形成する処理は、処理の順番を相互に入れ替え可能である。

図７（ａ）に示すように、階段領域ＳＲにおいても、上述の図５及び図６の処理によって、柱状部ＨＲの上端部がエッチバックされ、絶縁層５２が積み増しされて、柱状部ＨＲの上面が絶縁層５２に覆われている。

この状態において、絶縁層５２，５１及び積層体ＬＭｓを貫通し、ベース層１０に到達する複数のスリットＳＴを形成する。個々のスリットＳＴは、階段領域ＳＲ及びメモリ領域ＭＲに亘って、積層体ＬＭｓを貫通して積層体ＬＭｓの長手方向に延び、積層体ＬＭｓを短手方向に分割する。個々のスリットＳＴは、それぞれベース層１０の凹部１１近傍に配置される。

図７（ｂ）に示すように、複数のスリットＳＴから、例えば熱リン酸等の薬液を注入し、積層体ＬＭｓの絶縁層ＮＬを除去する。これにより、複数のギャップ層ＧＰを有する積層体ＬＭｇが形成される。

積層体ＬＭｇは、複数のギャップ層ＧＰを有することで脆弱な構造となっている。階段部ＳＰ、及びダミー階段部ＳＰｄｆ，ＳＰｄｓ，ＳＰｄｘ，ＳＰｄｙでは、このような脆弱な積層体ＬＭｇを複数の柱状部ＨＲが支持する。メモリ領域ＭＲでは、脆弱な積層体ＬＭｇを複数のピラーＰＬが支持する。これらの柱状部ＨＲ及びピラーＰＬにより、残った絶縁層ＯＬが撓んだり、積層体ＬＭｇが歪んだり倒壊したりすることが抑制される。

図７（ｃ）に示すように、複数のスリットＳＴから、例えばタングステンまたはモリブデン等の導電体の原料ガスを注入し、積層体ＬＭｇのギャップ層ＧＰを充填して複数のワード線ＷＬを形成する。これにより、複数のワード線ＷＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭが形成される。

なお、図７に示す絶縁層ＮＬからワード線ＷＬへの置き換え処理をリプレース処理と呼ぶことがある。このリプレース処理を通して、少なくとも最下層の絶縁層ＯＬが有する層厚方向に曲がった形状が維持されて、リプレース処理後の積層体ＬＭも曲げ部ＲＣ及び平坦部ＢＭを有することとなる。

ここで、図８に、絶縁層ＮＬが除去された状態の積層体ＬＭｇの階段部ＳＰにおける斜視図を示す。図８（ａ）は、例えばベース層に凹部が形成されておらず、絶縁層ＯＬ’が層厚方向に曲がっておらず略平坦な形状となっている積層体ＬＭｇ’を示している。図８（ｂ）は、上述のように、絶縁層ＯＬが層厚方向に曲がっている積層体ＬＭｇを示している。また、図８（ａ）（ｂ）においては、絶縁層ＯＬ，ＯＬ’の階段部ＳＰの所定の段の端部ＳＰｅ，ＳＰｅ’と、スリットＳＴ側の端部ＳＰｓ，ＳＰｓ’とが、それぞれ示されている。

図８（ａ）（ｂ）に示すように、積層体ＬＭｇ，ＬＭｇ’には、積層体ＬＭｇ，ＬＭｇ’の内部へ向かう応力Ｓが加わっている。階段部ＳＰ上に形成された絶縁層５１が、絶縁層５１の外部へと向かう引っ張り応力を生じさせるためである。

このような応力の影響は、階段部ＳＰ及びダミー階段部ＳＰｄｆ，ＳＰｄｘ等において顕著となり得る。積層体ＬＭｇには、スリットＳＴにより短手方向に分割された後、階段部ＳＰ及びダミー階段部ＳＰｄｆ，ＳＰｄｘ等が延びていく長手方向により大きな応力が加わっていること、また、階段部ＳＰ及びダミー階段部ＳＰｄｆ，ＳＰｄｘ等では、積層体ＬＭｇを支持する柱状部ＨＲの配置密度が、メモリ領域ＭＲにおいて積層体ＬＭｇを支持するピラーＰＬの配置密度より低いためである。

加えて、階段部ＳＰは、ダミー階段部ＳＰｄｆ，ＳＰｄｘよりも階段長が長く、より大きな体積を有する絶縁層５１に覆われており、いっそう応力影響が顕著となりやすいと考えられる。

ここで、絶縁層ＯＬ，ＯＬ’の内側領域ＤＢは、グリッド状に配置された複数の柱状部ＨＲに支持されて、両端固定梁のような状態となっている。一方、絶縁層ＯＬ，ＯＬ’のスリットＳＴ側の端部ＳＰｓ，ＳＰｓ’は、柱状部ＨＲによって支持されていない。このため、絶縁層ＯＬ，ＯＬ’の端部ＳＰｓ，ＳＰｓ’近傍の領域ＣＬは、端部ＳＰｓ，ＳＰｓ’に近接する柱状部ＨＲによって積層体ＬＭｇ短手方向の片側だけが支持された片持ち梁のような状態となっている。

図８（ａ）に示すように、絶縁層ＯＬ’が平坦に積層された積層体ＬＭｇ’では、上記のことから、階段部ＳＰの領域ＣＬは領域ＤＢよりも更に応力の影響を受けやすい。

図８（ｂ）に示すように、積層体ＬＭｇでは、より応力の影響が強い領域ＣＬにおいて絶縁層ＯＬが曲げ部ＲＣを含んで、例えばクランク形状となっている。ただし、絶縁層ＯＬは、湾曲した曲げ部ＲＣを含んで褶曲していてもよい。絶縁層ＯＬのこのような形状によって、より脆弱な領域ＣＬにおける構造強度が高まる。したがって、絶縁層ＯＬが撓んだり、積層体ＬＭｇが歪んだり倒壊したりすることが抑制される。

図７（ｃ）の処理を行った後、スリットＳＴの側壁に絶縁層５５が形成され、絶縁層５５の内部に導電層２２が充填される。これにより、複数の板状部としてのコンタクトＬＩが形成される。ただし、スリットＳＴ内を絶縁層で充填して、コンタクトＬＩとしての機能を有さない板状部を形成してもよい。

また、階段部ＳＰの各段に、その段に属する最上段のワード線ＷＬに到達するホールを形成し、ホールの側壁に絶縁層５４を形成し、絶縁層５４の内部に導電層２１を充填して、複数のワード線ＷＬにそれぞれ接続されるコンタクトＣＣを形成する。

また、絶縁層５２上に絶縁層５３を形成し、絶縁層５３を貫通して、コンタクトＬＩ，ＣＣにそれぞれ接続されるプラグＶ０を形成する。また、絶縁層５３，５２を貫通して、ピラーＰＬに接続されるプラグＣＨを形成する。更に、プラグＶ０，ＣＨに接続される上層配線等を形成する。

以上により、実施形態の半導体記憶装置１が製造される。

（ベース層の構成例）
次に、図９及び図１０を用いて、実施形態のベース層１０の幾つかの構成例について説明する。図９及び図１０は、実施形態の半導体記憶装置１ｓ，１ｗが備えるベース層の構成例を示す断面図である。

図９に示すように、半導体記憶装置１ｓは、ベース層１０として、ポリシリコン層等の導電性を有する層であるソース線１０ｓを備える。

より具体的には、半導体記憶装置１ｓは、シリコン基板等の半導体基板ＳＢｓ、周辺回路ＣＵＡ、ソース線１０ｓ、及び積層体ＬＭを備える。

周辺回路ＣＵＡは、半導体基板ＳＢｓに形成されたアクティブ領域およびゲート電極等を含むトランジスタＴＲを有しており、メモリセルＭＣ（図１（ｂ）を参照）の動作に寄与する。周辺回路ＣＵＡは絶縁層５０で覆われている。絶縁層５０中には、配線Ｄ２を含む複数の配線、コンタクト、及びビアが配置され、周辺回路ＣＵＡと電気的に接続されている。

絶縁層５０上にはソース線１０ｓが配置されている。ソース線１０ｓの上面には、上述の凹部１１と同様の複数の凹部１１ｓが形成されている。ソース線１０ｓ上には、上述の積層体ＬＭが配置されている。

すなわち、積層体ＬＭは、ピラーＰＬが配置されたメモリ領域ＭＲ（図１（ａ）を参照）と、コンタクトＣＣ及び柱状部ＨＲが配置された階段部ＳＰとを備え、階段部ＳＰにおいて、少なくとも最下層の絶縁層ＯＬがコンタクトＬＩ近傍で層厚方向に曲がっている。積層体ＬＭ上には、絶縁層５２，５３，５６がこの順に配置されている。

また、積層体ＬＭは、上述の構成に加えて、階段部ＳＰが配置された領域と積層体ＬＭの短手方向に隣接する１対のコンタクトＬＩの間の階段領域ＳＲに、短手方向の両側をブロック部ＢＲに挟まれた絶縁領域ＮＲを備える。絶縁領域ＮＲは、複数の絶縁層ＮＬ，ＯＬが１層ずつ交互に積層された構成を有する。

１対のブロック部ＢＲは、積層体ＬＭを貫通し、かつ、積層体ＬＭの長手方向に延びる。積層体ＬＭの長手方向におけるブロック部ＢＲの延伸位置は、積層体ＬＭの長手方向において、例えば隣接する階段部ＳＰの位置と略一致する。ブロック部ＢＲの内部には、例えば酸化シリコン層等の絶縁層が充填されている。

上述のリプレース処理の際、このようなブロック部ＢＲによって、ブロック部ＢＲに挟まれた領域のリプレース処理が阻害されることで絶縁領域ＮＲが形成される。

絶縁領域ＮＲには、絶縁層５２及び絶縁領域ＮＲを貫通し、ソース線１０ｓが有する開口部ＯＰを通って配線Ｄ２に到達する貫通コンタクトＣ４が配置されている。貫通コンタクトＣ４は、側壁に配置される絶縁層５７と、絶縁層５７の内側に充填される銅層等の導電層２３とを備える。

導電層２３の下端部は配線Ｄ２に接続され、導電層２３の上端部は絶縁層５３を貫通するプラグＶ０を介して、絶縁層５６に配置される上層配線ＷＲに接続されている。これにより、貫通コンタクトＣ４は、周辺回路ＣＵＡと上層配線ＷＲとを電気的に接続する。上層配線ＷＲは、コンタクトＣＣ上のプラグＶ０を介してコンタクトＣＣと電気的に接続される。

以上のような構成によって、周辺回路ＣＵＡからワード線ＷＬに所定の電圧を印加するなどしてメモリセルＭＣを動作させることができる。

図１０に示すように、半導体記憶装置１ｗのベース層１０は、シリコン基板等の半導体基板１０ｗの一部を構成している。

より具体的には、半導体記憶装置１ｗは、半導体基板１０ｗ、積層体ＬＭ、周辺回路ＣＢＡ、及び半導体基板１０ｗとは別の半導体基板ＳＢｗを備える。

半導体記憶装置１ｗにおいて、半導体基板１０ｗは、ソース線としての役割と、積層体ＬＭを支持する支持基板としての役割を有する。半導体基板１０ｗの上面には、上述の凹部１１と同様の複数の凹部１１ｗが形成されている。半導体基板１０ｗ上には、上述の積層体ＬＭが配置されている。

すなわち、積層体ＬＭは、ピラーＰＬが配置されたメモリ領域ＭＲ（図１（ａ）を参照）と、コンタクトＣＣ及び柱状部ＨＲが配置された階段部ＳＰとを備え、階段部ＳＰにおいて、少なくとも最下層の絶縁層ＯＬがコンタクトＬＩ近傍で層厚方向に曲がっている。積層体ＬＭ上には、絶縁層５２，５３，５８がこの順に配置されている。

また、半導体基板１０ｗには、積層体ＬＭの上方に配置される絶縁層５８を介して、周辺回路ＣＢＡが配置された半導体基板ＳＢｗが貼り合わされている。

周辺回路ＣＢＡは、半導体基板ＳＢｗに形成されたアクティブ領域およびゲート電極等を含むトランジスタＴＲを有しており、メモリセルＭＣ（図１（ｂ）を参照）の動作に寄与する。周辺回路ＣＢＡは絶縁層５９で覆われている。絶縁層５９中には、配線Ｄ２を含む複数の配線、コンタクト、及びビアが配置され、周辺回路ＣＢＡと電気的に接続されている。

また、半導体基板ＳＢｗとの接合面を有する半導体基板１０ｗの絶縁層５８には、プラグＶ０等と接続され、絶縁層５８の表面に露出する複数の端子２５ｍが配置されている。また、半導体基板１０ｗとの接合面を有する半導体基板ＳＢｗの絶縁層５９には、配線Ｄ２等と接続され、絶縁層５９の表面に露出する複数の端子２５ｃが配置されている。

絶縁層５８，５９の接合面において、これらの端子２５ｍ，２５ｃは互いに接続されている。これにより、コンタクトＣＣと周辺回路ＣＢＡとは、端子２５ｍ，２５ｃ等を介して互いに電気的に接続される。

以上のような構成によって、周辺回路ＣＢＡからワード線ＷＬに所定の電圧を印加するなどしてメモリセルＭＣを動作させることができる。

なお、図１０に示すような、貼り合わせ型の半導体記憶装置において、ソース線としての役割と、支持基板としての役割とを、それぞれ異なる構成に分けてもよい。この場合、支持基板となる基板は、シリコン基板等の半導体基板である必要はなく、例えばセラミック基板または石英基板等の絶縁性の基板等であってもよい。このような支持基板上に、ポリシリコン層等のベース層１０としてのソース線を形成し、上述の半導体基板１０ｗに替えることができる。このとき、周辺回路ＣＢＡが配置された半導体基板ＳＢｗと貼り合わされた後に、支持基板は除去されてもよい。

また、ベース層１０としてシリコン基板等の半導体基板を採用した場合には、半導体記憶装置を上述のような貼り合わせ型とせず、その半導体基板上に積層体ＬＭを配置するとともに、メモリセルの動作に寄与する周辺回路を配置してもよい。この場合、周辺回路は、積層体ＬＭの外側の周辺領域ＰＥＲ（図１（ａ）を参照）等に配置することができる。

３次元不揮発性メモリ等の半導体記憶装置の製造工程において、窒化シリコン層等の犠牲層をタングステン層等の導電層に置き換えるリプレース処理が行われる場合がある。リプレース処理においては、犠牲層が除去されて積層体が脆弱な構造となる。また、上述のように、階段部の上方等に形成された絶縁層によって、積層体には圧縮応力が働く。これにより、積層体中に残った酸化シリコン層等の絶縁層が撓んだり、積層体自体が歪んだり倒壊したりしてしまう場合がある。階段部に積層体を支持する柱状部を配置しても、柱状部の配置を高密度化するには限度があり、このような応力の影響を充分に抑制できないことがある。

積層体中に残った絶縁層に撓みが生じると、その後、形成されるワード線の厚さがばらついてしまったり、積層方向に隣接する絶縁層によってギャップ層が閉塞して、ワード線が断線してしまったりすることがある。また、積層体の全体が歪むことにより、階段部の各段に接続されるコンタクトが、階段部の各段から外れて配置されてしまったり、階段部に配置される柱状部が傾いて、各段のコンタクトと接触してしまったりすることがある。絶縁層が撓まないよう絶縁層を厚くすると、積層体の嵩が増し、半導体記憶装置の小型化にあたり弊害となることもある。

実施形態の半導体記憶装置１によれば、複数の絶縁層ＯＬの少なくとも最下層の絶縁層ＯＬは、階段部ＳＰにおいて積層体ＬＭの長手方向に沿った端部位置で絶縁層ＯＬの厚さ方向に曲がっている。より具体的には、ベース層１０は、階段部ＳＰの下方位置に配置され、積層体ＬＭを短手方向に分割するコンタクトＬＩの近傍において積層体ＬＭの長手方向に延びる凹部１１が形成され、複数の絶縁層ＯＬの少なくとも最下層の絶縁層ＯＬは、凹部１１に沿って絶縁層ＯＬの厚さ方向に曲がっている。

上記のように、リプレース処理の前の段階から、絶縁層ＯＬが層厚方向に曲がった形状を有することで、リプレース処理時、片持ち梁のような状態となった領域ＣＬを含む積層体ＬＭｇの構造強度を高めることができる。よって、絶縁層ＯＬの撓み、並びに積層体ＬＭｇの歪み及び倒壊が抑制される。また、例えば絶縁層ＯＬを厚くしなくとも充分な強度が得られ、半導体記憶装置１を小型化することが容易となる。

なお、応力の影響を受けやすい階段部ＳＰの領域ＣＬの中でも、積層体ＬＭｇの下層の、ベース層１０に近接する絶縁層ＯＬに属する領域ＣＬにおいて、応力の影響が顕著であることが確認されている。積層構造を有する積層体ＬＭｇに比べ、ベース層１０は、例えば単一の材料から構成された堅固な構造を有している。このため、ベース層１０と積層体ＬＭｇとの境界部分が、応力による影響を最も受けやすい領域の１つとなっているものと推測される。

上述のように、絶縁層ＯＬの曲がり度合いは、積層体ＬＭｇの上層へ行くほど減少する。しかし、仮に層厚方向に曲がった絶縁層ＯＬによる効果が、主に最下層の絶縁層ＯＬを含む積層体ＬＭｇの下層部分に限定されていたとしても、応力の影響を抑制するには充分であると考えられる。

実施形態の半導体記憶装置１によれば、少なくとも最下層の絶縁層ＯＬは、１対の曲げ部ＲＣと、曲げ部ＲＣに挟まれた平坦部ＢＭとを含む。このように、絶縁層ＯＬが、領域ＣＬにおいて、１対の曲げ部ＲＣを含む褶曲した形状、またはクランク状の形状を有することで、積層体ＬＭｇの構造強度をいっそう高めることができる。

実施形態の半導体記憶装置１によれば、１つの凹部１１は、コンタクトＬＩによって分割された片側の積層体ＬＭの端部位置の下方で積層体ＬＭの長手方向に延びる。これに伴い、１対の曲げ部ＲＣは、コンタクトＬＩによって分割された片側の積層体ＬＭの端部位置で積層体ＬＭの長手方向に延びる。

このように、ベース層１０の凹部１１をコンタクトＬＩと接する積層体ＬＭの端部位置の下方に配置し、領域ＣＬにおける絶縁層ＯＬを１対の曲げ部ＲＣを含んで褶曲させ、またはクランク状に折れ曲げさせることで、応力による影響を受けやすい領域ＣＬにおける構造強度を高めることができる。

（変形例１～４）
次に、図１１～図１４を用いて、実施形態の変形例１～４の半導体記憶装置２～５について説明する。変形例１～４の半導体記憶装置２～５においては、絶縁層ＯＬの形状が上述の実施形態とはそれぞれ異なっている。

図１１～図１４は、実施形態の変形例１～４にかかる半導体記憶装置２～５の構成の一例を示す断面図である。図１１～図１４は、半導体記憶装置２～５の階段部ＳＰを含むＹ方向に沿う断面図であって、上述の実施形態の図１（ｃ）の位置に対応する断面を示している。

図１１に示すように、変形例１の半導体記憶装置２では、コンタクトＬＩの近傍だけでなく、コンタクトＬＩから積層体ＬＭの短手方向に離れた位置のベース層１０ａの上面にも、積層体ＬＭの長手方向に延びる段差部としての凹部１１ａが配置されている。これにより、積層体ＬＭの複数の絶縁層ＯＬのうち、少なくとも最下層の絶縁層ＯＬは、コンタクトＬＩから積層体ＬＭの短手方向に離れた位置でも、絶縁層ＯＬの層厚方向に曲がった形状を有する。

つまり、この絶縁層ＯＬは、凹部１１ａの側壁と、ベース層１０ａの上面とで構成されるコーナーを覆う第１及び第２の曲げ部としての１対の曲げ部ＲＣａを有する。また、この絶縁層ＯＬは、１対の曲げ部ＲＣａに挟まれ、凹部１１ａの底面を覆う第１の部分としての平坦部ＢＭａを有する。

ここで、平坦部ＢＭａの上面からその絶縁層ＯＬの他の部分の上面までの距離は、その絶縁層ＯＬの厚さの２０％以上であることが好ましい。これにより、充分な構造強度が得られる。

なお、積層体ＬＭの短手方向に隣接する１対のコンタクトＬＩ間において、凹部１１ａの個数および配置は適宜調整可能である。これに伴い、少なくとも最下層の絶縁層ＯＬも、１対のコンタクトＬＩ間において凹部１１ａに応じた個数分、層厚方向に曲がった形状を有することとなる。

図１２に示すように、変形例２の半導体記憶装置３は、コンタクトＬＩ近傍のベース層１０ｂの上面に凸部１２を備える。

段差部としての凸部１２は、ベース層１０ｂの上面から突出した形状を有し、コンタクトＬＩによって分割された片側の積層体ＬＭの端部位置の下方で、積層体ＬＭの長手方向に延びる。これにより、積層体ＬＭの複数の絶縁層ＯＬのうち、少なくとも最下層の絶縁層ＯＬは、ベース層１０ｂの凸部１２上において、絶縁層ＯＬの層厚方向に曲がった形状を有する。

つまり、この絶縁層ＯＬは、凸部１２の積層体ＬＭの短手方向に対向する側壁と、凸部１２の上面とで構成されるコーナーを覆う第１及び第２の曲げ部としての１対の曲げ部ＰＲを有する。また、この絶縁層ＯＬは、１対の曲げ部ＰＲに挟まれ、凸部１２の上面を覆う第２の部分としての平坦部ＴＭを有する。平坦部ＴＭは、積層体ＬＭの積層方向において、その絶縁層ＯＬの他の部分よりも上方に位置する。

ここで、平坦部ＴＭの上面からその絶縁層ＯＬの他の部分の上面までの距離は、その絶縁層ＯＬの厚さの２０％以上であることが好ましい。これにより、充分な構造強度が得られる。

なお、ベース層１０ｂの凸部１２は、コンタクトＬＩ近傍のみならず、コンタクトＬＩから積層体ＬＭの短手方向に離れた位置のベース層１０ｂの上面にも配置されてもよい。この場合、少なくとも最下層の絶縁層ＯＬもまた、コンタクトＬＩから積層体ＬＭの短手方向に離れた位置でも、絶縁層ＯＬの層厚方向に曲がった形状を有することとなる。

ここで、凸部１２を有するベース層１０ｂは、例えば上述の実施形態の凹部１１と同様、フォトリソグラフィ技術およびエッチング技術を用いて形成することができる。すなわち、ベース層１０ｂの上面に、凸部１２の形成位置を覆い、それ以外の位置に開口部を有するフォトレジスト層等のマスクパターンを形成する。そして、ＲＩＥ等によってベース層１０ｂを加工することで複数の凸部１２が形成される。

あるいは、ベース層１０ｂ上に酸化シリコン層等の絶縁層を凸状に形成することで、凸部１２としてもよい。ベース層１０ｂがシリコン基板等である場合には、凸部１２をエピタキシャル成長法等により形成することも可能である。すなわち、ベース層１０ｂの所定位置に、シリコン等の結晶をエピタキシャル成長させて、ベース層１０ｂの上面から突出する凸部１２を形成することができる。

図１３に示すように、変形例３の半導体記憶装置４は、コンタクトＬＩの基部に位置するベース層１０ｃの上面に凹部１３を備える。すなわち、コンタクトＬＩは、凹部１３の底面に配置されている。

段差部としての凹部１３は、ベース層１０ｃの上面から窪んだ形状を有し、コンタクトＬＩの基部がベース層１０ｃに到達する位置で、積層体ＬＭの長手方向に延びる。これにより、積層体ＬＭの複数の絶縁層ＯＬのうち、少なくとも最下層の絶縁層ＯＬは、ベース層１０ｃの凹部１３上において、絶縁層ＯＬの層厚方向に曲がった形状を有する。

つまり、この絶縁層ＯＬは、凹部１３の積層体ＬＭの短手方向に対向する側壁と、ベース層１０ｃの上面とで構成されるコーナーを覆う１対の曲げ部ＲＣｃを有する。また、この絶縁層ＯＬは、１対の曲げ部ＲＣｃに挟まれ、凹部１３の底面を覆う第１の部分としての平坦部ＢＭｃを有する。この平坦部ＢＭｃには、コンタクトＬＩが貫通している。換言すれば、コンタクトＬＩは、積層体ＬＭの積層方向において平坦部ＢＭｃと重なる位置に配置されている。

このように、半導体記憶装置４においては、コンタクトＬＩで分割された片側の積層体ＬＭ端部に配置される曲げ部ＲＣｃは１つのみであり、積層体ＬＭの端部位置で見ると、絶縁層ＯＬはクランク状または褶曲形状となっていない。ここでも、平坦部ＢＭｃの上面からその絶縁層ＯＬの他の部分の上面までの距離は、その絶縁層ＯＬの厚さの２０％以上とすることが好ましい。これにより、半導体記憶装置４においても、実施形態の半導体記憶装置１のように、積層体ＬＭの端部位置において１対の曲げ部ＲＣを含み、クランク状に折れ曲がった形状、または褶曲した形状を有する絶縁層ＯＬと同等の構造強度を得ることができる。なお、ベース層１０ｃの凹部１３は、コンタクトＬＩの基部のみならず、コンタクトＬＩから積層体ＬＭの短手方向に離れた位置のベース層１０ｃの上面にも配置されてもよい。

図１４に示すように、変形例４の半導体記憶装置５は、コンタクトＬＩの基部に位置するベース層１０ｄの上面に凸部１４を備える。すなわち、コンタクトＬＩは、凸部１４の上面に配置されている。

段差部としての凸部１４は、ベース層１０ｄの上面から突出した形状を有し、コンタクトＬＩの基部がベース層１０ｄに到達する位置で、積層体ＬＭの長手方向に延びる。これにより、積層体ＬＭの複数の絶縁層ＯＬのうち、少なくとも最下層の絶縁層ＯＬは、ベース層１０ｄの凸部１４上において、絶縁層ＯＬの層厚方向に曲がった形状を有する。

つまり、この絶縁層ＯＬは、凸部１４の積層体ＬＭの短手方向に対向する側壁と、凸部１４の上面とで構成されるコーナーを覆う１対の曲げ部ＰＲｄを有する。また、この絶縁層ＯＬは、１対の曲げ部ＰＲｄに挟まれ、凸部１４の上面を覆う第２の部分としての平坦部ＴＭｄを有する。この平坦部ＴＭｄには、コンタクトＬＩが貫通している。換言すれば、コンタクトＬＩは、積層体ＬＭの積層方向において平坦部ＴＭｄと重なる位置に配置されている。

このように、半導体記憶装置５においては、コンタクトＬＩで分割された片側の積層体ＬＭ端部に配置される曲げ部ＰＲｄは１つのみであり、積層体ＬＭの端部位置で見ると、絶縁層ＯＬはクランク状または褶曲形状となっていない。ここでも、平坦部ＴＭｄの上面からその絶縁層ＯＬの他の部分の上面までの距離は、その絶縁層ＯＬの厚さの２０％以上とすることが好ましい。これにより、半導体記憶装置５においても、変形例２の半導体記憶装置３のように、積層体ＬＭの端部位置において１対の曲げ部ＰＲを含み、クランク状に折れ曲がった形状、または褶曲した形状を有する絶縁層ＯＬと同等の構造強度を得ることができる。

なお、ベース層１０ｄの凸部１４も、上述の変形例２の凸部１２と同様、フォトリソグラフィ技術およびエッチング技術を用いた手法、または、絶縁層の成膜もしくはエピタキシャル成長法等によって形成可能である。また、ベース層１０ｄの凸部１４は、コンタクトＬＩの基部のみならず、コンタクトＬＩから積層体ＬＭの短手方向に離れた位置のベース層１０ｄの上面にも配置されてもよい。

変形例１～変形例４の半導体記憶装置２～５によれば、上述の実施形態の半導体記憶装置１と同様の効果を奏する。

（その他の変形例）
上述の実施形態および変形例１～４では、ベース層１０，１０ａ～１０ｄの凹部１１，１１ａ，１３または凸部１２，１４、及びこれらに伴う絶縁層ＯＬの曲がった部分は、階段部ＳＰ等の階段領域ＳＲ、及びダミー階段部ＳＰｄｘ等に配置されることとした。

しかし、上述の実施形態および変形例１～４の構成のうち、コンタクトＬＩ近傍に配置されるベース層１０，１０ｂ～１０ｄの凹部１１，１３または凸部１２，１４、及びこれらに伴う絶縁層ＯＬが層厚方向に曲がった形状は、メモリ領域ＭＲにも適用されてもよい。メモリ領域ＭＲにも階段部ＳＰと同様、圧縮応力が働いており、また、リプレース処理時、スリットＳＴとスリットＳＴに隣接するピラーＰＬとの間の位置で、積層体ＬＭｇが片持ち梁様の形状を有しうるからである。

図１５に、上述の実施形態の凹部１１及び絶縁層ＯＬが層厚方向に曲がった形状がメモリ領域ＭＲに適用された半導体記憶装置６のＹ方向に沿う断面図を示す。図１５の例では、上述の階段部ＳＰに配置された凹部１１が、階段領域ＳＲからメモリ領域ＭＲに亘って積層体ＬＭの長手方向に延びている。これに伴い、絶縁層ＯＬが層厚方向に曲がった形状も、階段領域ＳＲからメモリ領域ＭＲに亘って積層体ＬＭの長手方向に延びる。

また、上述の実施形態および変形例１～４では、階段部ＳＰは積層体ＬＭの長手方向の中央付近に配置されることとした。しかし、階段部ＳＰが、例えば積層体ＬＭの長手方向の一端部または両端部に配置されてもよい。すなわち、積層体ＬＭの端部に、ダミー階段部ＳＰｄｘではなく、コンタクトＣＣを備える階段部ＳＰが配置されてもよい。この場合にも、上述の実施形態および変形例１～４のように、ベース層１０，１０ａ～１０ｄの凹部１１，１１ａ，１３または凸部１２，１４、及びこれらに伴う絶縁層ＯＬの曲がった部分を階段部ＳＰに配置することができる。

図１６に、上述の実施形態の積層体ＬＭの中央部に配置された階段部ＳＰに替えて、積層体ＬＭの長手方向の両端部に階段部ＳＰが配置された半導体記憶装置７の構成例を示す。この場合、積層体ＬＭの階段部ＳＰが配置された両端部が階段領域ＳＲとなる。

また、この場合、積層体ＬＭの長手方向の両端部外側に分離帯ＳＴｙが配置されていてもよい。分離帯ＳＴｙは、積層体ＬＭの長手方向の両端部外側に、絶縁層５１を貫通してベース層１０に到達するとともに、Ｙ方向に沿う方向に延びるスリット内に絶縁層等が充填された構成を備える。

積層体ＬＭ端部の階段部ＳＰは、積層体ＬＭ外側のより大きな体積を有する絶縁層５１と対向している。リプレース処理の際、積層体ＬＭの長手方向の両端部外側の絶縁層５１が、上記のスリットによって積層体ＬＭの階段部ＳＰ上を覆う絶縁層５１から切り離されることで、絶縁層５１の引っ張り応力が積層体ＬＭに働くのを抑制することができる。よって、絶縁層ＯＬの撓み、並びに積層体ＬＭｇの歪み及び倒壊をよりいっそう抑制することができる。

また、上述の実施形態および変形例１～４では、絶縁層ＮＬ，ＯＬを交互に積層して積層体ＬＭｓを形成することとした。しかし、積層体ＬＭｓは複数段（Ｔｉｅｒ）に分けて形成されてよく、その場合、ピラーＰＬ、柱状部ＨＲ、及び階段部ＳＰは、１段分の積層体ＬＭｓが形成されるごとに段階的に形成されてよい。これにより、ワード線ＷＬの積層数を更に増加させることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，１ｓ，１ｗ，２～７…半導体記憶装置、１０，１０ａ～１０ｄ…ベース層、１０ｓ…ソース線、１０ｗ…半導体基板、１１，１１ａ，１１ｓ，１１ｗ，１３…凹部、１２，１４…凸部、５１…絶縁層、ＢＭ，ＢＭａ，ＢＭｃ，ＴＭ，ＴＭｄ…平坦部、Ｃ４…貫通コンタクト、ＣＣ，ＬＩ…コンタクト、ＬＭ，ＬＭｇ，ＬＭｓ…積層体、ＭＣ…メモリセル、ＭＲ…メモリ領域、ＮＬ，ＯＬ…絶縁層、ＰＬ…ピラー、ＰＲ，ＰＲｄ，ＲＣ，ＲＣａ，ＲＣｃ…曲げ部、ＳＰ…階段部、ＳＰｄｆ，ＳＰｄｓ，ＳＰｄｘ，ＳＰｄｙ…ダミー階段部、ＳＲ…階段領域、ＳＴ…スリット、ＷＬ…ワード線。

Claims (5)

1. 複数の導電層と複数の絶縁層とが１層ずつ交互に積層された積層体と、
   前記積層体内を前記複数の導電層と前記複数の絶縁層との積層方向に延び、前記複数の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成する複数の第１のピラーと、を備え、
   前記積層体は、
   前記複数の第１のピラーから前記積層方向と交差する第１の方向に離れた位置で、前記複数の導電層が階段状に加工された階段部を含み、
   前記複数の絶縁層の少なくとも最下層の絶縁層は、
   前記階段部内における前記複数の導電層の前記第１の方向に沿った端部に近接して、前記絶縁層の厚さ方向に曲がった曲げ部を有している、
   半導体記憶装置。
2. 前記絶縁層は、
   前記第１の方向に延びる第１の曲げ部と、
   前記第１の曲げ部から前記積層方向および前記第１の方向と交差する第２の方向に離れた位置で、前記第１の方向に延びる第２の曲げ部と、
   前記第１及び第２の曲げ部に挟まれて、前記絶縁層の他の部分よりも前記積層方向の下方に位置する第１の部分と、を含む、
   請求項１に記載の半導体記憶装置。
3. 前記絶縁層は、
   前記第１の方向に延びる第１の曲げ部と、
   前記第１の曲げ部から前記積層方向および前記第１の方向と交差する第２の方向に離れた位置で、前記第１の方向に延びる第２の曲げ部と、
   前記第１及び第２の曲げ部に挟まれて、前記絶縁層の他の部分よりも前記積層方向の上方に位置する第２の部分と、を含む、
   請求項１に記載の半導体記憶装置。
4. 複数の導電層と複数の絶縁層とが１層ずつ交互に積層された積層体と、
   前記積層体内を前記複数の導電層と前記複数の絶縁層との積層方向に延び、前記複数の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成する複数の第１のピラーと、
   前記複数の第１のピラーから前記積層方向と交差する第１の方向に離れた位置で、前記積層体内を前記積層方向に延びる複数の第２のピラーと、を備え、
   前記積層体は、
   前記複数の第１のピラーから前記第１の方向に離れた位置で、前記複数の第２のピラーが配置され、前記複数の導電層が階段状に加工された階段部を含み、
   前記複数の絶縁層の少なくとも最下層の絶縁層は、
   前記階段部内における前記複数の導電層の前記第１の方向に沿った端部と、前記複数の第２のピラーのうち前記端部に隣接する第２のピラーとの間の位置で前記第１の方向に延び、前記絶縁層の厚さ方向に曲がった曲げ部を有している、
   半導体記憶装置。
5. ベース層と、
   前記ベース層上に複数の導電層と複数の絶縁層とが１層ずつ交互に積層された積層体と、
   前記積層体内を前記複数の導電層と前記複数の絶縁層との積層方向に延び、前記複数の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成する複数の第１のピラーと、を備え、
   前記積層体は、
   前記複数の第１のピラーから前記積層方向と交差する第１の方向に離れた位置で、前記複数の導電層が階段状に加工された階段部を含み、
   前記ベース層は、
   前記階段部の前記積層方向の下方位置に配置され、前記第１の方向に延びる段差部を有し、
   前記複数の絶縁層の少なくとも最下層の絶縁層は、
   前記段差部の前記積層方向の上方位置で前記絶縁層の厚さ方向に曲がった曲げ部を有している、
   半導体記憶装置。

Images