TW201803091A - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法

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Abstract

實施形態之半導體裝置包含第1半導體區域、積層體、複數個柱狀部、壁狀之複數個第1絕緣部、及柱狀之複數個第2絕緣部。積層體設置於第1半導體區域上。積層體包含交替地積層之複數個絕緣體與複數個電極層。柱狀部設置於積層體內。柱狀部沿積層體之積層方向延伸，柱狀部包含半導體主體與電荷蓄積膜，半導體主體與第1半導體區域相接。第1絕緣部設置於積層體內。第1絕緣部沿積層方向及與積層方向交叉之第1方向延伸，第1絕緣部與第1半導體區域相接。第2絕緣部設置於積層體內。第2絕緣部沿積層方向延伸。第2絕緣部與第1半導體區域相接。第2絕緣部沿著與第1方向於平面內交叉之第2方向之寬度寬於第1絕緣部沿著第2方向之寬度。第2絕緣部於俯視下配置成錯位點陣狀。

Description

半導體裝置及其製造方法
實施形態係關於一種半導體裝置及其製造方法。
提出有一種三維構造之記憶體裝置，其係於複數個電極層積層而成之積層體形成記憶孔，並於該記憶孔內沿積層體之積層方向延伸地設置有電荷蓄積膜與半導體膜。記憶體裝置於汲極側選擇電晶體與源極側選擇電晶體之間具有串聯連接之複數個記憶胞。記憶胞之汲極經由汲極側選擇電晶體電性連接於位元線。記憶胞之源極經由源極側選擇電晶體電性連接於源極線。一般而言，於積層體之內部形成狹縫，將源極線設置於該狹縫內。但，若將源極線設置於狹縫內，則狹縫之寬度會擴大。因此，妨礙了記憶胞陣列之平面尺寸之縮小。期望記憶胞陣列之平面尺寸縮小。
實施形態提供一種能夠使記憶胞陣列之平面尺寸縮小之半導體裝置及其製造方法。 實施形態之半導體裝置包含第1導電型之第1半導體區域、積層體、複數個柱狀部、壁狀之複數個第1絕緣部、及柱狀之複數個第2絕緣部。積層體設置於第1半導體區域上。積層體包含交替地積層之複數個絕緣體與複數個電極層。柱狀部設置於積層體內。柱狀部沿積層體之積層方向延伸，柱狀部包含半導體主體與電荷蓄積膜，半導體主體與第1半導體區域相接。電荷蓄積膜包含電荷蓄積部。第1絕緣部設置於積層體內。第1絕緣部沿積層方向及與積層方向交叉之第1方向延伸，第1絕緣部與第1半導體區域相接。第2絕緣部設置於積層體內。第2絕緣部沿積層方向延伸。第2絕緣部與第1半導體區域相接。第2絕緣部沿著與第1方向於平面內交叉之第2方向之寬度寬於第1絕緣部沿著第2方向之寬度。第2絕緣部於俯視下配置成錯位點陣狀。
以下，參照圖式對實施形態進行說明。再者，於各圖式中，對相同之要素標註相同之符號。實施形態之半導體裝置係具有記憶胞陣列之半導體記憶裝置。 ＜第1實施形態＞ 圖1係第1實施形態之半導體裝置之記憶胞陣列1之模式立體圖。於圖1中，將相對於基板10之主面10a平行之方向且相互正交之2個方向設為X方向及Y方向。XY平面設為積層體100之平面方向。將相對於X方向及Y方向之兩者正交之方向設為Z方向(積層體100之積層方向)。於本說明書中，所謂“下”係指朝向基板10之方向，所謂“上”係指遠離基板10之方向。 記憶胞陣列1具有基板10與積層體100。於基板10之主面10a上設置有第1絕緣膜11。於第1絕緣膜11上設置有第1配線部12。於第1配線部12上設置有第2絕緣膜13。於第2絕緣膜13上，例如設置有第1導電型之第1半導體區域14。基板10例如包含單晶矽。於基板10設置有未圖示之電晶體。電晶體例如構成記憶體周邊電路。第1絕緣膜11、第2絕緣膜13例如包含矽氧化物。第1配線部12包含導電體、例如金屬或者金屬與矽之積層構造。於第1實施形態中，第1配線部12例如為源極線SL。設置於第1半導體區域14之下方且設置於第1絕緣膜11與第2絕緣膜13之間之源極線SL稱為“埋入式源極線”。第1半導體區域14例如包含經結晶化之矽。於第1實施形態中，第1半導體區域14之導電型為P型。 積層體100設置於第1半導體區域14上。積層體100包含交替地積層之複數個第3絕緣膜40與複數個電極層41。複數個電極層41包含至少1個源極側選擇閘極(SGS)、複數個字元線WL、及至少1個汲極側選擇閘極(SGD)。源極側選擇閘極(SGS)係源極側選擇電晶體STS之閘極電極。字元線(WL)係記憶胞MC之閘極電極。汲極側選擇閘極(SGD)係汲極側選擇電晶體STD之閘極電極。電極層41之積層數為任意。 源極側選擇閘極(SGS)設置於積層體100之下部區域。汲極側選擇閘極(SGD)設置於積層體100之上部區域。字元線WL設置於積層體100之中間區域。下部區域指積層體100之靠近第1半導體區域14之側之區域，上部區域指積層體100之遠離第1半導體區域14之側之區域，中間區域指積層體100之源極側選擇閘極(SGS)與汲極側選擇閘極(SGD)之間之區域。例如，複數個電極層41之中，包含距第1半導體區域14最近之電極層41之至少1個成為源極側選擇閘極SGS。複數個電極層41之中，包含距第1半導體區域14最遠之電極層41之至少1個成為汲極側選擇閘極(SGD)。 於積層體100內設置有柱狀部CL與狹縫ST。柱狀部CL沿積層體100之積層方向(以下稱為Z方向)延伸。狹縫ST沿Z方向及與Z方向交叉、例如正交之X方向延伸。柱狀部CL之一端經由接觸部Cb而與位元線BL電性連接。位元線BL設置於積層體100之上方。位元線BL沿與X方向交叉、例如正交之Y方向延伸。 圖2係第1實施形態之半導體裝置之記憶胞陣列1之模式俯視圖。圖3係沿著圖2中之III-III線之剖視圖。圖4係放大表示柱狀部CL之模式剖視圖。 如圖2~圖4所示，於積層體100內設置有記憶孔MH。記憶孔MH係沿Z方向延伸之開孔。柱狀部CL設置於記憶孔MH內。記憶孔MH形成為圓柱狀或橢圓柱狀。記憶孔MH之上端由設置於積層體100上之第4絕緣膜42被覆。記憶孔MH之下端到達至第1半導體區域14。 如圖4所示，於第1實施形態中，例如，於記憶孔MH之底部設置有半導體柱14a。半導體柱14a例如為經結晶化之P型矽。半導體柱14a係與第1半導體區域14電性連接，且構成第1半導體區域14之一部分。 柱狀部CL包含記憶體膜30、半導體主體20、及核心層50。記憶體膜30、半導體主體20、及核心層50設置於記憶孔MH內。記憶體膜30於膜中包含電荷蓄積部。電荷蓄積部例如具有捕獲電荷之捕獲點、及/或浮動閘極。記憶胞MC之閾值電壓根據電荷蓄積部中之電荷之有無、或電荷之量而變化。藉此，記憶胞MC保存資訊。記憶體膜30例如介隔阻擋絕緣膜31而與電極層41對向。又，雖省略圖示，但記憶體膜30於電荷蓄積部與半導體主體20之間具備隧道絕緣膜。隧道絕緣膜係於抹除資訊時、以及進行編程時，供電荷、例如電子穿隧。 半導體主體20沿Z方向延伸。半導體主體20例如為經結晶化之P型矽。半導體主體20例如經由半導體柱14a而與第1半導體區域14電性連接。半導體柱14a例如介隔阻擋絕緣膜31而與電極層41(SGS)對向。再者，半導體柱14a視需要設置即可。核心層50為絕緣體。核心層50填埋設置有記憶體膜30與半導體主體20之記憶孔MH。 如圖2及圖3所示，狹縫ST例如自第4絕緣膜42至積層體100內形成有複數個。狹縫ST之下端到達至第1半導體區域14。 於狹縫ST內設置有第5絕緣膜21。第5絕緣膜21例如為壁狀，且沿著X方向將積層體100分離為複數個區域。由第5絕緣膜21分離之區域例如稱為“區塊”。“區塊”例如為將資訊擦除時之最小單位。第5絕緣膜21例如包含矽氧化物。第5絕緣膜21於狹縫ST之底部與第1半導體區域14相接。 於積層體100內設置有第1接觸孔CP。第1接觸孔CP係沿Z方向延伸之開孔。第1接觸孔CP例如自第4絕緣膜42至積層體100內形成有複數個。第1接觸孔CP之下端到達至第1半導體區域14。第1接觸孔CP與第5絕緣膜21重合。第1接觸孔CP之Y方向之寬度WYCP 較狹縫ST之Y方向之寬度WYST 寬。於第1實施形態中，寬度WYST 之最小寬度係能夠利用第5絕緣膜21填埋狹縫ST內之寬度。 於第1接觸孔CP內設置有第6絕緣膜22。第6絕緣膜22例如為柱狀。第6絕緣膜22例如包含矽氧化物。第6絕緣膜22於第1接觸孔CP之底部與第1半導體區域14相接。 於第1實施形態中，於第6絕緣膜22內設置有第1導電體23。第1導電體23例如為柱狀，且於第1接觸孔CP之底部與第1半導體區域14相接。第1導電體23藉由第6絕緣膜22而與積層體100電性絕緣。第6絕緣膜22例如為筒狀。 於第1半導體區域14之與狹縫ST及第1接觸孔CP分別對應之部分，設置有第2導電型之第2半導體區域15。於第1實施形態中，第2半導體區域15之導電型為N型。第2半導體區域15經由設置於第2絕緣膜13之開孔13a而與第1配線部12電性連接。第2半導體區域15為源極區域。第1導電體23與第2半導體區域15電性連接。於第1實施形態中，第1導電體23成為源極線觸點。 圖5係表示第1接觸孔CP之配置例之模式俯視圖。 如圖5所示，第1接觸孔CP於積層體100內配置成例如錯位點陣狀。 於如圖1所示之半導體裝置、例如三維構造之記憶體裝置中，例如，形成電極層41時，使用稱為“替換”之製程。“替換”例如按照以下之順序進行。 (1)將設置於絕緣體40與絕緣體40之間之犧牲層去除。藉此，於絕緣體40與絕緣體40之間形成空間。 (2)利用電極層41填埋空間。 如此，電極層41例如藉由替換犧牲層而形成。 “替換”通常經由狹縫ST而進行。相對於此，於第1實施形態中，進行“替換”時，經由第1接觸孔CP而進行。因此，於第1實施形態中，“替換”時使用之開孔並非狹縫，而成為例如點狀。可替換區域RP自點狀之第1接觸孔CP朝向積層體100(圖5中省略)內延伸。 第1接觸孔CP例如配置於如可替換區域RP相互重合之位置。可替換區域RP相互重合之配置之1種如圖5所示，俯視觀察時為錯位點陣狀之配置。 於錯位點陣狀之配置中，相對於1個第1接觸孔CP而言，6個第1接觸孔CP相鄰。只要自1個第1接觸孔CP延伸之“可替換區域RP”接觸於自周圍之6個第1接觸孔CP延伸之“可替換區域RP”之全部，則於錯位點陣狀之配置中，便能夠經由第1接觸孔CP進行“替換”。 根據第1實施形態，例如，能夠獲得如下優點。 圖6及圖7係將參考例與實施形態進行比較而表示之模式俯視圖。 圖6所示之參考例係經由狹縫ST進行“替換”之構造。於狹縫ST內設置有第5絕緣膜21x與第1導電體23x。於電極層41中之狹縫ST與記憶孔MH之間之部分，設定有區域41a。區域41a於Y方向上具有寬度WY41a ，且沿著狹縫ST於X方向延伸。於區域41a未配置記憶孔MH。因此，區域41a之電阻值與配置有記憶孔MH之區域41b之電阻值相比變低。為了使電極層41之電阻值與最佳值一致，必須使區域41a之寬度WY41a 具有“某種程度”之寬度。其原因在於，若寬度WY41a 過窄，則電極層41之電阻值便會過度上升。因此，難以縮短寬度WY41a 。 設置於狹縫ST內之第1導電體23x例如為源極線觸點。參考例之源極線觸點沿Z方向及X方向延伸，且為壁狀。第1導電體23x藉由第5絕緣膜21x而與積層體100電性絕緣。於參考例中，於狹縫ST內設置有第5絕緣膜21x與壁狀之第1導電體23x。因此，亦難以縮短狹縫ST之Y方向之寬度WYST 。 於如此經由狹縫ST進行“替換”之構造中，例如，難以使記憶胞陣列1之沿著Y方向之寬度縮小。 相對於此，於圖6中所示之實施形態中，為經由第1接觸孔CP進行“替換”之構造。因此，於狹縫ST內僅設置第5絕緣膜21即可。因此，能夠使狹縫ST之Y方向之寬度WYST 比參考例窄。因此，即便將區域41a之Y方向之寬度WY41a 設定為與參考例相同之值，例如，亦能夠縮小記憶胞陣列1之Y方向之寬度。 如此，根據第1實施形態，能夠縮小記憶胞陣列1之平面尺寸。 又，如圖7所示，將參考例之狹縫ST之Y方向之寬度WYST 與實施形態之第1接觸孔CP之Y方向之寬度WYCP 設定為相同，並將參考例之狹縫ST之配置間距P與實施形態之第1接觸孔CP之配置間距P設定為相同。於此情形時，實施形態之區域41a之Y方向之寬度WY41a 相較於參考例變寬。因此，例如能夠獲得如下優點，即，能在不使記憶胞陣列1之Y方向之寬度增加之情況下使電極層41之電阻值低於參考例。 ＜第2實施形態＞ 圖8係表示第2實施形態之第1接觸孔CP之配置例之模式俯視圖。圖8所示之平面例如與圖5所示之平面對應。 如圖8所示，第2實施形態例如與圖5所示之第1實施形態之不同之處在於，第1接觸孔CP不僅設置於狹縫ST上，亦設置於狹縫ST與狹縫ST之間之區域(區塊)101內。於圖5中，對位於狹縫ST上之第1接觸孔CP標註“CPSL ”之符號。同樣地，對位於區域101上之第1接觸孔CP標註“CPWELL ”之符號。 圖9係第2實施形態之半導體裝置之記憶胞陣列1之剖視圖。圖9所示之剖面例如與圖3所示之剖面對應。 如圖9所示，第1接觸孔CPWELL 與第1接觸孔CPSL 同樣地，為沿Z方向延伸之開孔。第6絕緣膜22設置於第1接觸孔CPSL 及CPWELL 之兩者。於第1接觸孔CPSL 之第6絕緣膜22內設置有第1導電體23SL 。於第1接觸孔CPWELL 之第6絕緣膜22內設置有第1導電體23WELL 。第1導電體23SL 為源極線觸點，第1導電體23WELL 為第1半導體區域14之觸點。於第1半導體區域14內設置有高濃度半導體區域16。高濃度半導體區域16為與第1半導體區域14相同之導電型。於第2實施形態中，高濃度半導體區域16之導電型為P型。高濃度半導體區域16之雜質濃度高於第1半導體區域14之P型雜質濃度。第1導電體“23WELL ”與高濃度半導體區域16電性連接。 第1接觸孔CP亦可設置於狹縫ST上與區域101之兩者。於第2實施形態中，如圖8所示，第1接觸孔CPSL 及CPWELL 亦係以可替換區域RP相互重合之方式配置。藉此，與第1實施形態同樣地，能夠經由第1接觸孔CPSL 及CPWELL 進行“替換”。 於第2實施形態中，亦係於狹縫ST內僅設置第5絕緣膜21即可。因此，第2實施形態與第1實施形態同樣地，能夠縮小記憶胞陣列1之平面尺寸。又，亦能夠在不使記憶胞陣列1之Y方向之寬度增加之情況下降低電極層41之電阻值。 ＜第3實施形態＞ 圖10係表示第3實施形態之第1接觸孔CP之配置例之模式俯視圖。圖10所示之平面例如與圖8所示之平面對應。 如圖10所示，第3實施形態例如與圖8所示之第2實施形態之不同之處在於，省略第1接觸孔CPSL ，而僅設置第1接觸孔CPWELL 。 第1接觸孔CP亦可僅設置於區域101。於第3實施形態中，如圖10所示，於區域101內，第1接觸孔CPWELL 亦係以可替換區域RP相互重合之方式配置。藉此，可經由第1接觸孔CPWELL 進行“替換”。 於第3實施形態中，亦為於狹縫ST內，例如僅設置第5絕緣膜21即可。因此，根據第3實施形態而言，能夠獲得與第1、第2實施形態相同之優點。又，如圖10所示，第1接觸孔CPWELL 於俯視下可配置成矩形點陣狀。關於第1接觸孔CPSL ，於俯視下亦可配置成矩形點陣狀。 ＜第4實施形態＞ 圖11係表示第4實施形態之第1接觸孔CPWELL 之平面形狀之模式俯視圖。 如圖11所示，第2實施形態及第3實施形態所具備之第1接觸孔CPWELL 例如可於區域101內利用供配置若干個記憶孔MH之區域而設置。於第4實施形態中，例如，利用區域101之、例如配置於中央之1行記憶孔MH之一部分區域而設置第1接觸孔CPWELL 。例如，圖11所示之1個第1接觸孔CPWELL 設置於供形成沿X方向排列成1行之3個記憶孔MH之區域。因此，於配置於區域101之中央之1行中，省略3個記憶孔MH。於省略了記憶孔MH之部位設置有1個第1接觸孔CPWELL 。 藉由如此利用供形成記憶孔MH之區域設置第1接觸孔CPWELL ，於區域101內，無需為了第1接觸孔CPWELL 而設定新區域。因此，能夠抑制於具備第1接觸孔CPWELL 之半導體裝置中記憶胞陣列1之平面尺寸增加之情況。 圖12~圖14係放大表示第1接觸孔CPWELL 之模式俯視圖。如圖12所示，利用記憶孔MH之區域設置第1接觸孔CPWELL 之情形時，第1接觸孔CPWELL 之平面形狀例如為“圓角長方形”。圖12所示之圓角長方形例如為將2個端部圓弧化之圓角長方形。 如圖12所示，第1接觸孔CPWELL 之平面形狀並非如第1~第3實施形態所示般限定於“圓形”。除圖12所示之“圓角長方形”以外，亦可為如圖13所示之“橢圓形”、如圖14所示之“將4個角圓弧化之圓角長方形”。 當然，設置於狹縫ST上之第1接觸孔CP或CPSL 之平面形狀亦不限定於“圓形”。關於第1接觸孔CP或CPSL 之平面形狀，除了“圓形”以外，亦可設為圖12所示之“將2個端部圓弧化之圓角長方形”、或圖13所示之“橢圓形”、或圖14所示之“將4個角圓弧化之圓角長方形”。 ＜第5實施形態＞ 圖15係表示第5實施形態之第1接觸孔CPWELL 之平面形狀之模式俯視圖。圖15所示之平面與圖11所示之平面對應。 如圖15所示，第5實施形態例如與圖11所示之第4實施形態之不同之處在於，利用區域101之供形成配置於中央部分之複數行記憶孔MH之區域，設置第1接觸孔CPWELL 。例如，於圖13所示之例中，利用3行記憶孔MH之一部分區域，取代該等記憶孔MH而設置有第1接觸孔CPWELL 。例如，於配置於中央之3行中，省略共計7個記憶孔MH。因此，自區域101之中央之3行省略共計7個記憶孔MH。例如，記憶孔MH沿Y方向排列9個，但於中央排列少於9個之6個。於省略了記憶孔MH之部位設置1個第1接觸孔CPWELL 。 如此，第1接觸孔CPWELL 亦可設置於供形成複數行記憶孔MH之一部分之區域。於第5實施形態中，第1接觸孔CPWELL 亦係利用供形成記憶孔MH之區域而設置。因此，無需為了第1接觸孔CPWELL 而於區域101內設定新區域。因此，與第4實施形態同樣地，能夠抑制於具備第1接觸孔CPWELL 之半導體裝置中記憶胞陣列1之平面尺寸增加之情況。 於第5實施形態中，第1接觸孔CPWELL 之平面形狀亦並不限定於圖15所示之“圓形”。第1接觸孔CPWELL 之平面形狀可設為圖12所示之“將2個端部圓弧化之圓角長方形”、或圖13所示之“橢圓形”、或圖14所示之“將4個角圓弧化之圓角長方形”。 ＜第6實施形態＞ 圖16係表示第6實施形態之第1接觸孔CPSL 之平面形狀之模式俯視圖。圖16所示之平面與圖15所示之平面對應。 於第4及第5實施形態中，示出為了於區域101內設置第1接觸孔CPWELL 而省略記憶孔MH之例。第6實施形態係為了於狹縫ST上設置第1接觸孔CPSL 而省略記憶孔MH之例。 如圖16所示，第1接觸孔CPSL 之Y方向之寬度WYCP 較狹縫ST之Y方向之寬度WYST 寬。因此，第1接觸孔CPSL 與記憶孔MH之間之距離變近，有第1接觸孔CPSL 之形成變難之情形。於此情形時，亦可自供形成第1接觸孔CPSL 之區域之周圍省略記憶孔MH。例如，於圖16所示之例中，3個記憶孔MH自第1接觸孔CPSL 之周圍被省略。例如，記憶孔MH沿Y方向排列9個，但於第1接觸孔CPSL 之周圍排列少於9個之8個。再者，於圖16中表示平面形狀為“圓角長方形”之第1接觸孔CPSL 。 根據第6實施形態，自供形成第1接觸孔CPSL 之區域之周圍省略記憶孔MH。因此，能夠獲得如下優點：即便第1接觸孔CPSL 與記憶孔MH之間之距離變近，亦能夠使第1接觸孔CPSL 自狹縫ST上高精度地形成至積層體100。 ＜第7實施形態＞ 第7實施形態係關於連接於第1導電體23SL 、及23well 之電氣配線之佈局例。 圖17係表示第7實施形態之分路源極線之佈局之模式俯視圖。圖18係表示第7實施形態之分路基板電位線之佈局之模式俯視圖。 ＜源極線＞ 如圖17所示，於第1接觸孔CPSL 內設置有第1導電體23SL 。於將第1導電體23SL 例如於積層體100之上方分路連接之情形時，例如，於Y方向配置分路源極線80。Y方向例如如圖1所示，為位元線BL延伸之方向。藉此，沿Y方向排列之複數個第1導電體23SL 能夠藉由分路源極線80而分路連接。 ＜基板電位線＞ 如圖18所示，於第1接觸孔CPWELL 內設置有第1導電體23WELL 。於將第1導電體23WELL 分路連接之情形時，亦與分路源極線80同樣。將分路基板電位線81設置於積層體100之上方。分路基板電位線81與沿Y方向排列之複數個第1導電體23WELL 電性連接。藉此，複數個第1導電體23WELL 藉由分路基板電位線81而分路連接。分路基板電位線81例如為對圖3及圖9所示之第1半導體區域14賦予電壓之配線。 再者，如圖17及圖18所示，將電氣配線連接於第1導電體23SL 及23WELL 之情形時，較佳為將第1接觸孔CPSL 及CPWELL 之平面形狀設為“圓角長方形”或“橢圓形”，將第1導電體23SL 及23WELL 之平面形狀設為“圓角長方形”或“橢圓形”。“圓角長方形”或“橢圓形”與例如“圓形”相比，能夠於不使Y方向之寬度增加之情況下增大第1導電體23SL 及23WELL 與電氣配線之接觸面積。若接觸面積變大，便能夠抑制第1導電體23SL 及23WELL 與電氣配線之接觸電阻增加。 ＜第8實施形態＞ 第8實施形態係關於第1接觸孔CP之構造例。 圖19係第1接觸孔CP之模式剖視圖。 並非必須於第1接觸孔CP(CPSL 、CPWELL )內設置第1導電體23(23SL 、23WELL )。 亦可如圖19所示，於第1接觸孔CP(CPSL 、CPWELL )內僅設置第6絕緣膜22。 ＜第9實施形態＞ 第9實施形態係關於第1~第8實施形態之半導體裝置之製造方法。於第9實施形態中，作為代表性之製造方法，表示第1實施形態之半導體裝置之製造方法。 ＜製造方法：第1例＞ 圖20~圖29係表示第9實施形態之半導體裝置之製造方法之第1例之模式剖視圖。圖30係藉由第9實施形態之第1例所製造之半導體裝置之模式俯視圖。圖20~圖29之由參照符號“X”表示之剖面相當於沿著圖30中之X-X線之剖面。由參照符號“Y”表示之剖面相當於沿著圖30中之Y-Y線之剖面。 1.積層體100之形成 如圖20所示，於基板10之主面10a上形成第1絕緣膜11。第1絕緣膜11例如藉由利用CVD(Chemical Vapor Deposition，化學氣相沈積)法將絕緣物、例如包含矽氧化物之絕緣物沈積於主面10a上而形成。 其次，於第1絕緣膜11上形成第1配線部12。第1配線部12例如藉由利用CVD法將導電物沈積於第1絕緣膜11上而形成。作為導電物，可列舉導入有供體或受體之導電性矽或金屬。作為金屬，例如，可列舉鎢。第1配線部12例如成為源極線SL。 其次，於第1配線部12上形成第2絕緣膜13。第2絕緣膜13為絕緣物、例如包含矽氧化物之絕緣物。第2絕緣膜13例如藉由利用CVD法將包含矽氧化物之絕緣物沈積於第1配線部12上而形成。其次，於第2絕緣膜13內形成開孔13a。 其次，於形成有開孔13a之第2絕緣膜13上形成第1半導體區域14。第1半導體區域14例如藉由利用CVD法將矽沈積於第2絕緣膜13上而形成。 其次，於第1半導體區域14上形成積層體100。積層體100於圖14所示之階段為絕緣體40與犧牲層44交替地積層而成之構造。犧牲層44自可與絕緣體40獲得蝕刻選擇比之材料中選擇。例如，若絕緣體40為矽氧化物，則犧牲層44例如選擇矽氮化物。於本實施形態中，絕緣體40包含矽氧化物，犧牲層44包含矽氮化物。 2.階梯部2之形成 如圖21所示，於積層體100之端部形成階梯部2。階梯部2之形成使用抗蝕劑細化法等周知之方法進行即可。於階梯部2，複數個犧牲層44例如逐層形成為階梯狀。階梯部2形成於記憶胞陣列1之周圍。藉由形成階梯部2，而於階梯部2之周圍形成例如不存在積層體100之周邊部3(參照圖30)。其次，利用第7絕緣膜45填埋階梯部2、及周邊部3上產生之凹部。第7絕緣膜45例如包含矽氧化物。 3.柱狀部CL之形成 如圖22所示，於積層體100內形成柱狀部CL。例如，於形成如圖4所示之柱狀部CL之情形時，概略地進行以下步驟即可。 如圖22所示，於積層體100內形成記憶孔MH。記憶孔MH例如形成為到達至第1半導體區域14。其次，於露出於記憶孔MH之底部之第1半導體區域14上，例如利用CVD法形成半導體柱14a。半導體柱14a於第1半導體區域14上例如形成至位於源極側選擇閘極SGS與字元線WL之間之絕緣體40為止。其次，於記憶孔MH內形成記憶體膜30。其次，對記憶體膜30之底部進行蝕刻，使半導體柱14a之表面露出。其次，形成半導體主體20。其次，形成核心層50，填埋記憶孔MH(圖22中，省略了記憶體膜30、半導體主體20及核心層50之圖示)。藉此，於記憶孔MH內形成柱狀部CL。其次，於積層體100上形成第4絕緣膜42。藉此，記憶孔MH及柱狀部CL由第4絕緣膜42被覆。 4.狹縫ST之形成 如圖23所示，於第4絕緣膜42及積層體100內形成狹縫ST。狹縫ST形成於第4絕緣膜42及積層體100內，直至例如到達至第1半導體區域14為止。其次，經由狹縫ST向第1半導體區域14內導入N型雜質、例如砷或磷，形成第2半導體區域15。其次，於狹縫ST內形成第5絕緣膜21。 5.第1接觸孔CP之形成 如圖24所示，於第5絕緣膜21、第4絕緣膜42及積層體100內形成複數個第1接觸孔CP(圖24中，圖示1個第1接觸孔)。第1接觸孔CP例如覆蓋形成於狹縫ST上。第1接觸孔CP形成於第5絕緣膜21、第4絕緣膜42、及積層體100內，直至到達至第1半導體區域14為止。於本實施形態中，於第1接觸孔CP之底部，例如，第2半導體區域15露出。第1接觸孔CP例如如圖5所示，形成於如可替換區域RP相互重合之位置。 6.犧牲層44之去除~電極層41之填埋(替換) 如圖25所示，經由第1接觸孔CP將犧牲層44自積層體100去除。藉此，於絕緣體40之間形成空間46。 其次，如圖26所示，經由第1接觸孔CP將電極層41填埋至空間46內。電極層41為導電體。導電體例如為鎢(W)。 7.第6絕緣膜22之形成 如圖27所示，於第1接觸孔CP之側壁上形成第6絕緣膜22。第6絕緣膜22係將絕緣體、例如矽氧化物沈積於圖26所示之構造上而獲得矽氧化物膜。其次，藉由對矽氧化物膜進行各向異性蝕刻而形成。 8.第1導電體23之形成 如圖28所示，於第1接觸孔CP內形成第1導電體23。第1導電體23係將導電體、例如鎢沈積於圖27所示之構造上而獲得鎢膜。其次，藉由對鎢膜進行例如化學機械研磨使鎢膜平坦化，而利用鎢填埋第1接觸孔CP內。藉此，於第1接觸孔CP內形成第1導電體23。其次，於第4絕緣膜42上形成第8絕緣膜47。藉此，狹縫ST及第1接觸孔CP由第8絕緣膜47被覆。 9.第2接觸孔CC之形成 如圖29及圖30所示，於階梯部2形成複數個第2接觸孔CC。第2接觸孔CC形成於第8絕緣膜47、第4絕緣膜42、第7絕緣膜45、及絕緣體40，並分別到達至電極層41。其次，於第2接觸孔CC內形成第2導電體60。第2導電體60成為各電極層41之觸點。此後，按照周知之方法形成位元線BL等即可。 第1實施形態之半導體裝置可利用圖20~圖30所示之製造方法製造。第2~第8實施形態之半導體裝置亦可利用圖20~圖30所示之製造方法製造。 根據圖20~圖30所示之製造方法，例如，經由第1接觸孔CP進行圖25及圖26所示之“替換”。因此，與經由狹縫ST進行“替換”之情形相比，如圖30所示，能夠縮短狹縫ST之Y方向之寬度WYST 。因此，能夠縮小記憶胞陣列1之平面尺寸。又，能夠於不使記憶胞陣列1之Y方向之寬度增加之情況下降低電極層41之電阻值。 ＜製造方法：第2例＞ 圖31~圖38係表示第9實施形態之半導體裝置之製造方法之第2例之模式剖視圖。圖31~圖38所示之剖面相當於圖20~圖29所示之剖面。 1.狹縫ST之形成 如圖31所示，按照參照圖20~圖23所說明之方法，於積層體100內形成狹縫ST。其次，於第1半導體區域14內形成第2半導體區域15。其次，於狹縫ST內形成第5絕緣膜21。 2.第1接觸孔CP、第2接觸孔CC之形成 如圖32所示，於記憶胞陣列1形成複數個第1接觸孔CP，並於階梯部2形成複數個第2接觸孔CC。於第9實施形態中，於1個步驟中同時形成第1接觸孔CP(圖32中，圖示1個第1接觸孔CP)與第2接觸孔CC。第1接觸孔CP與第8實施形態同樣地，例如形成於狹縫ST上。第1接觸孔CP形成於第5絕緣膜21、第4絕緣膜42、及積層體100內。各第1接觸孔CP到達至第1半導體區域14。複數個第2接觸孔CC形成於第8絕緣膜47、第4絕緣膜42、第7絕緣膜45、及絕緣體40，並分別到達至電極層41。於本實施形態中，第2接觸孔CC之Y方向之寬度及X方向之寬度例如較第1接觸孔CP之Y方向之寬度WYCP 窄。於圖32中表示第2接觸孔CC之X方向之寬度WXCC 。於圖32中，為寬度WXCC ＜寬度WYCP 。 3.填埋第1、第2接觸孔CP、CC 如圖33所示，利用第2犧牲層48填埋第1接觸孔CP及第2接觸孔CC。第2犧牲層48例如為與犧牲層44相同之材料。於本實施形態中，犧牲層44為矽氮化物。因此，第2犧牲層48為矽氮化物。第2犧牲層48例如以如下方式形成。將矽氮化物以第1、第2接觸孔CP、CC被填埋之方式沈積於圖32所示之構造體上。其次，對所沈積之矽氮化物之表面例如以於第4絕緣膜42之位置停止之方式進行化學機械研磨，使上述矽氮化物後退。藉此，形成填埋第1、第2接觸孔CP、CC之第2犧牲層48。 4.犧牲層44、第2犧牲層48之去除~電極層41之填埋 (CC、CP同時替換) 如圖34所示，經由第1、第2接觸孔CP、CC將犧牲層44及第2犧牲層48自積層體100去除。藉此，於絕緣體40之間形成空間46。於本實施形態中，空間46亦進而擴展至第2接觸孔CC內。 其次，如圖35所示，經由第1接觸孔CP將電極層41填埋至空間46內。電極層41例如為鎢(W)。於本實施形態中，電極層41填埋於第2接觸孔CC內，但例如第1接觸孔CP內未完全被填埋。其原因在於，填埋於第2接觸孔CC內之電極層41例如為寬度WXCC ＜寬度WYCP 。為了利用電極層41填埋第2接觸孔CC內，例如，將電極層41之膜厚t41之厚度設定為第2接觸孔CC之沿著X方向之寬度(WXCC )及沿著Y方向之寬度各個寬度之1/2以上即可。電極層41之填埋於第2接觸孔CC內之部分作為圖29、及圖30所示之第2導電體60發揮功能。即，電極層41之填埋於第2接觸孔CC內之部分成為各電極層41之觸點。其次，將電極層41之位於第4絕緣膜42上之部分去除。 5.第2接觸孔CC之覆蓋 如圖36所示，於例如階梯部2上形成覆蓋膜70。覆蓋膜70例如為光阻膜。覆蓋膜70覆蓋第2接觸孔CC。其次，將第4絕緣膜42及覆蓋膜70用作蝕刻之遮罩，將第電極層41之位於第1接觸孔CP之側壁上及第1半導體區域14上之部分去除。 6.第6絕緣膜22之形成 如圖37所示，將覆蓋膜70自階梯部2上去除。其次，與圖27所示之步驟同樣地，於第1接觸孔CP之側壁上形成第6絕緣膜22。 7.第1導電體23之形成 如圖38所示，與圖28所示之步驟同樣地，於第1接觸孔CP內形成第1導電體23。其次，對第1導電體23例如進行化學機械研磨使該第1導電體23平坦化，藉此，利用第1導電體23填埋第1接觸孔CP內。其次，於第4絕緣膜42上形成第8絕緣膜47。藉此，狹縫ST、第1接觸孔CP、及第2接觸孔CC由第8絕緣膜47被覆。此後，按照周知之方法形成位元線BL等即可。 第1實施形態之半導體裝置亦可利用圖31~圖38所示之製造方法製造。第2~第8實施形態之半導體裝置亦同樣。 於參照圖31~圖38所說明之第2例之製造方法中，如圖35及圖36所示，亦經由第1接觸孔CP進行“替換”。因此，與製造方法之第1例同樣地，與經由狹縫ST進行“替換”之情形相比，能夠縮短狹縫ST之Y方向之寬度WYST 。因此，能夠縮小記憶胞陣列1之平面尺寸。再者，亦能於不使記憶胞陣列1之Y方向之寬度增加之情況下使電極層41之電阻值降低。 進而，根據第2例之製造方法，如圖32所示，與第1接觸孔CP同時地形成第2接觸孔CC。因此，能夠省略第2接觸孔CC之形成步驟。因此，根據第2例，能夠獲得如下優點，即，與第1例相比，能削減製造步驟數。 ＜製造方法：第3例＞ 圖39~圖48係表示第9實施形態之半導體裝置之製造方法之第3例之模式剖視圖。圖39~圖48所示之剖面相當於圖20~圖29所示之剖面。於第3例中，自電晶體之形成步驟起進行說明。再者，於第1~第8實施形態以及製造方法之第1、2例中，省略電晶體。 1.電晶體之形成~第1半導體區域14之形成 如圖39所示，於基板10之表面區域內形成元件分離區域18。元件分離區域18於基板10之主面10a上劃定元件區域。其次，按照周知之方法，於元件區域內形成電晶體Tr。電晶體Tr例如構成記憶體周邊電路。 其次，例如，按照參照圖20所說明之方法，於基板10之主面10a上形成第1絕緣膜11。其次，於第1絕緣膜11上形成第1配線部12。其次，於第1配線部12上形成第2絕緣膜13。其次，於第2絕緣膜13內形成開孔13a(又，於圖39中未圖示開孔13a)。其次，於形成有開孔13a之第2絕緣膜13上形成第1半導體區域14。 2.第3接觸孔CSCELL 之形成 如圖40所示，於第1半導體區域14、第2絕緣膜13、第1配線部12、及第1絕緣膜11內形成第3接觸孔CSCELL 。第3接觸孔CSCELL 到達至基板10之主面10a。於本實施形態中，例如，到達至電晶體Tr之源極/汲極區域61。源極/汲極區域61形成於主面10a內。 3.第9絕緣膜62、第3導電體63之形成 如圖41所示，於第3接觸孔CSCELL 之側壁上形成第9絕緣膜62。第9絕緣膜62之形狀例如為筒狀。第9絕緣膜62係將絕緣物沈積於圖40所示之構造上而形成絕緣膜，其後，藉由對絕緣膜進行各向異性蝕刻並使絕緣膜殘留於第3接觸孔CSCELL 之側壁上而形成。第9絕緣膜62例如包含矽氧化物。其次，於形成有第9絕緣膜62之第3接觸孔CSCELL 內形成第3導電體63。第3導電體63之形狀例如為柱狀。第3導電體63係將導電物沈積於第1半導體區域14及第9絕緣膜62上而形成導電膜，其後，藉由對導電膜進行化學機械研磨並使導電膜殘留於第3接觸孔CSCELL 中而形成。 4.積層體100之形成 如圖42所示，例如，按照參照圖20所說明之方法，於第1半導體區域14上形成積層體100。積層體100於圖42所示之階段為絕緣體40與犧牲層44交替地積層之構造。於本實施形態中，絕緣體40包含矽氧化物，犧牲層44包含矽氮化物。 5.階梯部2之形成 如圖43所示，例如，按照參照圖21所說明之方法，於積層體100之端部形成階梯部2。其次，以第7絕緣膜45埋入階梯部2及周邊部3(圖43中未圖示)上產生之凹部。於本實施形態中，第7絕緣膜45包含矽氧化物。 6.柱狀部CL、狹縫ST之形成 如圖44所示，例如，按照參照圖22及圖23所說明之製造方法，於積層體100內形成記憶孔MH。記憶孔MH例如到達至第1半導體區域14。其次，於記憶孔MH內形成柱狀部CL。柱狀部CL之構成例如與圖4所示之構造相同。其次，於積層體100上形成第4絕緣膜42。藉此，藉由第4絕緣膜42而被覆記憶孔MH及柱狀部CL。其次，於第4絕緣膜42及積層體100內形成狹縫ST。狹縫ST例如到達至第1半導體區域14。於本實施形態中，至少1個狹縫ST覆蓋形成於第3接觸孔CSCELL 上。藉此，於至少1個狹縫ST之底部，例如，第3導電體63露出。其次，於狹縫ST內形成第5絕緣膜21。 7.第1接觸孔CP之形成 如圖45所示，於第5絕緣膜21、第4絕緣膜42、及積層體100內形成複數個第1接觸孔CP。第1接觸孔CP例如覆蓋形成於狹縫ST上。第1接觸孔CP到達至第1半導體區域14。於本實施形態中，至少1個第1接觸孔CP覆蓋形成於第3接觸孔CSCELL 上。覆蓋形成於第3接觸孔CSCELL 上之第1接觸孔CP例如未覆蓋第1半導體區域14，而自第9絕緣膜62上而止於第3導電體63上。藉此，抑制形成於第3接觸孔CSCELL 內之導電體與第1半導體區域14發生短路。於本實施形態中，第1接觸孔CP例如如圖5所示，亦形成於如可替換區域RP相互重合之位置。 8.犧牲層44之去除~電極層41之填埋(替換) 如圖46所示，經由第1接觸孔CP將犧牲層44自積層體100去除。藉此，於絕緣體40之間形成空間46。 其次，如圖47所示，經由第1接觸孔CP將電極層41填埋至空間46內。電極層41為導電體。導電體例如為鎢(W)。 9.第6絕緣膜22、第1導電體23、第2接觸孔CC之形成 如圖48所示，例如，按照參照圖27~圖30所說明之方法，於第1接觸孔CP之側壁上形成第6絕緣膜22。其次，於第1接觸孔CP內形成第1導電體23。其次，於階梯部2形成複數個第2接觸孔CC。此後，按照周知之方法形成位元線BL等即可。 第1實施形態之半導體裝置亦可利用圖39~圖48所示之製造方法製造。第2~第8實施形態之半導體裝置亦同樣。 於參照圖39~圖48所說明之第3例之製造方法中，如圖46及圖47所示，亦經由第1接觸孔CP進行“替換”。因此，與製造方法之第1例及第2例同樣地，能夠縮短狹縫ST之Y方向之寬度WYST 。因此，能夠縮小記憶胞陣列1之平面尺寸。又，能夠於不使記憶胞陣列1之Y方向之寬度增加之情況下使電極層41之電阻值降低。 進而，根據第3例之製造方法，如圖48所示，於積層體100之下方形成電晶體Tr。於形成於積層體100之下方之電晶體Tr，經由第3接觸孔CSCELL 與第1接觸孔CP連接有電氣配線。因此，可將形成於積層體100之下之電晶體Tr之電氣配線形成於記憶胞陣列1內。 例如，設為記憶體周邊電路隔著第1半導體區域14而設置於積層體100之下方。圖48所示之電晶體Tr設為構成記憶體周邊電路之電路、例如對第1半導體區域14供給電壓之電路之電晶體之1個。進而，第1接觸孔CP之1個設為第1接觸孔CPWELL 。於此情形時，電晶體Tr與第1半導體區域14可經由第3導電體63~第1導電體23~配線81~第1導電體23WELL 而電性連接。配線81例如係如圖18所示之配置於積層體100之上方且設置於記憶胞陣列1內之配線。 於如此構成記憶體周邊電路之電晶體Tr形成於積層體100之下之情形時，第1接觸孔CP亦可用作用以設置連接於電晶體Tr之電氣配線之開孔。 再者，於第3例中，將至少1個狹縫ST覆蓋形成於第3接觸孔CSCELL 上。但，並非必須於第3接觸孔CSCELL 上形成狹縫ST。亦可僅於第3接觸孔CSCELL 上形成第1接觸孔CP。 進而，於圖48中，將第1接觸孔CP之1個設為用以設置對第1半導體區域14賦予電壓之配線之第1接觸孔CPWELL 。於第1接觸孔CPWELL 之情形時，亦並非必須形成狹縫ST。亦可僅於第1半導體區域14上形成第1接觸孔CPWELL 。 進而，根據圖48，於第1接觸孔CPWELL 之下方省略了圖9所示之高濃度半導體區域16，當然，亦可設置高濃度半導體區域16。高濃度半導體區域16例如可藉由經由第1接觸孔CPWELL 將P型雜質、例如硼導入至第1半導體區域14而形成。 第3例係如圖39~圖48所示，依據第1例之製造方法進行了說明。但，第3例亦可與第2例之製造方法組合。於將第2例與第3例組合之情形時，例如，形成圖43所示之構造之後，應用參照圖31~圖38所說明之製造方法即可。 以上，根據實施形態，可獲得能夠使記憶胞陣列1之平面尺寸縮小之半導體裝置。 已對本發明之若干實施形態進行了說明，但該等實施形態係作為例而提出，並不意欲限定發明之範圍。該等新穎之實施形態能以其他多種形態實施，能夠於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。 相關申請案 本申請案享有以美國臨時專利申請案62/304,983號(申請日：2016年3月8日)及美國專利申請15/258,220號(申請日：2016年9月7日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1‧‧‧記憶胞陣列
10‧‧‧基板
10a‧‧‧主面
11‧‧‧第1絕緣膜
12‧‧‧第1配線部
13‧‧‧第2絕緣膜
13a‧‧‧開孔
14‧‧‧第1半導體區域
14a‧‧‧半導體柱
15‧‧‧第2半導體區域
16‧‧‧高濃度半導體區域
18‧‧‧元件分離區域
20‧‧‧半導體主體
21‧‧‧第5絕緣膜
21x‧‧‧第5絕緣膜
22‧‧‧第6絕緣膜
23‧‧‧第1導電體
23SL第1導電體
23WELL第1導電體
23x‧‧‧第1導電體
30‧‧‧記憶體膜
40‧‧‧第3絕緣膜(絕緣體)
41‧‧‧電極層
41a‧‧‧區域
41b‧‧‧區域
42‧‧‧第4絕緣膜
44‧‧‧犧牲層
45‧‧‧第7絕緣膜
46‧‧‧空間
47‧‧‧第8絕緣膜
48‧‧‧第2犧牲層
50‧‧‧核心層
60‧‧‧第2導電體
61‧‧‧源極/汲極區域
62‧‧‧第9絕緣膜
63‧‧‧第3導電體
70‧‧‧覆蓋膜
80‧‧‧分路源極線
81‧‧‧分路基板電位線
100‧‧‧積層體
101‧‧‧區域(區塊)
BL‧‧‧位元線
Cb‧‧‧接觸部
CC‧‧‧第2接觸孔
CL‧‧‧柱狀部
CP‧‧‧第1接觸孔
CPSL‧‧‧第1接觸孔
CPWELL‧‧‧第1接觸孔
CSCELL‧‧‧第3接觸孔
MC‧‧‧記憶胞
MH‧‧‧記憶孔
RP‧‧‧可替換區域
SGD‧‧‧汲極側選擇閘極
SGS‧‧‧源極側選擇閘極
SL‧‧‧源極線
ST‧‧‧狹縫
STD‧‧‧汲極側選擇電晶體
STS‧‧‧源極側選擇電晶體
Tr‧‧‧電晶體
t41‧‧‧膜厚
WL‧‧‧字元線
WXCC‧‧‧寬度
WY41a‧‧‧寬度
WYCP‧‧‧寬度
WYCT‧‧‧寬度
WYST‧‧‧寬度
X‧‧‧方向
X‧‧‧剖面
Y‧‧‧方向
Y‧‧‧剖面
Z‧‧‧方向
圖1係第1實施形態之半導體裝置之記憶胞陣列之模式立體圖。 圖2係第1實施形態之半導體裝置之記憶胞陣列之模式俯視圖。 圖3係沿著圖2中之III-III線之剖視圖。 圖4係放大表示柱狀部之模式剖視圖。 圖5係表示第1接觸孔之配置例之模式俯視圖。 圖6及圖7係將參考例與實施形態進行比較而表示之模式俯視圖。 圖8係表示第2實施形態之第1接觸孔之配置例之模式俯視圖。 圖9係第2實施形態之半導體裝置之記憶胞陣列之剖視圖。 圖10係表示第3實施形態之第1接觸孔之配置例之模式俯視圖。 圖11係表示第4實施形態之第1接觸孔之平面形狀之模式俯視圖。 圖12~圖14係放大表示第1接觸孔之模式俯視圖。 圖15係表示第5實施形態之第1接觸孔之平面形狀之模式俯視圖。 圖16係表示第6實施形態之第1接觸孔之平面形狀之模式俯視圖。 圖17係表示第7實施形態之分路源極線之佈局之模式俯視圖。 圖18係表示第7實施形態之分路基板電位線之佈局之模式俯視圖。 圖19係第1接觸孔CP之模式剖視圖。 圖20~圖29係表示第9實施形態之半導體裝置之製造方法之第1例之模式剖視圖。 圖30係表示藉由第9實施形態之第1例所製造之半導體裝置之模式俯視圖。 圖31~圖38係表示第9實施形態之半導體裝置之製造方法之第2例之模式剖視圖。 圖39~圖48係表示第9實施形態之半導體裝置之製造方法之第3例之模式剖視圖。
1‧‧‧記憶胞陣列
21‧‧‧第5絕緣膜
22‧‧‧第6絕緣膜
23‧‧‧第1導電體
CL‧‧‧柱狀部
CP‧‧‧第1接觸孔
MH‧‧‧記憶孔
ST‧‧‧狹縫
WYCP‧‧‧寬度
WYST‧‧‧寬度
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向

Claims (20)

  1. 一種半導體裝置，其具備： 第1導電型之第1半導體區域； 積層體，其設置於上述第1半導體區域上，且上述積層體包含交替地積層之複數個絕緣體與複數個電極層； 複數個柱狀部，其等設置於上述積層體內，上述柱狀部沿上述積層體之積層方向延伸，上述柱狀部包含半導體主體與電荷蓄積膜，上述半導體主體與上述第1半導體區域相接，且電荷蓄積膜包含電荷蓄積部； 壁狀之複數個第1絕緣部，其等設置於上述積層體內，上述第1絕緣部沿上述積層方向及與上述積層方向交叉之第1方向延伸，且上述第1絕緣部與上述第1半導體區域相接；及 柱狀之複數個第2絕緣部，其等設置於上述積層體內，上述第2絕緣部沿上述積層方向延伸，上述第2絕緣部與上述第1半導體區域相接，上述第2絕緣部沿著與上述第1方向於平面內交叉之第2方向之寬度寬於上述第1絕緣部沿著上述第2方向之寬度，且上述第2絕緣部於俯視下配置成錯位點陣狀。
  2. 如請求項1之半導體裝置，其進而具備設置於上述第2絕緣部內之第1導電體。
  3. 如請求項2之半導體裝置，其中上述第1導電體與上述第1半導體區域相接。
  4. 如請求項2之半導體裝置，其進而具備設置於上述第1半導體區域內之第2導電型之第2半導體區域，且 上述第1導電體與上述第2半導體區域相接。
  5. 如請求項2之半導體裝置，其進而具備周邊電路，該周邊電路隔著上述第1半導體區域而設置於上述積層體之下方，且上述周邊電路包含電晶體，且 上述第1導電體與上述電晶體電性連接。
  6. 如請求項1之半導體裝置，其中上述第2絕緣部與上述第1絕緣部之1個重合。
  7. 如請求項1之半導體裝置，其中上述第2絕緣部不與上述第1絕緣部重合。
  8. 如請求項1之半導體裝置，其中上述第2絕緣部之至少1個與上述第1絕緣部之1個重合，且上述第2絕緣部之其餘部分不與上述第1絕緣部重合。
  9. 如請求項8之半導體裝置，其進而具備： 第2導電體，其設置於上述第2絕緣部內； 第2導電型之第3半導體區域，其設置於上述第1半導體區域內；及 第1導電型之第4半導體區域，其設置於上述第1半導體區域內； 設置於上述第2絕緣部之至少1個之上述第2導電體與上述第3半導體區域相接，且 設置於上述第2絕緣部之其餘部分之上述第2導電體與上述第4半導體區域相接。
  10. 如請求項1之半導體裝置，其中上述第2絕緣部之平面形狀為圓形、圓角長方形、及橢圓形之任一種。
  11. 如請求項1之半導體裝置，其中上述第2絕緣部取代上述柱狀部而設置於供設置上述柱狀部之區域。
  12. 如請求項11之半導體裝置，其中上述柱狀部自上述第2絕緣部之周圍被省略。
  13. 如請求項1之半導體裝置，其中上述第2絕緣部覆蓋設置於上述第1絕緣部，且 上述柱狀部自上述第2絕緣部之周圍被省略。
  14. 如請求項2之半導體裝置，其中於上述積層體之上方進而具備將上述第1導電體彼此連接之電氣配線。
  15. 一種半導體裝置之製造方法，其具備如下步驟： 於第1半導體區域上形成積層體， 上述積層體包含交替地積層之複數個絕緣體與複數個犧牲層； 於上述積層體內形成複數個柱狀部， 上述柱狀部沿上述積層體之積層方向延伸，上述柱狀部包含半導體主體與電荷蓄積膜，上述半導體主體與上述第1半導體區域相接，且電荷蓄積膜包含電荷蓄積部； 於上述積層體內形成壁狀之複數個第1絕緣部， 上述第1絕緣部沿上述積層方向及與上述積層方向交叉之第1方向延伸，且上述第1絕緣部與上述第1半導體區域相接； 於上述積層體內形成複數個第1開孔， 上述第1開孔沿上述積層方向延伸，上述第1開孔與上述第1半導體區域相接，上述第1開孔沿著與上述第1方向於平面內交叉之第2方向之寬度寬於上述第1絕緣部沿著上述第2方向之寬度，且上述第1開孔於俯視下配置成錯位點陣狀； 經由上述第1開孔將上述犧牲層去除，於上述絕緣體彼此之間形成空間；及 於上述空間內形成電極層。
  16. 如請求項15之半導體裝置之製造方法，其進而具備如下步驟： 於上述第1開孔內形成第1絕緣膜；及 於上述第1絕緣膜內形成第1導電體。
  17. 如請求項16之半導體裝置之製造方法，其中 於形成上述積層體之前，進而具備如下步驟： 於半導體基板內形成電晶體； 於上述電晶體上形成第2絕緣膜； 於上述第2絕緣膜上形成上述第1半導體區域； 於上述第1半導體區域及上述第1絕緣膜內形成第2開孔， 上述第2開孔到達至上述電晶體； 於上述第2開孔內形成第3絕緣膜；及 於上述第3絕緣膜內形成第2導電體；且 上述第1開孔之至少1個與上述第2導電體相接地形成。
  18. 一種半導體裝置之製造方法，其具備如下步驟： 於第1半導體區域上形成積層體， 上述積層體包含交替地積層之複數個絕緣體與複數個第1犧牲層； 於上述積層體之端部形成階梯部； 於上述積層體內形成複數個柱狀部， 上述柱狀部沿上述積層體之積層方向延伸，上述柱狀部包含半導體主體與電荷蓄積膜，上述半導體主體與上述第1半導體區域相接，且電荷蓄積膜包含電荷蓄積部； 於上述積層體內形成壁狀之複數個第1絕緣部， 上述第1絕緣部沿上述積層方向及與上述積層方向交叉之第1方向延伸，且上述第1絕緣部與上述第1半導體區域相接； 於上述階梯部與上述積層體內形成複數個第1開孔， 上述第1開孔沿上述積層方向延伸，上述第1開孔與上述第1半導體區域相接，上述第1開孔沿著與上述第1方向於平面內交叉之第2方向之寬度寬於上述第1絕緣部沿著上述第2方向之寬度； 於上述第1開孔內形成第2犧牲層； 經由上述第1開孔將上述第1犧牲層與上述第2犧牲層去除，於上述第1開孔內與上述絕緣體彼此之間形成空間；及 於上述空間內形成電極層。
  19. 如請求項18之半導體裝置之製造方法，其進而具備如下步驟： 自形成於上述積層體內之第1開孔將上述電極層去除； 於上述電極層已被去除之上述第1開孔內形成第1絕緣膜；及 於上述第1絕緣膜內形成第1導電體。
  20. 如請求項19之半導體裝置之製造方法，其中 於形成上述積層體之前，進而具備如下步驟： 於半導體基板內形成電晶體； 於上述電晶體上形成第2絕緣膜； 於上述第2絕緣膜上形成上述第1半導體區域； 於上述第1半導體區域及上述第1絕緣膜內形成第2開孔， 上述第2開孔到達至上述電晶體； 於上述第2開孔內形成第3絕緣膜；及 於上述第3絕緣膜內形成第2導電體；且 形成於上述積層體內之第1開孔之至少1個與上述第2導電體相接地形成。
TW106102565A 2016-03-08 2017-01-24 半導體裝置及其製造方法 TWI643316B (zh)

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