CN103680611B - 3d nand存储器以及制作方法 - Google Patents

Abstract

一种3D NAND存储器以及制作方法，所述3D NAND存储器，包括均呈多层排布的存储阵列与控制栅电路，各层的控制栅电路电性连接至同层的存储阵列，实现对各层存储阵列的选中；各层的所述控制栅电路由相同数目的晶体管串联而成，控制栅电路的所有晶体管的栅极电性连接至控制线，所述控制线的数目与每层控制栅电路所包含晶体管的数目相同，位于同层控制栅电路上的不同晶体管的栅极电性连接在不同的控制线上。本发明通过所述控制栅电路实现以较少数量的输入控制线SSL选择对层数较多的控制栅层，使得存储器在通过增加存储单元层来增大存储容量的时候不因为控制栅需要的层数增加而增加整个存储器的面积和体积。

Description

3D NAND存储器以及制作方法

技术领域

本发明涉及半导体领域，尤其涉及一种3D NAND存储器以及制作方法。

背景技术

随着业界对集成密度高、存储容量大的存储器的需求，3D NAND（三维NAND）存储器应运而生。一种3D NAND的结构如图1至图6所示。其中，图1为3D NAND的电路原理图，其包括字线BL（Bit Line）、顶层选择栅US（Upper SG）、控制栅CG（Control Gate）、底层选择栅LS（Lower SG）、源线SL（Source Line）。由源线SL（Source Line）维持电流从存储阵列单向输出。由字线BL（Bit Line）的选择信号、顶层选择栅US（Upper SG）和底层选择栅LS（LowerSG）共同的选择信号，以及控制栅CG（Control Gate）的选择信号分别从立体空间三个维度（3D）来实现具体某个存储器的选通。其中，控制栅CG（Control Gate）的选择信号控制图中横向的每一层的存储单元的选择。

图2为3D NAND的半导体器件的结构示意图，其中包括多层的存储阵列（Memoryanay）36、位于存储阵列36下方的底层选择栅LS、位于存储阵列36上方的顶层选择栅US、位于顶层选择栅US上面的字线BL、以及从存储阵列（Memory anay）36每一层延伸出来的控制栅CG。对于每一层的存储器来说，由这一层的控制栅CG延伸出来，通过错位排布的接触插塞连接到控制电压信号输入线29。

图3示出了存储阵列36中单独的一竖列的具体细节原理。其中，a表示其电路结构，b表示器件结构，c表示b中虚线框所示处的具体细节。如图3中所示，顶层选择栅US为一个MOS场效应晶体管，存储阵列（Memory anay）36为多个存储器晶体管，底层选择栅LS为一个MOS场效应晶体管，底层选择栅LS下面为源线SL的单向导通的二极管。

存储器阵列中的存储器晶体管的源漏区由柱状多晶硅内分层的掺杂区构成，存储栅为环绕柱状多晶硅的ONO层。其中，具体一个存储器晶体管的结构包括：多晶硅晶体管体（poly-Si Body）部分263、电荷存储层（Charge Trap Layers）262、多晶硅栅（poly-SiGate）261。

每一层的存储器的控制栅26延伸出存储阵列，由金属插塞267连接至电压信号输入线29（参照图2），所述电压信号输入线29作为位线。控制栅CG层按照台阶状依次往上叠，金属插塞267沿着台阶依次向上错开排列，以连接到不同的位线（电压信号输入线29）上，其俯视图如图4所示，台阶处金属插塞267排列的侧面图如图5、图6所示。

在这样的结构中，控制栅的层数和存储容量呈正比，即台阶的级数和存储容量呈正比。随着人们对于存储容量的追求，需要制作更大容量的存储器，也就需要制作更多层的控制栅，即非存储阵列所占用的面积也要成倍增长。若层数增长到比如128层或者更多倍数的层，这样的结构中，非存储阵列所占用的面积所占比例是非常大的。并且，对于较底层的存储单元来说，信号传输的路径会比较远，容易导致信号传输不稳定。并且，对于较多层数的存储单元来说，同一步工艺中制作深浅不同的通孔的难度很大。

故需要一种更节省空间，也能满足存储容量成倍增长需求的，并且其选择信号传输不容易被干扰，工艺实现简单的3D NAND存储器的结构。

发明内容

为实现上述目的，本发明提供了一种三维NAND存储器，包括均呈多层排布的存储阵列与控制栅电路，各层的控制栅电路电性连接至同层的存储阵列，实现对各层存储阵列的选中；

各层的所述控制栅电路由相同数目的晶体管串联而成，控制栅电路的所有晶体管的栅极电性连接至控制线，所述控制线的数目与每层控制栅电路所包含晶体管的数目相同，位于同层控制栅电路上的不同晶体管的栅极电性连接在不同的控制线上。

可选的，所述控制栅电路由MOS晶体管组成。

可选的，各层控制栅电路中的MOS晶体管均呈相同的阵列排布，并且下层控制栅电路中的MOS晶体管位于上层控制栅电路中对应MOS晶体管的正下方。

可选的，位于不同层但处于阵列相同位置的MOS晶体管栅极相连至同一控制线。

可选的，所述控制栅电路所包含的MOS晶体管包括正阈值电压晶体管和负阈值电压MOS晶体管，且两种MOS晶体管在不同层中的组合方式各不相同。

可选的，所述正阈值电压晶体管和负阈值电压晶体管的阈值电压数值相同，正负相反。

可选的，在控制栅电路所在的区域，形成有贯穿各层控制栅电路的通孔；各层控制栅电路在位于所述通孔的两侧处均形成有源区和漏区，所述通孔内填充有栅介质层、栅材料层，并与各层的源区与漏区共同构成位于各层的所述晶体管。

可选的，所述存储阵列的层数为2^m，所述控制线的数目不超过2m，其中m为正整数。

可选的，另包括位于存储阵列上方的顶层选择栅、位于顶层选择栅上方的字线、位于存储阵列下方的底层选择栅，及位于底层选择栅下方的源线。

一种三维NAND存储器的制作方法，包括：

提供半导体衬底，所述半导体衬底至少分为存储区域与控制栅区域；

在所述半导体衬底上形成多层叠层结构，每一叠层结构包括电介质层及位于电介质层上方的多晶硅层；在控制栅区域，每一多晶硅层内掺杂形成间隔分布的源区与漏区；

形成贯穿所述多层叠层结构的通孔，其中，形成在控制栅区域的所述通孔位于所述源区与漏区之间；

对于形成在控制栅区域的所述通孔，在其侧壁形成栅介质层，而后向该通孔内填充栅极材料，所述栅极材料、栅介质层与形成在各层的所述源区、漏区分别构成晶体管；对于形成在存储区域的所述通孔，对其进行填充，形成位于各层的存储单元。

可选的，形成所述多层叠层结构前，所提供的半导体衬底的所述存储区域内已形成有源线与底层选择栅；形成所述存储单元后，在存储区域形成顶层选择栅及位于顶层选择栅上方的字线。

可选的，在所述半导体衬底上形成的所述叠层结构不超过八层。

可选的，在对所述叠层结构内的通孔进行处理以形成所述存储单元与位于控制栅区域的所述晶体管后，再次顺次执行形成多层叠层结构、形成贯穿所述多层叠层结构的通孔以及形成所述存储单元与位于控制栅区域的所述晶体管的步骤。

可选的，在控制栅区域的所述通孔的侧壁形成栅介质层的方法为热氧化法。

可选的，所述通孔的直径范围为20~100nm。

可选的，所述存储器为SONOS型闪存存储器。

可选的，存储区域的通孔的直径大于控制栅区域的通孔的直径。

可选的，所述形成贯穿所述多层叠层结构的通孔的步骤为：先后用不同的光刻胶为掩膜，分别对存储区域和控制栅区域进行刻蚀。

可选的，在存储区域的所述通孔内包括：紧贴所述通孔内壁的ONO层和位于ONO层内的多晶硅柱，所述多晶硅柱中具有分层掺杂区以构成存储器晶体管的源漏区。

可选的，所述控制栅区域内还形成有一个Vcc连接孔；在源区与漏区之间的所述通孔的侧壁形成栅介质层时，会同时在所述Vcc连接孔的侧壁形成栅介质层，在向所述通孔内填充栅极材料之前，还包括去除Vcc连接孔内的栅介质层的步骤。

与现有技术相比，本发明具有以下优点：

本发明的3D NAND存储器保留原本3D NAND存储器具有的存储阵列（Memoryanay），以及3D NAND存储器的字线BL、顶层选择栅US、底层选择栅LS、源线SL。而在连接控制电压信号输入和存储阵列之间，加入一个具有类似译码器功能的组合MOS逻辑电路阵列（即控制栅电路）来选通存储器阵列中的某一层存储器晶体管的控制栅，并传导控制电压输入端Vcc输入的控制电压。所述组合MOS逻辑电路阵列可以实现通过较少数量的输入控制线实现对较多层数的存储阵列的选择，使得存储器在通过增加存储单元的层数来增大存储容量的时候不因为控制栅需要的层数增加而增加控制栅区域的面积，从而有利于保持整个存储器的面积小型化。

可选实施方式中提供的所述组合MOS逻辑电路阵列包括一个控制电压输入端Vcc、若干组控制线SSL和若干层输出端CG Layer，其中，对应需要控制2^m层的存储阵列只需要m组控制线SSL，可使得3D NAND成倍增加存储容量而不得不成倍增加存储器控制栅的层数时，却只需要增加较小的面积和体积，就可以实现对成倍增加的控制栅层数的控制。

可选实施方式中提供的组合MOS逻辑电路阵列由阈值电压正负相反的两种MOS晶体管构成，这样的电路比较稳定，不容易被干扰，并且对信号的响应速度较快，可以加快存储器的读写速度。

可选实施方式中提供的具有若干层的组合MOS逻辑电路阵列，各层控制栅电路中的晶体管均呈相同的阵列排布，且每层的每个MOS晶体管和上下层的MOS晶体管一一对应，MOS晶体管阵列的每一层均于所述存储阵列的每一层一一对应，所述控制电压输入端Vcc的连接线贯穿每一层以连通各层MOS晶体管。这样设置方便统一加工，使得形成的晶体管阵列构造简单，节省空间，并且便于工艺的实现。

可选实施方式中提供的MOS晶体管采用双栅结构，故每个MOS晶体管需要两个多晶硅柱，所述双栅结构的MOS晶体管与一般晶体管相比，其栅极对MOS晶体管的控制能力加强，并且减小器件间寄生参量，提高了截止频率，从而能够使得控制栅电路对于存储器的选择信号的传输不容易被干扰。

附图说明

图1至图6是现有技术中的一种3D NAND的结构的示意图；

图7至图11是本发明实施例中提供的3D NAND存储器的电路原理的示意图；

图12至图15是本发明实施例中提供的3D NAND存储器半导体结构的示意图；

图16至图21是本发明实施例中提供的控制栅电路制作工艺的形成过程中的结构示意图；

图22至图26是本发明实施例中提供的3D NAND存储器制作工艺的形成过程中的结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。

3D NAND存储器的电路结构

如图7所示，为本发明的3D NAND存储器的一种实施方式的电路原理图。本发明的3D NAND存储器保留原本3D NAND存储器具有的存储阵列（Memory anay），以及3D NAND存储器的字线BL、顶层选择栅US、底层选择栅LS、源线SL。而在连接控制电压信号输入端和存储阵列的控制栅CG之间，加入一个具有类似译码器功能的组合MOS逻辑电路阵列来传导对某层控制栅的选择信号和控制电压信号。所述组合MOS逻辑电路阵列为控制栅电路。图7中所述组合MOS逻辑电路阵列包括一个控制电压信号输入线Vcc、若干组控制线SSL（比如图中的SSL1、SSL2）和若干层输出端CG Layer，其中，对应需要控制2^m层的存储阵列，需要有2^m层输出端CG Layer和m组控制线SSL（图7中，只显示了m为2的情况，即输出端CG Layer为4层和控制线SSL为2组的情况），其具体线路连接情况如下：

每一层输出端CG Layer都由m组MOS晶体管源漏串联构成，每组MOS晶体管包括一个正阈值电压MOS晶体管和负阈值电压MOS晶体管（该正阈值电压MOS晶体管与负阈值电压MOS晶体管亦为串联）；输出端CG Layer的第k层输出信号CG layer k（比如图中的CG layer1、CG layer 4等）连接到存储阵列的第k层控制栅CG，其中，k小于等于2^m。

每组控制线SSL包括两列输入信号相反的输入端，第n组控制线SSL的两个相反的输入端分别记为SSLn和其中n小于等于m，每个输入端SSL（包括SSLn或）均连接每一列MOS晶体管的栅极。

将所有输出端CG Layey在外围连成一体，连接控制电压输入端Vcc，由控制电压输入端Vcc提供对控制栅CG的控制电压。

其中，图8中所示为控制栅电路所包括A、B两种MOS晶体管的示例，该两种MOS晶体管的阈值电压数值相同，正负相反。在本实施例中，以A的阈值电压为负，B的阈值电压为正来说明本发明的构思。则当源栅电压大于B的阈值电压时，A、B都导通，当源栅电压小于B的阈值电压时，只有A能够导通。即当控制电压输入端Vcc提供控制电压时，可由栅极电压SSL的值控制其导通与否，提供栅极电压SSL的可以为位线信号。由阈值电压正负相反的两种MOS晶体管构成本发明的实施例提供的控制栅电路，能使得电路运行比较稳定，不容易被干扰，并且对信号的响应速度较快，可以加快存储器的读写速度。

当m为1的时候，所述各层控制栅电路为图9所示，按照MOS晶体管的导通情况，得到其真值表如下表表1所示。其表示，在SSL1不导通，导通时，选择CG Layer1导通，当SSL1导通，不导通时，选择CG Layer2导通。

表1：真值表1

同样的道理，当m为2的时候，所述各层控制栅电路为图10所示，按照MOS晶体管的导通情况，得到其真值表如下表表2所示。

表2：真值表2

当m为3的时候，所述各层控制栅电路为图11所示，按照MOS晶体管的导通情况，得到其真值表如下表表3所示。

表3：真值表3

由上述的电路情况可以发现，通过阈值电压为正负两种情况的晶体管的逻辑组合，能够实现通过较少数量（m组）输入控制线SSL（包括SSLn或n为正整数）实现对较多层数（2^m层）的CG的选择。其中，SSL数量为2×log₂CG。比如，控制栅层数总量2^m小于等于128层，而SLn的组数m为log₂128=7，则需要2×7=14根控制线SSL就可以实现128层控制栅的选择。

以“0”代替晶体管的“off”状态，“1”代替晶体管的“on”状态，真值表表1~表3的状态如下表4~表6所示。

表4

表5

表6

把上表4~表6中的合并为“SLn”，把的状态“0/1”用“0”代表，把的状态“1/0”用“1”代表，可得到如下表7~表9。

表7

表8

表9

从表7到表9可以看出，SLn（n≤m）的排列正好为第k层中k-1值（k≤2^m）的二进制码。按照这样的规律，可以把控制栅层数推及到更多。晶体管这样的组合规律只是本实施例中提供的较优实施方式，在别的实施方式中，也可以按照别的规律来组合MOS晶体管，以实现同样的通过较少数量的输入控制线SSL（包括n为正整数）实现对较多层数的CG的选择。这属于本领域技术人员熟知的译码器内部电路的相关内容，能够了解或者进行类似推导而得到别的电路组合方案，在此不一一列举。但本申请文件并不只限定为本实施例提供的这一种组合方式。

3D NAND存储器

本发明一个实施例的3D NAND存储器的结构如图12~图14所示，所述3D NAND存储器包括均呈多层排布的存储阵列（Memory anay）77与控制栅电路11。存储阵列77与已有的结构大致相同，由多层存储器晶体管组成存储阵列。并且，存储阵列77的上方依次形成有顶层选择栅24、字线83，下方依次形成有底层选择栅28及源线（未图示）等。在连接控制电压输入Vcc和存储阵列77之间，加入具有译码器功能的控制栅电路阵列11作为控制栅选择信号的传输阵列。所述控制栅电路阵列11连接至控制栅的选择信号SSL来实现某一层存储阵列中的控制栅被选中，然后将控制电压信号传导至这一层，使得控制电压信号最终施加在该层的存储区域。

控制栅电路11包括由若干组MOS晶体管阵列和控制电压输入端Vcc，其中所述MOS晶体管阵列也包括若干层，每层包括若干组MOS晶体管56，各层控制栅电路中的晶体管均呈相同的阵列排布，且每层的每个MOS晶体管和上下层的MOS晶体管一一对应，MOS晶体管阵列的每一层均于所述存储阵列的每一层一一对应，且所述控制电压输入端Vcc的连接线95贯穿每一层以连通各层MOS晶体管。这样设置方便统一加工，也可减小整个电路所占用的面积。每层的控制栅电路11内的MOS晶体管的源漏串联，以共同组成了门电路，实现控制同层存储阵列的选通与断开。这样，控制电压输入端Vcc可以由每层的MOS晶体管组成的门电路来控制是否作用在存储阵列77的某一层上，从而实现对存储阵列77层的选中。

整个控制栅电路所包含的晶体管根据阈值电压的不同至少分为两种。在本实施例中，阈值电压不同的晶体管分别为正阈值电压晶体管与负阈值电压晶体管。本发明的实施例提供的组合MOS逻辑电路阵列由这两种阈值电压正负相反的MOS晶体管构成，这样的电路比较稳定，不容易被干扰，并且对信号的响应速度较快，可以加快存储器的读写速度。

具体的，该3D NAND存储器包括分别被绝缘层间隔开的2^m层电介层，每层电介层都包括存储单元区和控制栅电路区。其中：

所述存储阵列77包括：

若干贯穿所有绝缘层和电介层的多晶硅柱97，每个多晶硅柱97与环绕它的电介质之间依次包括氧化硅层，氮化硅层，氧化硅层，所述多晶硅柱内包括分层的掺杂区（未图示），所述分层的掺杂区构成存储器晶体管的源漏区。所述多晶硅柱97和氧化硅层，氮化硅层，氧化硅层，以及电介质组成的SONOS（硅-氧化物-氮化物-氧化物-硅）层一同构成非易失性存储器晶体管（存储单元）。

所述控制栅电路11包括：

2m组贯穿所有绝缘层和电介层的多晶硅柱，所有多晶硅柱每两个为一排，排成两列；

每两个多晶硅柱与其两侧的电介层内为MOS晶体管的源漏掺杂，且与环绕它的电介质之间为氧化绝缘层；

每组多晶硅柱包括四个多晶硅柱，每组内的每两个多晶硅柱两侧的源漏掺杂浓度不同。

所述2m组多晶硅柱远离所述存储区域的一端还有另一个多晶硅柱，其直接与环绕它的电介质相贴，所述多晶硅柱为Vcc连接孔（控制电压输入端Vcc）。

其中，本实施例中所述MOS晶体管采用双栅结构，故每个MOS晶体管需要两个多晶硅柱91，所述双栅结构的MOS晶体管与一般晶体管相比，其栅极对MOS晶体管的控制能力加强，并且减小器件间寄生参量，提高了截止频率。对于本实施例中来说，能够使得控制栅电路对于存储器的选择信号的传输不容易被干扰。如图15所示，每两个多晶硅柱91与各自两侧以及两者之间的电介层内的源漏掺杂区4，以及多晶硅柱和电介质层之间的栅介质层3构成一个MOS晶体管。所述MOS晶体管中通过控制多晶硅层中沟道和源漏掺杂的浓度、栅介质层厚度等不同工艺参数来控制形成的MOS晶体管的阈值电压不同。

控制栅电路的制作工艺

控制栅电路区制作的具体流程可以如下：

执行步骤S1：沉积电介质层；

如图16所示，在衬底上沉积电介质层100。所述衬底为半导体衬底，可以为体硅衬底、砷化镓衬底、SOI衬底或金刚石衬底等。为了清楚的体现最终形成的器件结构，图中省去衬底的结构。

沉积的所述电介质层100可以是SiO₂层或Si₃N₄层，沉积方式可以是化学气相沉积、物理气相沉积等形成方式。其厚度为本实施例中，采用硅烷（SiH₄）和氧气（O₂）、一氧化氮（N₂O）或二氧化碳（CO₂）在等离子体的状态下反应生成的硅酸盐玻璃作为电介质层。反应温度为350℃，反应中也可以掺入B或者P来形成BSG或PSG、或者BPSG。

执行步骤S2：沉积多晶硅层；

在所述电介质层100上沉积多晶硅层102，继续参考如图16所示。所述多晶硅层102可以是以化学气相沉积、物理气相沉积等方式形成，厚度为

本实施例中采用LPCVD方式在575℃~650℃通过热分解硅烷（SiH₄）淀积形成多晶硅层102，具体操作为在低压状态下用纯硅烷或者氮气和质量含量为20%~30%的硅烷的混合气体通入反应腔室，反应腔室内压强为0.2~1.0Torr。优选的，可以通入乙硼烷作为提高反应速率的催化剂。

执行步骤S3：进行源漏离子注入；

具体来说，如图17所示，这一步工艺包括形成光刻胶103暴露出源漏区，然后进行离子注入，以形成MOS晶体管的源漏区。

如本技术领域人员所了解的，调整MOS晶体管阈值电压正负以及大小的主要措施是通过离子注入来改变其衬底杂质类型和浓度。因而，为使半导体结构同时具有正、负MOS晶体管，需要先后利用不同的光刻胶等掩膜结构分别对正MOS晶体管和负MOS晶体管进行离子注入，以能够进行不同的离子注入，从而能够形成阈值电压为正或负的MOS晶体管。在本实施例中，第一离子注入为对正MOS晶体管区域进行，第二次离子注入为对负MOS晶体管区域进行。

上述步骤S1到步骤S3为一小循环，电介质层100和多晶硅层102的叠层结构。后续需要在所述叠栅结构中刻蚀通孔，且填充所述通孔。如果所述叠层结构太后，会使得所需要通孔的深宽比太大，难以实施所述刻蚀和填充。为了后续工艺能够较好的实施，所述小循环的次数不宜过多。优选的，所述小循环循环执行八次。即形成如图18所示八层电介质层100（包括电介质层100a~电介质层100h）和多晶硅层102（包括多晶硅层102a~多晶硅层102h），再进行下面的步骤。

执行步骤S4：刻蚀形成通孔，所述通孔贯穿前述各层；

利用光刻胶做掩模，在源漏区之间待形成栅极的区域，以及Vcc连接孔的位置刻蚀形成通孔8，从表面直至最底层底部，露出半导体衬底的表面。每一层MOS晶体管的数量的两倍再加一个。这是由于控制栅区域的MOS晶体管为双栅结构，需要两个栅极。且控制栅区域还包括要形成Vcc连接线，需要预留出Vcc连接线所需的Vcc连接孔。

通孔8的直径为20~100nm，优选为40~60nm，刻蚀方式可以采用等离子体干法刻蚀。形成结构示意图为图19所示。

执行步骤S5：在通孔的侧壁形成栅介质层；

在通孔8内侧形成栅介质层，所述栅介质层可以为氧化硅层、氮化硅层或两者的组合，形成方式可以为热氧化法、化学气相沉积、原子层沉积中的一种。

在本实施例中，前述步骤中在介质层中掺杂形成MOS晶体管的源漏区，所述介质层为多晶硅，本步骤中较优形成栅介质层的方式为热氧化法。具体实施方式为在纯氮的氛围下，按照20℃/min的升温速率将炉温升高至850℃，通入氧气束流，同时也可以通入少量HCl，用来减少界面电荷。经过足够时间的反应，同时关闭氧气和HCl，进行退火，降温。即可以在通孔内多晶硅层的边缘和通孔底部的半导体衬底表面形成氧化硅。另外，需要说明的是，本步骤的操作需要在热氧化炉中进行，为了防止光刻胶对反应环境的污染，不便于形成光刻胶作为掩模保护不需要形成栅介质层的Vcc连接孔所在的通孔8，故本步骤结束后，除了会在需要形成栅极的通孔8内侧形成栅介质层，不可避免也会在形成在通孔8内侧形成栅介质层。

执行步骤S6：刻蚀去掉通孔底部的栅介质层以及Vcc连接孔内的栅介质层；

采用刻蚀方向为垂直方向的等离子体干法刻蚀的方式，去除通孔底部的栅介质层。本步骤未图示。最终在侧壁上形成的栅介质层的厚度优选为

之后，形成掩膜保护，只暴露出Vcc连接孔，采用湿法刻蚀的方式去除Vcc连接孔内所有的栅介质层，而后去除掩膜保护。优选的，所述掩膜保护由光刻胶形成。具体的方法可以为在所有通孔8中填充有机涂层，使得通孔填满，再在表面形成光刻胶图形，只暴露出Vcc连接孔，然后去除通孔中的有机涂层，湿法刻蚀去除其中的栅介质层。这样的方法为本领域技术人员所熟知技术，不详细阐述。

执行步骤S7：在通孔中填充满多晶硅，以形成栅极和连通Vcc连接孔；

利用化学气相沉积在通孔内填充满多晶硅，本实施例中可以采用LPCVD方法淀积。且本步骤中形成的多晶硅是用于做栅极的，故采用掺杂的多晶硅，这是由于通过掺杂可以得到特定的电阻、其与二氧化硅具有优良的界面特性、在陡峭的结构上淀积具有良好的均匀性。

具体实施为在575~650℃下，热分解硅烷。采用纯硅烷或者含量为氮气和20~30%的硅烷的混合气体通入反应系统，压强为0.2~1.0Torr，淀积速率大约为可以加入乙硼烷以提高反应速率，因为乙硼烷会形成激发的BH₃，这会催化气相反应的进行。

向反应混合气体中加入AsH₃、PH₃、B₂H₆等可以对多晶硅进行原位掺杂。也可以在淀积后用离子注入进行掺杂。

由于需要形成栅极的通孔形成在源漏区之间，通孔侧壁上有栅介质层，在通孔内填充满多晶硅形成多晶硅柱，即，在每个多晶硅柱和每层有源漏区的介质层交界处构成了一个MOS晶体管。其阈值电压由源漏区离子注入掺杂的浓度，栅氧化层的厚度，栅极多晶硅的离子浓度等因素控制。

沉积的多晶硅109填满所述通孔，实际中，会覆盖过所述通孔及顶层的多晶硅层102h，形成结构如图20所示。

执行步骤S8：进行化学机械研磨以平坦化；

利用化学机械研磨去除表层多余的多晶硅，实现表面全局平坦化，且露出栅介质层和电介质层。形成结构如图21所示。通孔内的多晶硅柱91构成所述晶体管的栅极和Vcc连接线。

至此为一个控制栅形成工艺的大循环，将前述小循环中形成的八层电介质层100（包括电介质层100a~电介质层100h）和多晶硅层102（包括多晶硅层102a~多晶硅层102h）处理完，形成所述控制栅电路的八层。完成这一步骤之后，还需要进行以下步骤S9~S10，以能够在整个工艺中继续再进行若干次大循环，直至达到需要的控制栅层数。

执行步骤S9：刻蚀去掉非控制栅区部分的电介质层和多晶硅层；

由于之前的沉积等步骤，实际上为全局操作，在前述步骤S 1到步骤S3的小循环中沉积形成的介质层中形成好MOS晶体管之后，还需要刻蚀去除非控制区域的电介质层和多晶硅层。本实施例中，采用光刻胶作为掩模，进行等离子体干法刻蚀以完成该步骤。

执行步骤S10：形成层间介质层并平坦化。

沉积氧化硅层，以在刻蚀去除介质层的其它区域形成层间介质层，以把控制栅区域的MOS晶体管阵列和其它器件隔离开。

这一步可以采用采用硅烷（SiH₄）和氧气（O₂）、一氧化氮（N₂O）或二氧化碳（CO₂）在等离子体的状态下反应。温度为350℃，反应中也可以掺入B或者P来形成BSG或PSG、或者BPSG。沉积好层间介质层之后，还包括进行化学机械研磨，使得表面平坦化的步骤，以方便后续别的半导体结构的工艺的进行或者开始新的控制栅形成工艺的大循环。

3D NAND存储器的制作方法

本实施方式介绍由多层存储阵列组成的存储区与由多层控制栅电路组成的控制栅电路区组成的3D NAND存储器的制作方法。参考图22至图26，本实施例中3D NAND存储器的制作方法包括：

步骤S20'：提供半导体衬底，所述半导体衬底包括存储区域与控制栅区域；

所提供的半导体衬底可以为硅衬底108。并且，在所述半导体衬底的存储区域可以已形成有源线（Source Line）和底层选择栅（Lower SG）。本步骤的工艺实施方式属于本领域技术人员熟知的技术，在本说明书中不详细描述。

执行步骤S21'：进行电介质层沉积，所述沉积同时在存储区域和控制栅区域进行；

所述电介质层100可以是SiO₂层或Si₃N₄层，沉积方式可以是化学气相沉积，物理气相沉积等形成方式。其厚度为

本实施例中，采用硅烷（SiH₄）和氧气（O₂）、一氧化氮（N₂O）或二氧化碳（CO₂）在等离子体的状态下反应。温度为350℃，反应中也可以掺入B或者P来形成BSG或PSG、或者BPSG。

执行步骤S22'：进行多晶硅层沉积，所述多晶硅层沉积同时在存储区域和控制栅区域进行；

所述多晶硅层102形成方式可以是化学气相沉积，物理气相沉积等，其厚度为

和前面类似的，本步骤的多晶硅层102沉积同时在存储区域和控制栅区域进行。形成结构如图22所示。

本实施例中采用LPCVD方式在575℃~650℃通过热分解硅烷（SiH₄）淀积形成多晶硅，具体操作为在低压状态下用纯硅烷或者体积含量为20%~30%的硅烷和氮气的混合气体通入反应腔室，反应腔室内压强为0.2~1.0Torr。优选的，可以通入乙硼烷作为提高反应速率的催化剂。

执行步骤S23′：利用光刻胶保护存储区域，对控制栅区域进行源漏离子注入；

如图23所示，具体来说，这一步工艺包括旋涂光刻胶24，进行光刻以暴露出控制栅区域的源漏区。光刻胶覆盖的区域包括非控制区域和控制栅区域的非源漏区域。

然后进行离子注入，以形成MOS晶体管的沟道区和源漏区。这里的方法和前面步骤S3所述的相似，在此不再累述。比如，可以分两步进行，其中第一离子注入为对正MOS晶体管区域进行，第二次离子注入为对负MOS晶体管区域进行。

上述步骤S21'到步骤S23'为一小循环，同前述控制栅电路的形成方法类似的，所述小循环优选循环八次，形成如图24所示八层结构后进行下面的步骤。

执行步骤S24'：利用光刻胶做掩模，在存储区域和控制栅区域的源漏区之间刻蚀形成贯穿上述所有多晶硅层、电介质层的若干通孔；

利用光刻胶做掩模，在存储区域和控制栅区域的源漏区之间刻蚀通孔，从表面直至最底层底部。在存储区域的通孔数量为每一层存储晶体管个数，在所述控制栅区域为每一层MOS晶体管的数量的两倍再加一个。这是由于控制栅区域的MOS晶体管为双栅结构，需要两个栅极。且控制栅区域还包括要形成Vcc连接线，需要预留出Vcc连接线所需的Vcc连接孔。形成结构如图25所示。通孔的直径范围为20~100nm，优选为40~60nm，刻蚀方式可以采用等离子体干法刻蚀。

由于在后续步骤中，存储区域的通孔侧壁上还需要形成具有多层结构的ONO层，以最终能够形成存储器的栅极实现存储器存储电荷的功能。而控制栅区域的通孔内只需要形成薄层栅介质层和填充多晶硅。优选的，本步骤的刻蚀为两次以不同的光刻胶为掩膜，分别对存储区域和控制栅区域进行刻蚀，以使得存储区域的通孔的直径大于控制栅区域的通孔的直径。

步骤S25'：在通孔的侧壁形成ONO（二氧化硅-氮化硅-二氧化硅）层；

存储区的闪存存储器器件为SONOS型闪存存储器器件，如图26所示，其中包括SONOS层结构3，所述SONOS为Silicon-Oxide-Nitride-Oxide-Silicon（硅-二氧化硅-氮化硅-二氧化硅-硅）层。这样的存储器器件采用绝缘体氮化硅作为器件的电荷存储层（ChargeTrap Layers），电荷分散的存储于氮化硅中，由于电荷存储层是绝缘体，因此不会因为隧穿介质层中的点缺陷导致存储失败，而且隧穿介质层的减薄不会明显的减少器件的保持时间。其从根本上解决了浮栅型存储器的按比例缩小后会导致存储能力不强的问题，再加上其具有抗辐射特性等优点，使得其成为目前主要的闪存器件类型之一。SONOS闪存存储器中形成中间结构ONO（二氧化硅-氮化硅-二氧化硅）层的工艺为现有成熟技术。在此不详细描述。

步骤S26'：刻蚀去掉通孔底部接触下层选择栅部分上的ONO层；

干法刻蚀去除通孔底部的ONO层，避免其隔绝通孔和下层选择栅之间的接触。

步骤S27'：在通孔中分高度不同生长不同掺杂的多晶硅；

由于通孔形成在源漏区之间，通孔侧壁上有ONO层，在通孔内填充分层次具有不同掺杂的多晶硅形成多晶硅柱，即在每段按照源、沟道和漏区分层掺杂的多晶硅柱、ONO层以及每层的多晶硅层构成了一个存储器晶体管。

优选的，本实施例采用先统一形成存储区域需要的分层次具有不同掺杂的多晶硅，然后再在后续步骤中利用光刻胶作为掩模保护，去除控制区域内的多晶硅，再形成控制区域需要的多晶硅。

存储区域的多晶硅的形成方式为按不同掺杂类型和浓度一层一层的进行化学气相沉积。本实施例中可以采用LPCVD方法淀积，具体实施为在575~650℃下，热分解硅烷。采用纯硅烷或者含量为20~30%的硅烷和氮气的混合气体通入反应系统，压强为0.2~1.0Torr，淀积速率大约为加入乙硼烷可以提高反应速率，因为乙硼烷会形成激发的BH₃，这会催化气相反应的进行。沉积过程中向反应混合气体中加入AsH₃、PH₃、B₂H₆等可以对多晶硅进行原位掺杂，也可以在淀积后用离子注入进行掺杂。

步骤S28'：进行化学机械研磨以平坦化；

前一步骤中沉积的多晶硅填满所述通孔，实际中，会覆盖过所述通孔及其旁边的介质层，故需要进行化学机械研磨去除多余的多晶硅，以实现表面全局平坦化，且露出通孔侧壁的ONO层。

步骤S29'：利用光刻胶保护存储区，露出控制栅区，去除控制栅区内的分层掺杂的多晶硅和ONO层；

具体为，形成光刻胶掩模，保护存储区的通孔，露出控制栅区，再利用干法刻蚀去除控制栅区内的分层掺杂的多晶硅和ONO层。之后可去除残留的光刻胶掩模。

步骤S30'：在控制栅区域的通孔内形成栅介质层；

和前述步骤S5类似的，在控制栅区域的通孔内形成栅介质层，所述栅介质层为氧化硅层，氮化硅层或两者的组合，形成方式可以为热氧化法、化学气相沉积、原子层沉积中的一种。

较优形成栅介质层的方式为热氧化法。具体实施方式为在纯氮的氛围下，按照20℃/分的升温速率将炉温升高至850℃，通入氧气束流，同时也可以通入少量HCl，用来减少界面电荷。经过足够时间的反应，同时关闭氧气和HCl，进行退火，降温。即可以在多晶硅层边缘形成氧化硅层。

步骤S31'：刻蚀去掉Vcc连接孔内的栅介质层；

形成掩膜保护，只暴露出Vcc通孔，采用湿法刻蚀的方式去除Vcc通孔内所有的栅介质层，去除掩膜保护。优选的，所述掩膜保护由光刻胶形成。具体的方法可以为在通孔中填充有机涂层，使得通孔填满，再在表面形成光刻胶图形，只暴露出Vcc通孔，去除其中的有机涂层，湿法刻蚀去除其中的栅介质层。这样的方法为本领域技术人员所熟知技术，不详细阐述。

步骤S32'：去除光刻胶掩模，刻蚀去除控制栅区域底部的栅介质层，在其中填充入新的多晶硅；

采用干法刻蚀去除控制栅区域的通孔底部的栅介质层，在通孔中填充满多晶硅，以形成控制栅区域MOS晶体管；

其中，存储区域和控制栅区域的通孔内的多晶硅是不同的。控制栅区域的通孔内的多晶硅纵向为一体的多晶硅，作为控制栅区域中MOS晶体管的栅极以及Vcc通孔内接连所有层的导通路径。

利用化学气相沉积在通孔内填充满多晶硅，控制栅区域的多晶硅采用掺杂的多晶硅，这是由于通过掺杂可以得到特定的电阻、其与二氧化硅具有优良的界面特性、在陡峭的结构上淀积具有良好的均匀性。具体实施为在575~650℃下，热分解硅烷。采用纯硅烷或者含量为20~30%的硅烷和氮气的混合气体通入反应系统，压强为0.2~1.0Torr，淀积速率大约为加入乙硼烷可以提高反应速率，因为乙硼烷会形成激发的BH₃，这会催化气相反应的进行。向反应混合气体中加入AsH₃、PH₃、B₂H₆等可以对多晶硅进行原位掺杂。也可以在淀积后用离子注入进行掺杂。

由于通孔形成在源漏区之间，通孔侧壁上有栅介质层，在通孔内填充满多晶硅形成多晶硅柱，即，在每个多晶硅柱和每层有源漏区的介质层交界处构成了一个MOS晶体管。其阈值电压由源漏区离子注入掺杂的浓度，栅氧化层的厚度，栅极多晶硅的离子浓度等因素控制。

沉积的多晶硅填满所述通孔，实际中，会覆盖过所述通孔及其旁边的介质层。

Vcc通孔内由多晶硅贯穿整个通孔，连接每一层CG的多晶硅。

执行步骤S33'：进行化学机械研磨以平坦化；

利用化学机械研磨去除表层多余的多晶硅，实现表面全局平坦化，且露出栅介质层和绝缘介质层。

执行步骤S34'：刻蚀去掉非存储区域和非控制栅区的电介质层和多晶硅层；

由于之前的沉积等步骤，实际上为全局的操作，在一个小循环中沉积形成的介质层中形成好MOS晶体管之后，还需要刻蚀去除非控制区域的介质层。本实施例中，采用光刻胶作为掩模，进行等离子体干法刻蚀。

执行步骤S35'：形成层间介质层并平坦化；

沉积氧化硅层，在刻蚀去除介质层的其它区域形成层间介质层，以把控制栅区域的MOS晶体管阵列和其它器件隔离开。

这一步可以采用采用硅烷（SiH₄）和氧气（O₂）、一氧化氮（N₂O）或二氧化碳（CO₂）在等离子体的状态下反应。温度为350℃，反应中也可以掺入B或者P来形成BSG或PSG、或者BPSG。

沉积好层间介质层之后，还包括进行化学机械研磨，使得表面平坦化的步骤，以方便后续工艺的进行。

至此为一个工艺的大循环，进行若干次大循环，直至达到需要的存储器和控制栅的层数。

执行步骤S36'：形成顶层选择栅（Upper SG）与字线栅（Bit Line），最终形成本发明的3D NAND存储器。

本发明结合存储阵列的存储器晶体管的结构，使得形成的晶体管阵列构造简单，节省空间，并且便于工艺的实现。并且本发明采用双栅MOS场效应晶体管的结构，提高栅极对晶体管的控制能力加强，并且减小器件间寄生参量，提高了截止频率，且使得控制栅对于存储器的选择信号的传输不容易被干扰。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。

虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (18)

1.一种3DNAND存储器，其特征在于，包括均呈多层排布的存储阵列与控制栅电路，各层的控制栅电路电性连接至同层的存储阵列，实现对各层存储阵列的选中；

各层的所述控制栅电路由相同数目的晶体管串联而成，控制栅电路的所有晶体管的栅极电性连接至控制线，所述控制线的数目与每层控制栅电路所包含晶体管的数目相同，位于同层控制栅电路上的不同晶体管的栅极电性连接在不同的控制线上；

所述控制栅电路由MOS晶体管组成；

所述控制栅电路所包含的MOS晶体管包括正阈值电压晶体管和负阈值电压晶体管，且两种MOS晶体管在不同层中的组合方式各不相同。

2.如权利要求1所述的3DNAND存储器，其特征在于，各层控制栅电路中的MOS晶体管均呈相同的阵列排布，并且下层控制栅电路中的MOS晶体管位于上层控制栅电路中对应MOS晶体管的正下方。

3.如权利要求2所述的3DNAND存储器，其特征在于，位于不同层但处于阵列相同位置的MOS晶体管栅极相连至同一控制线。

4.如权利要求1所述的3DNAND存储器，其特征在于，所述正阈值电压晶体管和负阈值电压晶体管的阈值电压数值相同，正负相反。

5.如权利要求1所述的3DNAND存储器，其特征在于，在控制栅电路所在的区域，形成有贯穿各层控制栅电路的通孔；各层控制栅电路在位于所述通孔的两侧处均形成有源区和漏区，所述通孔内填充有栅介质层、栅材料层，并与各层的源区与漏区共同构成位于各层的所述晶体管。

6.如权利要求1所述的3DNAND存储器，其特征在于，所述存储阵列的层数为2^m，所述控制线的数目不超过2m，其中m为正整数。

7.如权利要求1所述的3DNAND存储器，其特征在于，另包括位于存储阵列上方的顶层选择栅、位于顶层选择栅上方的字线、位于存储阵列下方的底层选择栅，及位于底层选择栅下方的源线。

8.一种三维NAND存储器的制作方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底至少分为存储区域与控制栅区域；

在所述半导体衬底上形成多层叠层结构，每一叠层结构包括电介质层及位于电介质层上方的多晶硅层；在控制栅区域，每一多晶硅层内掺杂形成间隔分布的源区与漏区；

形成贯穿所述多层叠层结构的通孔，其中，形成在控制栅区域的所述通孔位于所述源区与漏区之间；

对于形成在控制栅区域的所述通孔，在其侧壁形成栅介质层，而后向该通孔内填充栅极材料，所述栅极材料、栅介质层与形成在各层的所述源区、漏区分别构成晶体管；对于形成在存储区域的所述通孔，对其进行填充，形成位于各层的存储单元。

9.如权利要求8所述的三维NAND存储器的制作方法，其特征在于，形成所述多层叠层结构前，所提供的半导体衬底的所述存储区域内已形成有源线与底层选择栅；形成所述存储单元后，在存储区域形成顶层选择栅及位于顶层选择栅上方的字线。

10.如权利要求8所述的三维NAND存储器的制作方法，其特征在于，在所述半导体衬底上形成的所述叠层结构不超过八层。

11.如权利要求10所述的三维NAND存储器的制作方法，其特征在于，在对所述叠层结构内的通孔进行处理以形成所述存储单元与位于控制栅区域的所述晶体管后，再次顺次执行形成多层叠层结构、形成贯穿所述多层叠层结构的通孔以及形成所述存储单元与位于控制栅区域的所述晶体管的步骤。

12.如权利要求8所述的三维NAND存储器的制作方法，其特征在于，在控制栅区域的所述通孔的侧壁形成栅介质层的方法为热氧化法。

13.如权利要求8所述的三维NAND存储器的制作方法，其特征在于，所述通孔的直径范围为20～100nm。

14.如权利要求8所述的三维NAND存储器的制作方法，其特征在于，所述存储器为SONOS型闪存存储器。

15.如权利要求14所述的三维NAND存储器的制作方法，其特征在于，存储区域的通孔的直径大于控制栅区域的通孔的直径。

16.如权利要求15所述的三维NAND存储器的制作方法，其特征在于，所述形成贯穿所述多层叠层结构的通孔的步骤为：先后用不同的光刻胶为掩膜，分别对存储区域和控制栅区域进行刻蚀。

17.如权利要求8所述的三维NAND存储器的制作方法，其特征在于，在存储区域的所述通孔内包括：紧贴所述通孔内壁的ONO层和位于ONO层内的多晶硅柱，所述多晶硅柱中具有分层掺杂区以构成存储器晶体管的源漏区。

18.如权利要求8所述的三维NAND存储器的制作方法，其特征在于，所述控制栅区域内还形成有一个Vcc连接孔；在源区与漏区之间的所述通孔的侧壁形成栅介质层时，会同时在所述Vcc连接孔的侧壁形成栅介质层，在向所述通孔内填充栅极材料之前，还包括去除Vcc连接孔内的栅介质层的步骤。