CN108431957A - 对每个存储器块中的多个nand串具有公共位线的三维nand存储器器件 - Google Patents

对每个存储器块中的多个nand串具有公共位线的三维nand存储器器件 Download PDF

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Abstract

通过提供漏极选择晶体管的两个对，两个垂直NAND串可以共享公共位线。含有漏极选择晶体管的邻接对的每个垂直NAND串的沟道并入到相应的垂直半导体沟道中，其邻接于连接到公共位线的相应的漏极区域。漏极选择晶体管在每个级别处具有不匹配的阈值电压，使得每个垂直NAND串包括相应的漏极选择晶体管比相同级别处的其他垂直NAND串的副本漏极选择晶体管具有更高的阈值电压的级别。通过导通四个漏极选择晶体管之中的三个漏极选择晶体管，可以仅激活一个垂直NAND串，而将公共位线偏置在适当的偏置电压处。可以仅在激活的NAND串上进行编程操作或读取操作。

Description

对每个存储器块中的多个NAND串具有公共位线的三维NAND存 储器器件
相关申请的交叉引用
本申请要求于2016年3月23日提交的美国专利申请No.15/078，555的优先权，其内容通过引用整体并入本文。
技术领域
本公开通常涉及半导体器件领域，并且具体而言，涉及诸如垂直NAND串和其他三维器件的三维非易失性存储器器件及其制造方法。
背景技术
近期，已经使用三维(3D)堆叠存储器堆叠体结构(有时称为位成本可扩展(BiCS)架构)来提出超高密度储存器件。例如，3D NAND堆叠存储器器件可以由交替的导电层和电介质层的阵列形成。存储器开口通过该层来形成，以同时限定许多存储器层。然后通过以适当的材料填充存储器开口49来形成NAND串。直NAND串延伸在一个存储器开口中，而管形或U形NAND串(p-BiCS)包括存储器单元的垂直列的对。存储器单元的控制栅极可以由导电层提供。
发明内容
根据本公开的方面，存储器器件包括：绝缘层和导电层的交替的堆叠体，所述交替的堆叠体位于衬底之上；第一垂直NAND串，所述第一垂直NAND串延伸穿过所述交替的堆叠体，所述第一垂直NAND串包括第一漏极区域和与第一漏极选择晶体管串联连接的第一存储器单元电荷储存晶体管；第二垂直NAND串，所述第二垂直NAND串延伸穿过所述交替的堆叠体，所述第二垂直NAND串包括第二漏极区域和与第三漏极选择晶体管和第四漏极选择晶体管串联连接的第二存储器单元电荷储存晶体管；以及公共位线，所述公共位线电连接到所述第一漏极区域和所述第二漏极区域，其中所述第一垂直NAND串和所述第二垂直NAND串位于相同的存储器块中。
根据本公开的另一个方面，提供了制造存储器器件的方法。绝缘层和间隔体材料层的交替的堆叠体形成在衬底之上。间隔材料层形成为导电层，或者随后以导电层进行替换。穿过所述交替的堆叠体形成包括第一漏极选择晶体管和第二漏极选择晶体管的第一垂直NAND串。穿过所述交替的堆叠体形成包括第三漏极选择晶体管和第四漏极选择晶体管的第二垂直NAND串。所述第一漏极选择晶体管和所述第三漏极选择晶体管形成在第一导电层的级别处。所述第二漏极选择晶体管和所述第四漏极选择晶体管形成在第二导电层的级别处。第一漏极选择晶体管和第四漏极选择晶体管可以具有比第二和第三漏极选择晶体管的阈值电压更高的阈值电压。
根据本公开的另一个方面，存储器器件包括：绝缘层和导电层的交替的堆叠体，所述交替的堆叠体位于衬底之上；第一垂直NAND串，所述第一垂直NAND串延伸穿过所述交替的堆叠体，所述第一垂直NAND串包括与第一漏极选择晶体管串联连接的第一存储器单元电荷储存晶体管；以及第二垂直NAND串，所述第二垂直NAND串延伸穿过所述交替的堆叠体，所述第二垂直NAND串包括与第三漏极选择晶体管和第四漏极选择晶体管串联连接的第二存储器单元电荷储存晶体管。在所述导电层之中的第一导电层包括用于所述第一漏极选择晶体管和所述第三漏极选择晶体管的第一公共栅电极；以及在所述导电层之中的第二导电层包括用于所述第二漏极选择晶体管和所述第四漏极选择晶体管的第二公共栅电极。第一漏极选择晶体管和第四漏极选择晶体管可以具有比第二和第三漏极选择晶体管的阈值电压更高的阈值电压。
附图说明
图1是根据本公开的实施例的在形成绝缘层和牺牲材料层的交替的堆叠体以及存储器开口之后的示例性结构的垂直截面图。
图2是根据本公开的实施例的在形成存储器堆叠体结构之后的示例性结构的垂直截面图。
图3A是根据本公开的实施例的在离子注入到存储器堆叠体结构的半导体沟道的部分中之后的示例性结构的垂直截面图。
图3B是图3A的示例性结构的俯视图。
图4是根据本公开的实施例的在形成阶梯式梯台和后阶梯式电介质材料部分之后的示例性结构的垂直截面图。
图5A是根据本公开的实施例的在形成背侧槽之后的示例性结构的垂直截面图。
图5B是图5A的示例性结构的部分透视俯视图。垂直平面A-A’是图5A的垂直截面图的平面。
图5C是基于图5A的替代结构的部分透视俯视图。垂直平面A-A’是图5A的垂直截面图的平面。
图6是根据本公开的实施例的在以导电层替换牺牲材料层之后的示例性结构的垂直截面图。
图7是根据本公开的实施例的在形成源极区域、绝缘间隔体和背侧接触通孔结构之后的示例性结构的垂直截面图。
图8A是根据本公开的实施例的在形成附加的接触通孔结构之后的示例性结构的垂直截面图。
图8B是图8A的示例性结构的俯视图。
图8C是从图5C的替代结构导出的图8A的替代结构的俯视图。
图9是根据本公开的实施例的包括垂直NAND串的对和附接于其的附加器件的电路图。
图10图示了根据本公开的实施例的在编程第四源极选择晶体管期间的图9的电路的操作条件。
图11图示了根据本公开的实施例的在编程第四漏极选择晶体管期间的图9的电路的操作条件。
图12图示了根据本公开的实施例的在编程模式期间的图9的电路的操作条件。
图13图示了根据本公开的实施例的在读取模式期间的图9的电路的操作条件。
图14图示了根据本公开的实施例的在擦除模式期间的图9的电路的操作条件。
图15是根据比较的示例的用于垂直NAND串的多个对的位线的第一示例性接线方案。
图16是根据本公开的实施例的用于垂直NAND串的多个对的位线的第一示例性接线方案。
图17是根据本公开的实施例的用于垂直NAND串的多个对的位线的第二示例性接线方案。
图18是根据本公开的实施例的用于垂直NAND串的多个对的位线的第三示例性接线方案。
图19A和19B是根据本公开的替代实施例的在制造垂直NAND器件的方法中的步骤的垂直截面图。
图20A和20B是根据本公开的另一个替代实施例的在制造垂直NAND器件的方法中的步骤的垂直截面图。
具体实施方式
如上所述，本公开涉及诸如垂直NAND串和其他三维器件的三维非易失性存储器器件及其制造方法，其各个方面在以下描述。本公开的实施例可以用于形成各种半导体器件(诸如包括多个NAND存储器串的三维单片存储器阵列器件)。附图未按比例绘制。除非明确地描述或清楚地指示了没有元件的重复，否则在图示了元件的单个实例的情况下可以重复元件的多个实例。诸如“第一”、“第二”和“第三”的序数仅用于标识相似的元件，并且在本公开的说明书和权利要求书上可以采用不同的序数。
单片三维存储器阵列是其中在诸如半导体晶片的单个衬底上方形成多个存储器级别而没有介入衬底的阵列。术语“单片”是指阵列的每个级别的层直接沉积在阵列的每个下面的级别的层上。与此相反，二维阵列可以分开形成，并且然后封装在一起以形成非单片存储器器件。例如，如题为“Three-dimensional Structure Memory”的美国专利No.5,915,167中所描述的，通过在分开的衬底上形成存储器级别并且垂直地堆叠存储器级别来构造非单片堆叠存储器。衬底在接合前可以变薄或者从存储器级别移除，但是由于存储器级别最初形成在分开的衬底上，因此这样的存储器不是真正的单片三维存储器阵列。衬底可以包括在其上制造的集成电路，诸如存储器器件的驱动器电路。
本公开的各种三维存储器器件包括单片三维NAND串存储器器件，并且可以采用本文所描述的各种实施例来制造。单片三维NAND串位于在衬底之上定位的NAND串的单片三维阵列中。NAND串的三维阵列的第一器件级别中的至少一个存储器单元位于NAND串的三维阵列的第二器件级别中的另一个存储器单元之上。
参考图1，图示了根据本公开的实施例的示例性结构，其可以用于例如制造含有垂直NAND存储器器件的器件结构。示例性结构包括衬底，其可以是半导体衬底。衬底可以包括衬底半导体层10。衬底半导体层10是半导体材料层，并且可以包括至少一个单质半导体材料、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。衬底可以具有主表面7，其可以是例如衬底半导体层10的最顶部表面。主表面7可以是半导体表面。在一个实施例中，主表面7可以是单晶的半导体表面。
如本文所使用的，“半导体材料”是指具有从1.0×10-6S/cm到1.0×105S/cm的范围中的电导率的材料，并且当以电掺杂物适当地掺杂时能够产生具有从1.0S/cm到1.0×105S/cm的范围中的电导率的已掺杂材料。如本文所使用的，“电掺杂物”是指将空穴添加到能带结构内的价带的p型掺杂物，或者是将电子添加到能带结构内的导带的n型掺杂物。如本文所使用的，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文所使用的，“绝缘材料”或“电介质材料”是指具有小于1.0×10-6S/cm的电导率的材料。“电导率”的所有测量在标准条件下做出。可选地，至少一个掺杂阱(未明确地示出)可以形成在衬底半导体层10内。
用于外围电路的至少一个半导体器件210(未示出)可以形成在衬底半导体层10的部分上。至少一个半导体器件210可以包括例如场效应晶体管。包括半导体器件的区域在本文中称为外围器件区域200。外围器件区域200可以包括操作本公开的存储器器件所需要的各种外围器件。
栅极电介质层12可以可选地形成在衬底半导体层10的上方。栅极电介质层12可以是例如硅氧化物层。栅极电介质层12的厚度可以在从3nm到30nm的范围内，虽然还可以采用更小和更大的厚度。
交替的多个第一材料层(其可以是绝缘层32)和第二材料层(其可以是牺牲材料层42)的堆叠体形成在衬底的顶表面之上，其可以是例如在栅极电介质层12的顶表面上。如本文所使用的，“材料层”是指在其整体通体包括材料的层。如本文所使用的，交替的多个第一元件和第二元件是指第一元件的实例和第二元件的实例在其中交替的结构。第一元件的不是交替的多元件的端部元件的每个实例在两侧由第二元件的两个实例邻接，且第二元件不是交替的多元件的端部元件的每个实例在两端由第一元件的两个实例邻接。第一元件在其间可以具有相同的厚度，或者可以具有不同的厚度。第二元件在其间可以具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或者以第二材料层的实例开始，并且可以以第一材料层的实例或者以第二材料层的实例终止。在一个实施例中，第一元件的实例和第二元件的实例可以在交替的多个元件内形成周期性地重复的单元。
每个第一材料层包括第一材料，并且每个第二材料层包括不同于第一材料的第二材料。在一个实施例中，每个第一材料层可以是绝缘层32，并且每个第二材料层可以是牺牲材料层。在这种情况下，堆叠体可以包括交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠体。如本文所使用的，“原型”结构或者“处理中”的结构是指瞬态结构，该瞬态结构中的至少一个组件的形状或成分随后被修改。随后以NAND串的控制栅电极、源极选择栅电极和漏极选择栅电极替换牺牲材料层42(其是间隔体材料层)。
交替的多元件的堆叠体在本文中称为交替堆叠体(32、42)。在一个实施例中，交替堆叠体(32、42)可以包括由第一材料构成的绝缘层32以及由不同于绝缘层32的材料的第二材料构成的牺牲材料层42。绝缘层32的第一材料可以是至少一个绝缘材料。因此，每个绝缘层32可以是绝缘材料层。可以用于绝缘层32的绝缘材料包括但不限于硅氧化物(包括掺杂的和未掺杂的硅酸盐玻璃)、硅氮化物、硅氮氧化物、有机硅酸盐玻璃(OSG)、旋涂电介质材料、通常称为高介电常数(高k)电介质氧化物(例如铝氧化物、铪氧化物等)的电介质金属氧化物及其硅酸盐、电介质金属氮氧化物及其硅酸盐、以及有机绝缘材料。在一个实施例中，绝缘层32的第一材料可以是硅氧化物。
牺牲材料层42的第二材料是可以是相对绝缘层32的第一材料有选择性地被移除的牺牲材料。如本文所使用的，如果移除工艺移除第一材料的速率至少两倍于第二材料的移除的速率，则第一材料的移除是“相对”第二材料“有选择性”。第一材料的移除速率对第二材料的移除速率的比率在本文中称为移除工艺对于第一材料相对于第二材料的“选择度”。
牺牲材料层42可以包括绝缘材料、半导体材料或者导电材料。牺牲材料层42的第二材料可以随后以导电电极进行替换，该导电电极可以例如起到其他垂直NAND器件的控制栅电极的功能。第二材料的非限制性示例包括硅氮化物、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施例中，牺牲材料层42可以是包括硅氮化物或者包括硅和锗中的至少一个的半导体材料的间隔体材料层。
在一个实施例中，绝缘层32可以包括硅氧化物，并且牺牲材料层可以包括硅氮化物牺牲材料层。可以例如由化学气相沉积(CVD)来沉积绝缘层32的第一材料。例如，如果硅氧化物用于绝缘层32，则原硅酸四乙酯(tetraethyl orthosilicate，TEOS)可以用作CVD工艺的前驱体材料。可以例如由CVD或者原子层沉积(ALD)来沉积牺牲材料层42的第二材料。
可以适当地图案化牺牲材料层42，使得通过替换牺牲材料层42而随后形成的导电材料部分可以起到导电电极(诸如随后形成的单片三维NAND串存储器器件的控制栅电极)的功能。牺牲材料层42可以包括具有实质上平行于衬底的主表面7延伸的条形的部分。
绝缘层32和牺牲材料层42的厚度可以在从20nm到50nm的范围内，虽然也可以对每个绝缘层32和对每个牺牲材料层42采用更小或更大的厚度。绝缘层32和牺牲材料层(例如，控制栅电极或者牺牲材料层)42的对的重复的数量可以在从2到1024的范围内，并且典型地是从8到256，虽然还可以采用更大数量的重复。堆叠体中的顶部栅电极和底部栅电极可以起到选择栅电极的功能。在一个实施例中，交替的堆叠体(32、42)中的每个牺牲材料层42可以具有均匀的厚度，该均匀的厚度在每个相应的牺牲材料层42内实质上不变。
可选地，绝缘帽盖层70可以形成在交替的堆叠体(32、42)之上。绝缘帽盖层70包括不同于牺牲材料层42的材料的电介质材料。在一个实施例中，绝缘帽盖层70可以包括可以用于如上所述的绝缘层32的电介质材料。绝缘帽盖层70可以比绝缘层32中的每一个具有更大的厚度。绝缘帽盖层70可以例如由化学气相沉积来沉积。在一个实施例中，绝缘帽盖层70可以是硅氧化物层。
至少包括光刻胶层的光刻材料堆叠体(未示出)可以形成在绝缘帽盖层70和交替的堆叠体(32、42)之上，并且可以被光刻地图案化，以在其中形成开口。可以通过至少一个各向异性蚀刻来穿过绝缘帽盖层70并且穿过交替的堆叠体(32、42)的整体来转移光刻材料堆叠体中的图案，该各向异性蚀刻将图案化的光刻材料堆叠体用作蚀刻掩模。刻蚀交替的堆叠体(32、42)的在图案化的光刻材料堆叠体中的开口下面的部分，以形成存储器开口49。换言之，穿过交替的堆叠体(32、42)转移图案化的光刻材料堆叠体中的图案形成了延伸穿过交替的堆叠体(32、42)的存储器开口49。用于蚀刻穿过交替的堆叠体(32、42)的材料的各向异性蚀刻工艺的化学可以交替，以优化交替的堆叠体(32、42)中的第一和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。可选地，栅极电介质层12可以用作交替的堆叠体(32、42)和衬底之间的蚀刻停止层。存储器开口49的侧壁可以是实质上垂直的，或者可以是锥形的。可以例如通过灰化来随后移除图案化的光刻材料堆叠体。
穿过栅极电介质层12形成存储器开口49，使得存储器开口49从交替的堆叠体(32、42)的顶表面延伸到衬底半导体层10的顶表面。在一个实施例中，在衬底半导体层10的顶表面物理暴露在每个存储器开口49的底部处后，可以可选地进行到衬底半导体层10中的过蚀刻。过蚀刻可以在移除光刻材料堆叠体之前或者之后进行。换言之，衬底半导体层10的凹陷的表面可以从衬底半导体层10的裸露的顶表面垂直地偏移凹陷深度。凹陷深度可以例如在从1nm到50nm的范围内，虽然还可以采用更小和更大的凹陷深度。过蚀刻是可选的，并且可以省略。如果不进行过蚀刻，则每个存储器开口49的底表面可以与衬底半导体层10的最顶部表面共面。存储器开口49中的每一个可以包括实质上垂直于衬底的最顶部表面延伸的侧壁(或多个侧壁)。在其中形成存储器开口49的阵列的区域在本文中称为器件区域100。接触区域300可以提供在器件区域100和外围器件区域之间。
每个存储器开口49延伸穿过绝缘帽盖层70、交替的堆叠体(32、42)、栅极电介质层12，并且可选地延伸到衬底半导体层10的上部部分中。每个存储器开口49的底表面相对于衬底半导体层10的顶表面的凹陷深度可以在从0nm到30nm的范围内，虽然还可以采用更大的凹陷深度。可选地，牺牲材料层42可以部分地横向凹陷，以例如通过各向同性蚀刻来形成横向凹陷(未示出)。
参考图2，可选的外延沟道部分11可以例如通过选择性外延形成在存储器开口49的底部部分处。每个外延沟道部分11包括与衬底半导体层10的单晶半导体材料外延对齐的单晶半导体材料。在一个实施例中，外延沟道部分11可以掺杂有电导率类型与衬底半导体层10相同的电掺杂物。在一个实施例中，每个外延沟道部分11的顶表面可以形成在包括牺牲材料层42的顶表面的水平平面的上方。在这种情况下，通过将包括位于外延沟道部分11的顶表面的水平平面下方的每个牺牲材料层42替换为相应的导电材料层，可以随后形成至少一个源极选择栅电极。
存储器堆叠体结构55可以形成在每个存储器开口49中。可选的阻断电介质层和电荷俘获层可以顺序地沉积在存储器开口49中。阻断电介质层可以包括单个电介质材料层或者多个电介质材料层的层堆叠体。阻断电介质层可以由共形沉积方法沉积在每个存储器开口49的侧壁上。可以由例如学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积或其组合来沉积阻断电介质层。阻断电介质层的厚度可以在从1nm到20nm的范围内，虽然还可以采用更小和更大的厚度。阻断电介质层可以随后起到电介质材料部分的功能，该电介质材料部分阻断所储存的电荷到控制栅电极的泄露。
在一个实施例中，阻断电介质层包括电介质金属氧化物。如本文所使用的，电介质金属氧化物是指包括至少一个金属元素和至少氧的电介质材料。替代地或者附加地，阻断电介质层可以包括硅氧化物、硅氧氮化物、硅氮化物或其组合。在一个实施例中，阻断电介质层可以包括硅氧化物。可以由共形沉积方法(诸如低压化学气相沉积、原子层沉积或者其组合)形成阻断电介质层。阻断电介质层的厚度可以在从1nm到20nm的范围内，虽然还可以采用更小和更大的厚度。
随后，电荷俘获层可以在阻断电介质层之上沉积为连续材料层。在一个实施例中，电荷俘获层可以沉积为通体具有实质上相同的厚度的共形层。如本文所使用的，如果在元件的所有位置处，元件的厚度从元件的平均厚度不偏离超过20％，则元件通体具有实质上相同的厚度。在一个实施例中，电荷俘获层可以是包括电介质电荷俘获材料的电荷俘获材料，其可以是例如氮化硅。在一个实施例中，电荷俘获层包括硅氮化物层。
隧穿电介质层可以沉积在阻断电介质层和电荷俘获层的物理暴露表面上。隧穿电介质层可以直接形成在阻断电介质层的上部部分的物理暴露的内侧壁上以及直接形成在电荷俘获层的剩余下部部分的侧壁上。隧穿电介质层包括电介质材料，可以在适当的电偏置条件下穿过该电介质材料进行电荷隧穿。可以根据要形成的单片三维NAND串存储器器件的操作的模式，通过热载流子注入或者由福勒-诺得海姆(Fowler-Nordheim)隧穿诱导的电荷转移来进行电荷隧穿。隧穿电介质层可以包括硅氧化物、硅氮化物、硅氮氧化物、电介质金属氧化物(诸如铝氧化物和铪氧化物)、电介质金属氮氧化物、电介质金属硅酸盐、其合金、和/或其组合。在一个实施例中，隧穿电介质层可以包括第一硅氧化物层、硅氮氧化物层和第二硅氧化物层的堆叠体，其通常已知为ONO堆叠体。在一个实施例中，隧穿电介质层可以包括实质上无碳的硅氧化物层或者实质上无碳的硅氮氧化物层。隧穿电介质层的厚度可以在从2nm到20nm的范围内，虽然还可以采用更小和更大的厚度
可选的第一半导体沟道层可以形成在隧穿电介质层上。第一半导体沟道层包括半导体材料，诸如至少一个单质半导体材料、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一个实施例中，第一半导体沟道层包括非晶硅或者多晶硅。可以由共形沉积方法(诸如低压化学气相沉积(LPCVD))来形成第一半导体沟道层。第一半导体沟道层的厚度可以在从2nm到10nm的范围内，虽然还可以采用更小和更大的厚度。
采用至少一种各向异性蚀刻工艺，顺序地各向异性地蚀刻可选的第一半导体沟道层、隧穿电介质层、电荷俘获层和可选的阻断电介质层。可以通过至少一个各向异性蚀刻工艺移除第一半导体沟道层、隧穿电介质层、电荷俘获层和阻断电介质层的位于绝缘帽盖层70的顶表面的上方的部分。另外，可以移除第一半导体沟道层、隧穿电介质层、电荷俘获层和阻断电介质层的在每个腔的底部处的水平部分，以在其剩余部分中形成开口。
第一半导体沟道层的每个剩余部分构成第一半导体沟道部分。可以在开口的下面穿过第一半导体沟道部分、隧穿电介质层、电荷俘获层和阻断电介质层来物理暴露外延沟道部分11的表面。可选地，可以垂直地凹陷外延沟道部分11的物理暴露的部分。每个隧穿电介质层嵌入在电荷俘获层内。
在每个存储器开口内，隧穿电介质层、电荷俘获层和阻断电介质层的集合共同地构成存储器膜50。在一个实施例中，第一半导体沟道部分、隧穿电介质层、电荷俘获层和阻断电介质层可以具有垂直重合的侧壁。如本文所使用的，如果存在包括第一表面和第二表面两者的垂直平面，则第一表面是与第二表面“垂直重合的”。这样的垂直平面可能或可能不具有水平的曲率，但是沿着垂直方向不包括任何曲率(即直上直下地延伸)。
第二半导体沟道层可以直接沉积在衬底10之上的外延沟道部分11的半导体表面上，并且直接沉积在第一半导体沟道部分上。第二半导体沟道层包括半导体材料，诸如至少一个单质半导体材料、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一个实施例中，第二半导体沟道层包括非晶硅或者多晶硅。可以通过共形沉积方法(诸如低压化学气相沉积(LPCVD))形成第二半导体沟道层。第二半导体沟道层的厚度可以在从2nm到10nm的范围内，虽然还可以采用更小和更大的厚度。第二半导体沟道层可以部分填充每个存储器开口中的腔，或者可以完全填充每个存储器开口中的腔。
第一半导体沟道部分和第二半导体沟道部分的材料共同称为半导体沟道材料。换言之，半导体沟道材料是在第一半导体沟道部分和第二半导体沟道层中的所有半导体材料的集合。
在每个存储器开口中的腔未由第二半导体沟道层完全填充的情况下，可以在腔中沉积电介质核心层以填充每个存储器开口内的腔的剩余部分。电介质核心层包括诸如硅氧化物或者有机硅酸盐玻璃的电介质材料。可以由共形沉积方法(诸如低压化学气相沉积(LPCVD))或者由自平坦化沉积工艺(诸如旋涂)沉积电介质核心层。
可以例如由凹陷蚀刻从绝缘帽盖层70的顶表面的上方移除电介质核心层在绝缘帽盖层70上方的水平部分。另外，位于绝缘帽盖层70的顶表面的上方的第二半导体沟道层的水平部分可以由平坦化工艺移除，该平坦化工艺可以采用凹陷蚀刻或者化学机械平坦化(CMP)。第二半导体沟道层的在存储器开口内的每个剩余部分构成第二半导体沟道部分。
第一半导体沟道部分和第二半导体沟道部分的每个接邻的对可以共同地形成半导体沟道60，当包括半导体沟道60的垂直NAND器件打开时，电流可以流动穿过该半导体沟道60。隧穿电介质层嵌入在电荷俘获层中，并且横向地围绕垂直的半导体沟道60的部分。阻断电介质层、电荷俘获层和隧穿电介质层的每个相邻的集合共同地构成存储器膜50，其能够以宏观保留时间储存电荷。如本文所使用的，宏观保留时间是指适合于永久性存储器器件的存储器器件的操作的保持时间，诸如超过24小时的保持时间。
例如通过凹陷蚀刻到位于绝缘帽盖层70的顶表面和绝缘帽盖层70的底表面之间的深度，电介质内核层的剩余部分的顶表面还可以在每个存储器开口内凹陷。电介质核心层的每个剩余部分构成电介质核心62。每个垂直半导体沟道60形成在相应的存储器膜50内。每个电介质核心62形成在相应的垂直半导体沟道60内侧。
漏极区域63可以形成在垂直半导体沟道60的上部端部处。可以通过在电介质核心62上方的每个凹陷区域内沉积掺杂的半导体材料来形成漏极区域63。掺杂的半导体材料可以是例如由原位掺杂和离子注入掺杂或其组合中的至少一个所形成的掺杂多晶硅。靠近漏极侧选择栅极的高掺杂漏极区域为位线连接提供了低电阻的接触区域。可以例如由化学机械平坦化(CMP)或者凹陷蚀刻来从绝缘帽盖层70的顶表面的上方移除沉积的半导体材料的过量部分，以形成漏极区域63。
相同存储器开口内的存储器膜50和垂直的半导体沟道60的每个集合构成存储器堆叠体结构55。穿过绝缘层32和牺牲材料层42的处理中的交替的堆叠体形成存储器堆叠体结构55。
参考图3A和3B，可以进行离子注入工艺，以形成第一注入沟道区域IR1和第二注入沟道区域IR2。第一注入沟道区域IR1可以形成在存储器堆叠体结构55的采用第一掩模离子注入工艺的第一子集中，并且第二注入沟道区域IR2可以形成在存储器堆叠体结构55的在第二掩模离子注入工艺中的第二子集中。如本文所使用的，“掩模离子注入工艺”是指采用限制注入区域的图案化掩模的离子注入工艺。
在第一掩模离子注入工艺期间的注入区域在本文中称为第一注入区域，以及在第二掩模离子注入工艺期间的注入区域在本文中称为第二注入区域。在一个实施例中，在采用包括在第一垂直半导体沟道60A之上的开口的第一离子注入掩模的第一掩模离子注入工艺中，电掺杂物可以注入到每个第一垂直半导体沟道60A的位于第一间隔体材料层(诸如第一间隔体材料层42)的级别处的部分中，而防止电掺杂物注入到第二垂直半导体沟道60B中。另外，在采用包括在第二垂直半导体沟道60B之上的开口的第二离子注入掩模的第二掩模离子注入工艺中，附加的电掺杂物可以注入到每个第二垂直半导体沟道60B的位于第二间隔体材料层(诸如第二间隔体材料层42)的级别处的部分中，而防止电掺杂物注入到第一垂直半导体沟道60A中。
第一注入沟道区域IR1形成在选择漏极栅电极的第一级别(其在本文中称为第一选择漏极栅电极级别)处的第一注入区域内。第二注入沟道区域IR2形成在选择漏极栅电极的第二级别(其不同于第一选择漏极栅电极级别并且在本文中称为第二选择漏极栅电极级别)处的第二注入区域内。在一个实施例中，第一选择漏极栅电极级别可以是最顶部牺牲材料层42的级别，并且第二选择漏极栅电极级别可以是牺牲材料层42的如图3A所图示的从顶部的第二个的级别。替代地，第二选择漏极栅电极级别可以是最顶部牺牲材料层42的级别，并且第一选择漏极栅电极级别可以是牺牲材料层42的从顶部的第二个的级别。又替代地，可以提供多于两个选择漏极栅电极级别，并且第一和第二选择漏极栅电极级别可以是在选择漏极栅电极级别之中的任意两个级别。
存储器堆叠体结构55的第二子集可以是对存储器堆叠体结构55的第一子集互补的子集。换言之，存储器堆叠体结构55的第二子集可以包括不属于存储器堆叠体结构的第一子集的所有存储器堆叠体结构55。在一个实施例中，存储器堆叠体结构55的第一子集和存储器堆叠体结构55的第二子集可以数量相等。
在一个实施例中，存储器堆叠体结构55的第一子集和存储器堆叠体结构55的第二子集可以布置在存储器堆叠体结构55的每个块内的群集中。在一个示例性布局中，存储器堆叠体结构55的第一子集可以位于存储器堆叠体结构55的每个块的外行中，并且存储器堆叠体结构55的第二子集可以位于存储器堆叠体结构55的每个块的内行中。在另一个示例性布局中，存储器堆叠体结构55的第一子集可以位于存储器堆叠体结构55的每个块的内行中，并且存储器堆叠体结构55的第二子集可以位于存储器堆叠体结构55的每个块的外行中。在采用说明性布局来描述本公开的实施例时，可以采用其他布局来放置第一注入区域和第二注入区域，使得包括相应的第一注入沟道区域IR1的存储器堆叠体结构55和包括相应的第二注入沟道区域IR2的存储器堆叠体结构55位于彼此接近中，并且可以随后形成位线，使得每个位线电连接到在相同的存储器块中的包括相应的第一注入沟道区域IR1的存储器堆叠体结构55和包括相应的第二注入沟道区域IR2的存储器堆叠体结构55。在一个实施例中，每个存储器堆叠体结构55可以仅包括形成在第一选择漏极栅电极级别处的第一注入沟道区域IR1和形成在第二选择漏极栅电极级别处的第二注入沟道区域IR2中的一个。
形成相应的第一注入沟道区域IR1的垂直半导体沟道60在本文中称为第一垂直半导体沟道60A。形成相应的第二注入沟道区域IR2的垂直半导体沟道60在本文中称为第二垂直半导体沟道60B。
在一个实施例中，可以选择电掺杂物，以改变(例如，提高或降低)包括第一注入沟道区域IR1或第二注入沟道区域IR2的垂直场效应晶体管的阈值电压，以与未注入的区域相比较地增加或减少阈值电压。每个存储器开口包括形成NAND串的垂直场效应晶体管的串联连接，并且具有改变的(例如，提高的或降低的)阈值电压的垂直场效应晶体管可以位于选择漏极栅电极的第一级别中(如果在其中的垂直场效应晶体管60包括第一注入沟道区域IR1)或者位于选择漏极栅电极的第二级别中(如果在其中的垂直场效应晶体管60包括第二注入沟道区域IR2)。换言之，形成第一注入沟道区域IR1或第二注入沟道区域IR2的级别是对应的垂直场效应晶体管具有提高的阈值电压的级别。在一个非限制性实施例中，区域IR1可以通过使用比用于形成区域IR2的离子注入更浅的离子注入来形成。
在一个实施例中，每个第一垂直半导体沟道60A的由第一牺牲材料层42横向围绕的第一部分(位于随后形成的第一选择漏极栅电极的级别处)比第一垂直半导体沟道60A的由第二牺牲材料层42横向围绕的第二部分(位于随后形成的第二选择漏极栅电极的级别处)具有更大的掺杂物浓度。另外，每个第二垂直半导体沟道60B的由第一牺牲材料层横向围绕的第一部分比第二垂直半导体沟道60B的由第二牺牲材料层横向围绕的第二部分具有更少的掺杂物浓度。
第一和第二垂直半导体沟道(60A、60B)的未注入部分可以具有通体具有相同的掺杂物浓度。在这种情形下，每个第一垂直半导体沟道60A的第一部分和每个第二垂直半导体沟道60B的第一部分可以与第一和第二垂直半导体沟道(60A、60B)的构成垂直NAND串的存储器单元(即，包括控制栅电极的存储器单元电荷储存晶体管)的沟道的部分具有相同的掺杂物浓度。在替代实施例中，可以在衬底半导体层10的部分中和/或在柱结构11的一些中进行选择性(例如，掩模)离子注入，以改变位于堆叠体的底部处的源极选择晶体管的阈值电压。例如，可以在相邻于第一沟道60A的衬底半导体层10中但不在相邻于第二沟道60B的层10的部分中做出第一选择性离子注入。可以在是第二沟道60B的部分的柱结构11中但不在是第一沟道60A的部分的柱结构中做出第二选择性离子注入。可以在形成堆叠体(32、42)之前进行到衬底半导体层10中的离子注入，而可以在形成柱结构11和形成核心电介质62之间的任何时间处进行到柱结构11的离子注入。
参考图4，可选的第一接触级别电介质材料层71可以形成在衬底10之上。作为可选的结构，可以形成或者可以不形成第一接触级别电介质材料层71。在形成第一接触级别电介质层71的情况下，第一接触级别电介质材料层71包括电介质材料，诸如硅氧化物、硅氮化物、硅氮氧化物、多孔或无孔的有机硅酸盐玻璃(OSG)、或其组合。如果使用有机硅酸盐玻璃，则有机硅酸盐玻璃可以或可以不掺杂氮。第一接触级别电介质材料层71可以形成在包括绝缘帽盖层70的顶表面和漏极区域63的顶表面的水平平面之上。可以由化学气相沉积、原子层沉积(ALD)、旋涂、或其组合来沉积第一接触级别电介质材料层71。接触级别电介质材料层71的厚度可以在从10nm到300nm的范围内，虽然还可以采用更小和更大的厚度。
在一个实施例中，第一接触级别电介质材料层71可以形成为自始至终具有均匀厚度的电介质材料层。第一接触级别电介质材料层71可以形成为单个电介质材料层，或者可以形成为多个电介质材料层的堆叠体。替代地，第一接触级别电介质材料层71的形成可以与至少一个线级别的电介质层(未示出)的形成合并。在采用实施例(其中第一接触级别电介质材料层71是从随后沉积的可选的第二接触级别电介质材料层或者至少一个线级别的电介质材料层分开的结构)来描述本公开的同时，在本文中明确地预期了在其中在相同的工艺步骤处形成第一接触级别电介质材料层71和至少一个线级别的电介质材料层的实施例和/或在其中第一接触级别电介质材料层71和至少一个线级别的电介质层形成作为相同的材料层的实施例。
可选地，例如通过应用和图案化具有开口的光刻胶层以及通过采用诸如各向异性蚀刻的蚀刻来穿过交替的堆叠体(32、42)转移开口的图案，可以移除交替的堆叠体(32、42)的部分。延伸穿过交替的堆叠体(32、42)的整个厚度的可选的槽可以形成在包括外围器件区域200和接触区域300的相邻于包括存储器堆叠体结构55的阵列的器件区域100的部分的区域内。随后，该槽可以填充有诸如氧化硅的可选的电介质材料。可以由诸如化学机械平坦化的平坦化工艺和/或凹陷蚀刻来从第一接触级别电介质材料层71的顶表面的上方移除电介质材料的过量部分。在平坦化期间，第一接触级别电介质材料层71的顶表面可以用作停止表面。槽中的剩余可选电介质材料构成电介质材料部分64。
阶梯式腔可以形成在接触区域300内，其可以跨立于电介质材料部分64和交替的堆叠体(32、42)的部分。替代地，电介质材料部分64可以省略，并且阶梯式腔可以仅形成在堆叠体(32、42)中。阶梯式腔可以具有各种阶梯式表面，使得阶梯式腔的水平截面形状以阶梯的形式作为距衬底10的顶表面的垂直距离的函数逐步改变。在一个实施例中，可以通过重复进行工艺步骤的集合来形成阶梯式腔。工艺步骤的集合可以包括，例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺将腔的深度垂直地增加一个或多个级别，该第二类型的蚀刻工艺横向地扩大在随后的第一类型的蚀刻工艺中将垂直地蚀刻的面积。如本文所使用的，包括交替的多元件的结构的“级别”限定为结构内的第一材料层和第二材料层的对的相对位置。
电介质材料部分64在形成阶梯式腔之后可以具有阶梯式表面，并且交替的堆叠体(32、42)的外围部分在形成阶梯式腔之后可以具有阶梯式表面。如本文所使用的，“阶梯式表面”是指包括至少两个水平表面和至少两个垂直表面的表面的集合，其使得每个水平表面邻接于从水平表面的第一边缘向上延伸的第一垂直表面，并且邻接于从水平表面的第二边缘向下延伸的第二垂直表面。“阶梯式腔”是指具有阶梯式表面的腔。
后阶梯式电介质材料部分65(即绝缘的填充材料部分)可以通过在阶梯式腔中沉积电介质材料而形成在阶梯式腔中。诸如硅氧化物的电介质材料可以沉积在阶梯式腔中。可以由化学机械平坦化(CMP)来从第一接触级别电介质材料层71的顶表面的上方移除所沉积的电介质材料的过量部分。所沉积的电介质材料的填充阶梯式腔的剩余部分构成后阶梯式电介质材料部分65。如本文所使用的，“后阶梯式”元件是指具有阶梯式表面和作为距元件所在的衬底的顶表面的垂直距离的函数而单调地增加的水平截面面积的元件。如果硅氧化物用作后阶梯式电介质材料部分65，则后阶梯式电介质材料部分65的硅氧化物可以掺杂有，或者可以不掺杂有，诸如B、P和/或F的掺杂物。在替代配置中，可以省略后阶梯式电介质材料部分64的顶表面，并且后阶梯式电介质材料部分65填充区域200和300中的空间。在替代实施例中，可以在形成存储器开口49和存储器堆叠体结构55之前形成阶梯式和后阶梯式电介质材料部分65。
参考图5A-5C，可以可选地穿过后阶梯式电介质材料部分65和/或穿过第一接触级别电介质材料层71和/或穿过交替的堆叠体(32、42)形成至少一个电介质支撑柱7P。图5B和5C中的平面A-A’对应于图5A的垂直截面图的平面。在一个实施例中，至少一个电介质支撑柱7P可以形成在接触区域300中，其位于相邻于器件区域100。可以例如通过形成延伸穿过后阶梯式电介质材料部分65和/或穿过交替的堆叠体(32、42)并且至少延伸到衬底10的顶表面的开口，以及通过将开口填充有对将用于移除牺牲材料层42的蚀刻化学有抵抗力的电介质材料，来形成至少一个电介质支撑柱7P。
在一个实施例中，至少一个电介质支撑柱可以包括硅氧化物和/或诸如铝氧化物的电介质金属氧化物。在一个实施例中，电介质材料的与至少一个电介质支撑柱7P的沉积同时地沉积在第一接触级别电介质材料层71之上的部分可以作为第二接触级别电介质材料层73存在于第一接触级别电介质材料层71之上。至少一个电介质支撑柱7P中的每一个和第二接触级别电介质材料层73是可选的结构。同样地，第二接触级别电介质材料层73可以存在于，或者可以不存在于，绝缘帽盖层70和后阶梯式电介质材料部分65之上。第一接触级别电介质材料层71和第二接触级别电介质材料层73在本文中共同称为至少一个接触级别电介质层(71、73)。在一个实施例中，至少一个接触级别电介质材料层(71、73)可以包括第一接触级别电介质材料层和第二接触级别电介质材料层(71、73)两者，并且可选地包括可以随后形成的任何附加的通孔级别电介质材料层。在另一个实施例中，至少一个接触级别电介质材料层(71、73)可以仅包括第一接触级别电介质材料层71或第二接触级别电介质材料层73，并且可选地包括可以随后形成的任何附加的通孔级别电介质材料层。替代地，可以省略第一接触级别电介质材料层和第二接触级别电介质材料层(71、73)的形成，并且随后可以形成至少一个通孔级别电介质材料层，即在形成衬底接触通孔结构之后。
第二接触级别电介质材料层73和至少一个电介质支撑柱7P可以形成为完整构造的单个连续结构，即在其间不具有任何材料界面。在另一个实施例中，可以由化学机械平坦化或凹陷蚀刻来移除电介质材料的与至少一个电介质支撑柱7P的沉积同时地沉积在第一接触级别电介质材料层71之上的部分。在这种情况下，第二接触级别电介质材料层73不存在，并且可以物理暴露第一接触级别电介质材料层71的顶表面。
光刻胶层(未示出)可以施加于交替的堆叠体(32、42)和/或后阶梯式电介质材料部分65之上并且光刻地图案化，以形成至少一个槽，如图5B所示。至少一个槽中的每一个称为背侧槽79，即位于与形成在存储器开口(其称为前侧开口)中的存储器堆叠体结构55不同的区域中的槽。每个背侧槽79可以形成在需要形成衬底接触通孔结构的区域中。槽79可以延伸穿过区域100或者穿过区域100和300两者。光刻胶层中的图案可以采用各向异性蚀刻来转移穿过交替的堆叠体(32、42)和/或后阶梯式电介质材料部分65，以形成至少延伸到衬底10的顶表面的至少一个背侧槽79。在一个实施例中，至少一个背侧槽79可以包括源极接触开口，在该源极接触开口中可以随后形成源极接触通孔结构。背侧槽79将堆叠体分割成分开的存储器块102A、102B、102C、102D，在该分开的存储器块102A、102B、102C、102D中，NAND串的存储器堆叠体结构55将共享相同的字线/控制栅电极、源极选择栅电极和漏极选择栅电极。
图5C图示了含有两种不同类型的槽79、80的替代结构。图5C的结构包括延伸穿过整个堆叠体(32、42)的与图5B的结构中的背侧槽相同深度的背侧槽79。然而，图5C的结构中的槽80中的一些包括比背侧槽79更浅的槽。浅槽80仅延伸穿过牺牲材料层42，该牺牲材料层42将在随后步骤中由漏极选择栅电极替换。浅槽80可以向下延伸到堆叠体中的中间绝缘层32，该中间绝缘层32将控制栅电极与(多个)漏极选择栅电极分开。浅槽80将堆叠体分开成分开的存储器块。例如，存储器块102A和102B将共享相同的控制栅电极和源极选择栅电极，但是将具有由浅槽80分开的不同的漏极选择栅电极。存储器块102A和102B中的分开的漏极选择栅电极允许电接入块102A中的存储器块，用于分开地从块102B中的存储器单元编程、读取和/或擦除，并且反之亦然。如果期望，虚设存储器堆叠体结构可以形成在浅槽80的区域中，以在以导电层替换牺牲层42的期间起到支撑柱的功能。虚设存储器堆叠体结构与功能存储器堆叠体结构55具有相同的配置，但是将不电连接到位线。
参考图6，可以例如采用蚀刻工艺将相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料的蚀刻剂引入通过至少一个背侧槽79。背侧凹陷形成在从其中移除了牺牲材料层42的体积中。
牺牲材料层42的第二材料的移除可以相对绝缘层32的第一材料、至少一个电介质支撑柱7P的材料、后阶梯式电介质材料部分65的材料、衬底半导体层10的半导体材料、和存储器膜50的最外层的材料是有选择性的。在一个实施例中，牺牲材料层42可以包括硅氮化物，并且绝缘层32、至少一个电介质支撑柱7P、后阶梯式电介质材料部分65的材料可以从硅氧化物和电介质金属氧化物中选择。在另一个实施例中，牺牲材料层42可以包括诸如多晶硅的半导体材料，并且绝缘层32、至少一个电介质支撑柱7P、后阶梯式电介质材料部分65的材料可以从硅氧化物、硅氮化物和电介质金属氧化物中选择。在这种情况下，可以修改至少一个背侧槽79的深度，使得至少一个背侧槽79的最底部表面位于栅极电介质层12内，即以避免衬底半导体层10的顶表面的物理暴露。
对第一材料和存储器膜50的最外层有选择性地移除第二材料的蚀刻工艺可以是采用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是气相(干法)蚀刻工艺，其中蚀刻剂以气相引入到至少一个背侧槽79中。例如，如果牺牲材料层42包括硅氮化物，则蚀刻工艺可以是湿法蚀刻工艺，其中示例性结构浸入到包括磷酸的湿法蚀刻槽内，磷酸相对于硅氧化物、硅和本领域中采用的各种其他材料有选择性地蚀刻硅氮化物。至少一个电介质支撑柱7P、后阶梯式电介质材料部分65和存储器堆叠体结构55提供结构支撑，而背侧凹陷存在于先前由牺牲材料层42所占据的体积内。
每个背侧凹陷可以是横向延伸的腔，该腔具有大于腔的垂直范围的横向尺寸。换言之，每个背侧凹陷的横向尺寸可以大于背侧凹陷的高度。多个背侧凹陷可以形成在从其中移除了牺牲材料层42的第二材料的体积中。与背侧凹陷43相比，在其中形成存储器堆叠体结构55的存储器开口在本文中称为前侧凹陷或前侧腔。在一个实施例中，器件区域100包括具有设置在衬底10上方的多个器件级别的单片三维NAND串的阵列。在这种情况下，每个背侧凹陷可以限定用于接收单片三维NAND串的阵列的相应的字线的空间。
多个背侧凹陷中的每一个可以实质上平行于衬底10的顶表面延伸。可以由在绝缘层32下面的顶表面和在绝缘层32上面的底表面垂直地界定背侧凹陷。在一个实施例中，每个背侧凹陷可以通体具有均匀的高度。可选地，背侧阻断电介质层可以形成在背侧凹陷中。
可以通过将半导体材料热转换和/或等离子体转换为电介质材料，而将可选的外延沟道部分11和衬底半导体层10的物理暴露表面部分转换为电介质材料部分。例如，热转换和/或等离子体转换可以用于将每个外延沟道部分11的表面部分转换成电介质间隔体116，并且用于将衬底半导体层10的每个物理暴露表面部分转换成牺牲电介质部分(未示出)。在一个实施例中，每个电介质间隔体116可以拓扑地同构于环面，即是大致环形。如本文所使用的，如果元件的形状可以在不破坏孔或者将新孔的情况下连续拉伸形为环面形状，则元件与环面拓扑同胚。电介质间隔体116包括电介质材料，该电介质材料包括与外延沟道部分11相同的半导体元素并且附加地包括诸如氧和/或氮的至少一个非金属元素，使得电介质间隔体116的材料是电介质材料。在一个实施例中，电介质间隔体116可以包括外延沟道部分11的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。同样地，每个牺牲电介质部分包括电介质材料，该电介质材料包括与衬底半导体层10相同的半导体元素并且附加地包括诸如氧和/或氮的至少一个非金属元素，使得牺牲电介质部分的材料是电介质材料。在一个实施例中，牺牲电介质部分可以包括衬底半导体层10的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。
可以可选地形成背侧阻断电介质层(未示出)。背侧阻断电介质层(如果存在)包括电介质材料，该电介质材料起到随后在背侧凹陷中形成的控制栅极的控制栅极电介质的功能。在阻断电介质层存在于每个存储器开口的情形下，背侧阻断电介质层是可选的。在省略阻断电介质层的情形下，背侧阻断电介质层是存在的。
至少一个金属材料可以沉积在多个背侧凹陷中、在至少一个背侧槽79的侧壁上以及在第二接触级别电介质材料层73的顶表面之上。如本文所使用的，金属材料是指包括至少一个金属元素的导电材料。
金属材料可以由共形沉积方法沉积，该共形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、无电电镀、电镀或其组合。金属材料可以是单质金属、至少两种单质金属的金属间合金、至少一种单质金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、诸如金属硅化物的导电金属半导体合金、其合金、以及它们的组合或堆叠体。可以沉积在多个背侧凹陷中的非限制性示例金属材料包括钨、氮化钨、钛、氮化钛、钽、氮化钽、钴和钌。在一个实施例中，金属材料可以包括诸如钨的金属和/或金属氮化物。在一个实施例中，用于填充多个背侧凹陷的金属材料可以是氮化钛层和钨填充材料的组合。
在一个实施例中，金属材料可以由化学气相沉积或原子层沉积来沉积。在一个实施例中，在沉积工艺期间，金属材料可以采用使用至少一种含氟前驱体气体作为前驱体气体。在一个实施例中，至少一个含氟前驱体气体的分子可以包括至少一个钨原子和至少一个氟原子的化合物。例如，如果金属材料包括钨，在沉积工艺期间可以采用WF6和H2。
多个导电层46可以形成在多个背侧凹陷中，并且连续金属材料层(未示出)可以形成在每个背侧槽79的侧壁上以及形成在至少一个接触级别电介质材料层(71、73)之上。导电层46可以包括字线接触通孔结构84(其是导电层46的第一子集)、漏极选择栅极接触通孔结构86(其是导电层46的第二子集)、以及源极选择栅极接触通孔结构82(其是导电层46的第三子集)。因此，每个牺牲材料层42可以以导电层46进行替换。背侧腔存在于每个背侧槽79的未填充有背侧阻断电介质层66和连续金属材料层的部分中。
例如通过各向同性湿法蚀刻或干法蚀刻、或者各向同性湿法蚀刻和干法蚀刻的组合，连续的导电材料层的沉积的金属材料从每个背侧槽79进行回蚀刻，并且从第二接触级别电介质材料层73的上方进行回蚀刻。背侧凹陷中的沉积的金属材料的每个剩余部分构成导电层46。每个导电层46可以是导电线结构。因此，牺牲材料层42可以以导电层46来替换。
每个导电层46可以起到位于相同级别处的多个控制栅电极和电互连(即电短路)位于相同级别处的多个控制栅电极的字线的组合的功能。每个导电层46内的多个控制栅电极是包括存储器堆叠体结构55的垂直存储器器件的控制栅电极。换言之，每个导电层46可以是字线，该字线起到多个垂直存储器器件的公共控制栅电极的功能。可选地，在各向异性蚀刻的最后工艺步骤期间，牺牲电介质部分可以从衬底半导体层10的上方移除。
在一个实施例中，初始交替的堆叠体中的间隔体材料层可以包括牺牲材料层42，并且牺牲材料层42可以以导电层46替换。在这种情形下，在图8-10的处理步骤期间修改绝缘层32和牺牲材料层42的处理中的交替的堆叠体，以形成绝缘层32和导电层46的交替的堆叠体。在一个实施例中，电荷俘获层的剩余部分包括NAND串的电荷储存区域。
替代地，间隔体材料层可以形成为导电层46。在这种情形下，外延沟道部分可以省略，或者可以形成为更小的高度，以避免与导电层46的电短接。
参考图7，源极区域61可以形成在衬底的在每个背侧槽79下面的表面部分中(例如，在衬底半导体层10中)。可以通过将电掺杂物穿过每个背侧槽79注入到位于衬底10上或内的半导体部分中来形成每个源极区域61。例如，可以通过将掺杂物原子穿过每个背侧槽79注入到衬底半导体层10的部分中来形成源极区域61。替代地，通过沉积半导体材料(例如，通过选择性外延，并且通过将电掺杂物注入到沉积的半导体部分中)，源极区域61可以作为掺杂的半导体部分形成在衬底10上。
可以通过诸如化学气相沉积工艺的共形沉积工艺来沉积绝缘材料层74。绝缘材料层包括绝缘材料，诸如硅氧化物、硅氮化物、硅氮氧化物或其组合。在一个实施例中，绝缘材料可以包括未掺杂的硅酸盐玻璃(USG)。绝缘材料层的厚度可以在从3nm到30nm的范围内，虽然还可以采用更小和更大的厚度。
可以进行各向异性蚀刻，以从接触级别电介质层(71、73)的上方以及从每个背侧槽79的底部部分移除绝缘材料层的水平部分。各向异性蚀刻可以是反应离子蚀刻，该反应离子蚀刻相对连续的共形铝氧化物层的铝氧化物材料选择性地蚀刻绝缘材料层的电介质材料。在一个实施例中，反应离子蚀刻可以采用诸如CF4和/或CHF3的至少一种氟碳蚀刻剂以及可选的氧。这样的基于氟碳的反应离子蚀刻化学通常相对铝氧化物是有选择性的。绝缘材料层的每个剩余部分构成绝缘间隔体74。
在背侧槽79的部分具有实质上长方形的水平截面区域，绝缘间隔体74可以具有彼此横向间隔均匀距离的平行的垂直部分的对。另外，绝缘间隔体74的每个平行的垂直部分在底部部分和中间部分处可以具有均匀的横向厚度。各向异性蚀刻可以造成在每个绝缘间隔体74的顶部部分处形成锥形。在这种情形下，每个绝缘间隔体74可以在顶部部分处具有锥形轮廓。换言之，每个绝缘间隔体74的横向厚度可以与从衬底的顶表面的垂直距离一起减少。
可以沉积至少一种导电材料，以填充由相应的绝缘间隔体74横向围绕的每个背侧腔。至少一个导电材料可以包括例如导电金属氮化物(诸如TiN、TaN或WN)和导电填充材料(诸如W、Cu、Al、Ru、Co和/或重掺杂的导电半导体材料)的组合，该导电金属氮化物可以用于形成导电扩散阻挡层。至少一个导电材料可以由物理气相沉积(PVD)、化学气相沉积(CVD)、电镀、无电式电镀、或其组合来沉积。至少一个导电材料的过量部分可以从至少一个接触级别电介质材料层(71、73)的顶表面上方通过平坦化工艺移除，这可以采用凹陷蚀刻或化学机械平坦化(CMP)。接触通孔结构形成在每个背侧槽79内，其在本文中称为衬底接触通孔结构76。每个衬底接触通孔结构76可以物理接触衬底(9、10)的部分，诸如衬底的源极区域61。在这种情形下，衬底接触通孔结构76可以是可以用于向相应的源极区域61施加电偏置的源极接触通孔结构。
参考图8A-8C，在示例性结构中，可以穿过至少一个接触级别电介质材料层(71、73)、电介质材料部分64和/或后阶梯式电介质材料部分65形成到器件的各种节点的附加的接触通孔结构(8P、82、84、86、88)。附加的接触通孔结构(8P、82、84、86、88)可以包括接触漏极区域63的漏极接触通孔结构88、接触存储器单元阵列的接触字线46A的字线接触通孔结构84(其是导电层46的第一子集)、接触存储器单元阵列的漏极选择栅电极46B的漏极选择栅极接触通孔结构86(其是导电层46的第二子集)、接触存储器单元阵列的源极选择栅电极46C的源极选择栅极接触通孔结构82(其是导电层46的第三子集)、以及接触至少一个外围器件210的各种节点的外围器件接触通孔结构8P。
图8B的结构从图5B的结构导出，其中所有槽是填充有间隔体74和衬底接触通孔结构(即，源电极或本地互连)76的深背侧槽79。存储器块102A至102D由背侧槽79分开。图8C的结构从图5C的结构导出，其中槽中的一些是填充有间隔体74和衬底接触通孔结构76的深背侧槽79，并且其他槽包括浅槽80。在该结构中，浅槽80可以填充有诸如硅氧化物的任何适当的绝缘材料75，其电隔离相邻的存储器块的漏极选择栅电极46B。例如，存储器块102B和102C由背侧槽79分开，而存储器块102A和102B中的漏极选择栅电极46B由填充有绝缘材料75的浅槽80分开。因此，存储器块102A和102B包括分开的存储器块，因为它们不共享相同的漏极选择栅电极46B。应当注意到，每个块中的NAND串可以包括多电荷状态单元，其中两个或更多个控制栅电极/字线46A可以位于相邻于相同存储器堆叠体结构55的或相同存储器块中的相同器件级别处的相同NAND串的不同部分，如在于2015年6月24日提交的美国专利申请号14/748,575和于2015年5月26日提交的美国专利申请号14/721,198(其两者均通过引用整体并入本文)中所描述的。
图9示出了垂直NAND串的对(58A、58B)，该垂直NAND串的对(58A、58B)含有存储器单元电荷储存晶体管(59A、59B)和附加的选择晶体管器件(DST1、DST2、SST1、SST2、DST3、DST4、SST3、SST4)。共同参考图8A、8B、8C和9，垂直NAND串的对(58A、58B)可以实现为存储器堆叠体结构55的任何对，以及电耦接到存储器堆叠体结构55的对的元件(例如，栅电极46A、46B和46C)。垂直NAND串的对共享公共位线92，其由相应的漏极接触通孔结构88电连接(即，短接)到与垂直NAND串的对(58A、58B)的垂直半导体沟道(60A、60B)连接的两个漏极区域63。
每个垂直NAND串包括垂直场效应晶体管的串联连接。每个垂直存储器单元电荷储存晶体管采用垂直半导体沟道60的相应部分作为沟道，并且采用相应的字线46A(位于与相应的沟道相同的级别处)作为控制栅电极。附加的器件包括至少两个漏极选择栅极晶体管的串联连接和至少两个源极选择栅极晶体管的串联连接。例如，至少两个漏极选择栅极晶体管的串联连接可以包括用于第一垂直NAND串58A的第一漏极选择晶体管DST1和第二漏极选择晶体管DST2以及用于第二垂直NAND串58B的第三漏极选择晶体管DST3和第四漏极选择晶体管DST4。至少两个源极选择栅极晶体管的串联连接可以包括用于第一垂直NAND串58A的第一源极选择晶体管DST1和第二源极选择晶体管DST2以及用于第二垂直NAND串58B的第三源极选择晶体管DST3和第四源极选择晶体管DST4。
第一漏极选择晶体管DST1和第四漏极选择晶体管DST4可以形成为具有相应的高阈值电压的高阈值电压器件。如本文所使用的，高阈值电压器件是指需要相对于参考导通电压更高的栅极电压来完全导通场效应晶体管的场效应晶体管器件。接着晶体管的注释“Vth”表示晶体管是高阈值电压器件。第二漏极选择晶体管DST2和第三漏极选择晶体管DST3可以形成为具有相应的低阈值电压的低阈值电压器件。如本文所使用的，低阈值电压器件是指需要相对于参考导通电压更低的栅极电压来完全导通场效应晶体管的场效应晶体管器件。接着晶体管的注释“Vtl”表示晶体管是高阈值电压器件，诸如Vt1<Vth。每个NAND串在存储器单元晶体管(59A、59B)的相同侧上具有至少一个低阈值电压选择晶体管和至少一个高阈值电压选择晶体管。换言之，每个NAND串具有彼此具有不同阈值电压的至少两个漏极选择晶体管和/或彼此具有不同阈值电压的至少两个源极选择晶体管。
第一源极选择晶体管SST1和第四源极选择晶体管SST4可以形成为具有相应的高阈值电压的高阈值电压器件。第二源极选择晶体管SST2和第三源极选择晶体管SST3可以形成为具有相应的低阈值电压的低阈值电压器件。
根据本公开的实施例，绝缘层32和牺牲材料层的交替的堆叠体可以形成在衬底之上。间隔材料层32形成为导电层46，或者可以随后以导电层46来替换。可以穿过交替的堆叠体与同第一漏极选择晶体管DST1和第二漏极选择晶体管DST2串联连接的第一存储器单元电荷储存晶体管59A一起形成第一垂直NAND串58A。可以穿过交替的堆叠体与同第三漏极选择晶体管DST3和第四漏极选择晶体管DST4串联连接的第二存储器单元电荷储存晶体管59B一起形成第二垂直NAND串58B。第一和第三漏极选择晶体管(DST1、DST3)形成在第一导电层的级别(其可以是第一注入沟道区域IR1的级别)处。第二和第四漏极选择晶体管(DST2、DST4)可以形成在第二导电层的级别(其可以是第二注入沟道区域IR2的级别)处。第一漏极选择晶体管DST1和第四漏极选择晶体管DST4可以具有比第二和第三漏极选择晶体管(DST2、DST3)的阈值电压更高的阈值电压。
在一个实施例中，在导电层46之中的第一导电层可以位于第一注入沟道区域IR1的级别处，并且可以包括用于第一漏极选择晶体管DST1和第三漏极选择晶体管DST3的第一公共栅电极SGD1(其可以是第一漏极选择栅电极46B)。在导电层46之中的第二导电层可以位于第二注入沟道区域IR2的级别处，并且可以包括用于第二漏极选择晶体管DST2和第四漏极选择晶体管DST4的第二公共栅电极SGD2(其可以是第二漏极选择栅电极46B)。
第一垂直NAND串58A可以包括如图8A所示的延伸穿过绝缘层32和导电层46的交替的堆叠体的第一垂直半导体沟道60A。第一垂直半导体沟道60A包括第一存储器单元电荷储存晶体管59A的沟道以及第一和第二漏极选择晶体管(DST1、DST2)的沟道。第二垂直NAND串58B可以包括延伸穿过交替的堆叠体(32、46)的第二垂直半导体沟道60B。第二垂直半导体沟道60B包括第二存储器单元电荷储存晶体管59B的沟道以及第三和第四漏极选择晶体管(DST3、DST4)的沟道。
如上所述，电掺杂物可以注入到每个第一垂直半导体沟道60A的位于第一导电层(例如，漏极选择栅电极46B中的一个)的级别处的部分中，而防止在第一掩模注入工艺期间电掺杂物注入到第二垂直半导体沟道60B中。附加的电掺杂物可以注入到每个第二垂直半导体沟道60B的位于第二导电层(例如，漏极选择栅电极46B中的另一个)的级别处的部分中，而防止电掺杂物注入到第一垂直半导体沟道60A中。
在一个实施例中，第一垂直半导体沟道60A的由第一公共栅电极SGD1(即，位于第一注入沟道区域IR1的级别处的漏极选择栅电极46B)横向围绕的第一部分比第一垂直半导体沟道60A的由第二公共栅电极SGD2(即，位于第二注入沟道区域IR2的级别处的另一个漏极选择栅电极46B)横向围绕的第二部分具有更大的掺杂物浓度。第二垂直半导体沟道60B的由第一公共栅电极SGD1横向围绕的第一部分比第二垂直半导体沟道60B的由第二公共栅电极SGD2横向围绕的第二部分具有更少的掺杂物浓度。
在一个实施例中，第一垂直半导体沟道60A的第二部分和第二垂直半导体沟道60B的第一部分分别与第一和第二垂直半导体沟道60A和60B的构成第一和第二存储器单元电荷储存晶体管59A和59B的沟道的部分具有相同的掺杂物浓度。
第一漏极区域63可以形成在每个第一垂直半导体沟道60A的上部端部上，并且第二漏极区域63可以形成在每个第二垂直半导体沟道60B的上部端部上。第一垂直半导体沟道60A包括NAND串58A的第一存储器单元电荷储存晶体管59A以及第一和第二漏极选择晶体管(DST1、DST2)的沟道。第二垂直半导体沟道60B包括NAND串58B的存储器单元电荷储存晶体管59B以及第三和第四漏极选择晶体管(DST3、DST4)的沟道。
公共位线92形成在第一和第二漏极区域63之上。位线电短接于第一和第二漏极区域63。
源极区域61可以形成于衬底10中或上。源极区域61通过位于衬底10中的公共水平半导体沟道(即，衬底半导体层10的在源极区域61和外延沟道部分11之间的表面部分)连接于第一垂直NAND串58A和第二垂直NAND串58B的垂直半导体沟道(60A、60B)。第一垂直NAND串58A和第二垂直NAND串58B的垂直半导体沟道60可以邻接到位于衬底中的公共水平半导体沟道。
第一源极选择晶体管SST1和第二源极选择晶体管SST2可以与第一垂直NAND串58A串联连接，并且第三源极选择晶体管SST3第四源极选择晶体管SST4以与第二垂直NAND串58B串联连接。第一和第三源极选择晶体管(SST1、SST3)可以形成在第三导电层46的级别处，其可以是第一源极选择栅电极SGS1(即，源极选择栅电极46C中的一个)。第二和第四源极选择晶体管(SST2、SST4)可以形成在第四导电层46的级别处，其可以是第二源极选择栅电极SGS2(即，源极选择栅电极46C中的另一个)。
第一、第二、第三和第四源极选择晶体管(SST1、SST2、SST3、SST4)可以形成为具有相同阈值电压的场效应晶体管。在操作本公开的器件期间，可以采用随后描述的选择栅极晶体管阈值电压编程过程编程第一源极选择晶体管SST1和第四源极选择晶体管SST4，以具有比第二和第三源极选择晶体管(SST2、SST3)的阈值电压更高的阈值电压。倘若增加的阈值电压小于第一和第四源极选择晶体管(SST1、SST4)的高阈值电压，则可以可选地编程第二和第三源极选择晶体管(SST2、SST3)，以增加相应的阈值电压。在编程时，第一和第四源极选择晶体管(SST1、SST4)可以比第二和第三源极选择晶体管(SST2、SST3)具有更高的阈值电压。在这种情形下，第一和第四源极选择晶体管(SST1、SST4)可以是高阈值电压器件，并且第二和第三源极选择晶体管(SST2、SST3)可以是低阈值电压器件。
在一个实施例中，在导电层46之中的第三导电层46包括用于第一源极选择晶体管SST1和第三源极选择晶体管SST3的第三公共栅电极SGS1(其是源极选择栅电极46C中的一个)。在导电层46之中的第四导电层46包括用于第二源极选择晶体管SST2和第四源极选择晶体管SST4的第四公共栅电极SGS2(其是源极选择栅电极46C中的另一个)。
在一个实施例中，漏极选择晶体管DST1和DST4可以以与源极选择晶体管用于改变它们的阈值电压(替代离子注入区域IR1的和IR2或者除了离子注入区域IR1和IR2之外的)相似的方式进行编程，以改变晶体管阈值电压。此外，替代使用如上所述的编程或者除了使用如上所述的编程之外，可以通过离子注入到层10和/或结构11中来改变源极选择晶体管阈值电压。此外，除了离子注入之外的其他制造方法可以用于分别改变源极和/或漏极选择晶体管的阈值电压，诸如通过变化选择栅电极的厚度和/或通过变化选择栅电极的成分，如将在以下相对于图19A和19B以及图20A和20B所描述的。因此，可以在制造(例如，通过选择性离子注入到沟道中，改变栅极厚度和/或改变栅极成分)期间改变选择晶体管的阈值电压，和/或可以在制造之后通过编程将其改变。例如，第一串58A的端部选择晶体管(即，DST1和/或SST1)可以制造有比第二串58B中的其他相应的端部选择晶体管(即，DST3和/或SST3)更高的阈值电压，而第二串58B中的中间选择晶体管(即DST4和SST4)可以编程有或制造有比第一串58A中的其他相应的中间选择晶体管(即，DST2和/或SST2)更高的阈值电压。
在一个实施例中，本公开的实施例的存储器器件可以包括单片三维NAND存储器器件。导电层46可以包括位于第一级别处的第一导电层和位于不同于第一级别的第二级别处的第二导电层。第一和第二导电层可以包括或可以电连接到单片三维NAND存储器器件的相应字线。衬底10可以包括硅衬底。单片三维NAND存储器器件可以包括硅衬底之上的单片三维NAND串的阵列。单片三维NAND串的阵列的第一器件级别中的至少一个存储器单元可以位于单片三维NAND串的阵列的第二器件级别中的另一个存储器单元之上。硅衬底可以含有集成电路，该集成电路包括位于硅衬底上的存储器器件的驱动器电路。单片三维NAND串的阵列可以包括多个半导体沟道。多个半导体沟道中的每一个的至少一个端部部分实质上垂直于衬底的顶表面延伸。单片三维NAND串的阵列可以包括多个电荷储存元件。每个电荷储存元件可以位于相邻于多个半导体沟道中的相应的一个。单片三维NAND串的阵列可以包括多个控制栅电极，该控制栅电极具有实质上平行于衬底的顶表面的条形。多个控制栅电极可以至少包括位于第一器件级别中的第一控制栅电极和位于第二器件级别中的第二控制栅电极。
参考图10，图示了根据本公开的实施例的在编程第四源极选择晶体管SST4期间的图9的电路的操作条件。出于说明性目的，第一和第四源极选择晶体管(DST1、DST4)可以形成有相同的4V的高阈值电压，并且第二和第三源极选择晶体管(DST2、DST3)可以形成有相同的2V的低阈值电压。
图10和随后的图中示出的阈值电压值和所施加的偏置值仅仅出于说明性目的。可以理解的是，导通器件所需要的所施加的电压需要高于阈值电压，并且用于导通器件的所施加的电压的实际值可以由相应的晶体管的I-V特性来确定。同样地，关断器件所需要的所施加的电压需要低于器件的阈值电压，并且用于关断器件的所施加的电压的实际值可以在其他电压之中由相应的晶体管的I-V特性来确定。
向第一和第二选择漏极栅电极(SGD1、SGD2)施加少于2V的偏置电压关断了漏极选择晶体管(DST1、DST2、DST3、DST4)中的每一个。在这种情形下，第一垂直NAND串58A和第二垂直NAND串58B是停用的，即从共享位线电断开的。
向第一和第二选择漏极栅电极(SGD1、SGD2)施加大于4V(诸如，5V)的偏置电压导通了漏极选择晶体管(DST1、DST2、DST3、DST4)中的每一个。在这种情形下，第一垂直NAND串58A和第二垂直NAND串58B是激活的，即导通的、电连接到共享位线的。
向第一选择漏极栅电极SGD1施加大于4V(诸如5V)的偏置电压并且向第二选择漏极栅电极SGD2施加在高偏置电压和低偏置电压之间(例如，在2V和4V之间)的中间偏置电压(诸如3V)导通了第一、第二和第三漏极选择晶体管(DST1、DST2、DST3)并且关断了第四漏极选择晶体管(DST4)。在这种情形下，第一垂直NAND串58A可以通过向共享位线施加电偏置电压来激活，而第二垂直NAND串58B保持停用。
向第二选择漏极栅电极SGD2施加(大于4V，诸如5V)的高偏置电压并且向第一选择漏极栅电极SGD1施加在2V和4V之间(诸如3V)的中间偏置电压导通了第二、第三和第四漏极选择晶体管(DST1、DST3、DST4)并且关断了第一漏极选择晶体管DST1。在这种情形下，第二垂直NAND串58B可以通过向共享位线施加电偏置电压来激活，而第一垂直NAND串58A保持停用。
如上所述，在一个实施例中，第一、第二、第三和第四源极选择晶体管(SST1、SST2、SST3、SST4)可以形成为具有相同的初始阈值电压的场效应晶体管。在这种情形下，第一、第二、第三和第四源极选择晶体管(SST1、SST2、SST3、SST4)的沟道区域可以具有相同的掺杂物浓度。在一个实施例中，初始阈值电压可以小于在读取和编程操作期间第二和第三源极选择晶体管(SST2、SST3)将具有的低阈值电压。例如，这样的初始阈值电压可以在0.5V和1.9V之间。在另一个实施例中，初始阈值电压可以与在读取和编程操作期间第二和第三源极选择晶体管(SST2、SST3)将具有的低阈值电压相同。例如，这样的初始阈值电压可以是大约2.0V。
在一个实施例中，源极选择晶体管(SST1、SST2、SST3、SST4)的阈值电压上的差异可以通过向源极选择晶体管(SST1、SST2、SST3、SST4)的电荷俘获材料部分注入不同量的电荷来提供。不同量的注入电荷可以使得源极选择晶体管(SST1、SST2、SST3、SST4)的各种电荷俘获材料部分包括不同量的俘获电荷。具体而言，通过采用电荷注入方案，第一和第四源极选择栅极晶体管(SST1、SST4)内的电荷俘获材料部分(其可以是存储器膜50内的诸如硅氮化物层的电荷俘获层的部分)可以具有与第二和第三源极选择栅极晶体管内的电荷俘获材料部分不同的俘获电荷密度。
在图10所示的说明性示例中，可以采用单步阈值电压编程过程或者两步阈值电压编程过程来编程每个高阈值电压源极选择晶体管。编程过程的可选的第一步骤在单步阈值电压编程过程中省略，并且在两步阈值电压编程过程中进行。如果编程过程的可选的第一步骤，则通过向存储器单元电荷储存晶体管的控制栅电极施加比漏极选择晶体管(DST1、DST2、DST3、DST4)的高阈值电压更大的高偏置电压(诸如5V)来仅导通漏极选择晶体管(DST1、DST2、DST3、DST4)的全部，并且通过向第一源极选择栅电极SGS1施加关断栅极电压(诸如0V)来关断第一和第三源极选择晶体管(SST1、SST3)。低阈值电压编程电压Vprog(其大于Vth)可以施加于第二源极选择栅电极(SGS2)，其可以是例如在从12V到24V的范围内。电荷可以注入第二和第四源极选择晶体管(SST2、SST4)的存储器膜50中的电荷俘获材料部分(其可以是硅氮化物部分)，以将第二和第四源极选择晶体管(SST2、SST4)的阈值电压设定在低阈值电压Vtl(诸如2V)处。低于Vprog的通过电压Vpass(例如，8V)施加于存储器单元电荷储存晶体管(59A、59B)的控制栅电极46A，而零伏特施加于公共位线92。
在两步编程过程的第二步骤中或者在单步编程过程中，第一漏极选择栅电极SGD1以中间电压(诸如3V)进行偏置，该中间电压在漏极选择晶体管(DST1、DST2、DST3、DST4)的低阈值电压和高阈值电压之间，并且第二漏极选择栅电极SGD2以大于漏极选择晶体管(DST1、DST2、DST3、DST4)的高阈值电压的电压(诸如5V)进行偏置。第二、第三、第四漏极选择晶体管(DST2、DST3、DST4)导通，并且第一漏极选择晶体管DST1关断。第一和第三源极选择晶体管(SST1、SST3)通过向第一源极选择栅电极SGS1施加关断栅极电压(诸如0V)关断。高阈值电压编程电压Vprog+可以施加于第二源极选择栅电极SGS2，其可以是例如在从18V到36V的范围内。附加的电荷可以注入第四源极选择晶体管SST4的存储器膜50中的电荷俘获材料部分(其可以是硅氮化物部分)，以将第四源极选择晶体管SST4的阈值电压设定在高阈值电压Vth(诸如4V)处。
因此，在两步编程过程的第二步骤处或者在单步编程过程(在省略两步编程过程的第一步骤的情形下)处，可以通过向第四源极选择栅极晶体管SST4内的电荷俘获材料部分注入电荷而不向关断的第二源极选择栅极晶体管SST2内的电荷俘获材料部分或者任何其他电荷俘获材料部分注入电荷来增加第四源极选择晶体管SST4的阈值电压。
随后，通过逆向施加到第一和第二源极选择栅电极(SGS1、SGS2)的电压、逆向施加到第一和第二漏极选择栅电极(SGD1、SGD2)的电压、并且进行如上所述的两步编程过程或单步编程过程，可以编程第一源极选择晶体管SST1，以变成高阈值电压晶体管。
因此，在编程过程的第二步骤(或者唯一步骤)处，可以通过向第一和第四源极选择晶体管(SST1、SST4)内的电荷俘获材料部分注入电荷而不向第二和第三源极选择晶体管(SST2、SST3)内的电荷俘获材料部分注入电荷来增加第一源极选择晶体管SST1和第四源极选择晶体管SST4的阈值电压。
在采用两步编程过程的第一步骤的情形下，倘若增加的阈值电压小于第一和第四源极选择晶体管(SST1、SST4)的高阈值电压，则可以编程第二和第三源极选择晶体管(SST2、SST3)，以增加相应的阈值电压。在编程时，第一和第四源极选择晶体管(SST1、SST4)可以比第二和第三源极选择晶体管(SST2、SST3)具有更高的阈值电压。在这种情形下，第一和第四源极选择晶体管(SST1、SST4)可以是高阈值电压器件，并且第二和第三源极选择晶体管(SST2、SST3)可以是低阈值电压器件。
参考图11，通过在漏极选择晶体管制造有相同的阈值电压之后进行编程，漏极选择晶体管中的一些的阈值也可以是变化的(例如，增加的或减小的)。替代地，图11中示出的编程步骤可以是增强高阈值电压漏极选择晶体管(DST1、DST2)(其制造有比低阈值电压漏极选择晶体管(DST2、DST3)更高的阈值电压(例如，通过离子注入))的阈值电压的可选步骤。换言之，第一和第四漏极选择晶体管(DST1、DST2)的高阈值电压可以增加到高于在由第一注入沟道区域IR1(例如，在第一漏极选择晶体管DST1的沟道内)和第二注入沟道区域IR2(例如，在第四漏极选择晶体管DST4的沟道内)所提供的原始(即，所制造的)高阈值电压。
例如，为了将第四漏极选择晶体管DST4编程为增强的高阈值电压器件(即，具有比原始高阈值电压更高的阈值电压的器件)，可以采用可以是单步过程或两步过程的编程过程。在可选的第一步骤中，第一和第三漏极选择晶体管(DST1、DST3)通过向第一漏极选择栅电极SGD1施加高压(诸如5V)来导通，并且编程电压Vprog(其高于高压和Vth，并且其可以在从12V到24V的范围内)可以施加到第二选择漏极栅电极SGD2。电荷可以注入到第二和第四漏极选择栅极晶体管(DST2、DST4)内的电荷储存区域，以将第二和第四漏极选择栅极晶体管(DST2、DST4)的阈值电压提高到中间级别。在第二步骤中(或者如果省略第一步骤，则在唯一步骤中)，通过向第一漏极选择栅电极SGD1施加在第一和第三漏极选择晶体管(DST1、DST3)的低阈值电压和高阈值电压之间的偏置电压(诸如3V)，第三漏极选择晶体管DST3可以导通并且第一漏极选择晶体管DST1可以关断。更高的编程电压Vprog+(其高于Vprog并且其可以在从18V到26V的范围内)可以施加到第二漏极选择栅电极SGD2，从而仅对第四漏极选择晶体管DST4的电荷俘获材料部分引入附加电荷的注入，而因为第一NAND串58A由于中间电压低于晶体管DST1的Vth而关断，所以在第二漏极选择晶体管DST2中不发生电荷注入。通过电压Vpass(例如，8V)施加到控制栅电极46A，并且零伏特施加到公共位线92。
可以通过激活连接到第一垂直NAND串58A的电路并且停用连接到第二垂直NAND串58B的电路，并且通过向第一漏极选择栅电极SGD1施加更高的编程电压Vprog+(例如，如上所述的步骤的逆向)，对第一漏极选择晶体管DST1进行相似的编程过程。
参考图12和13，分别示出了在编程模式期间和在读取模式期间的图9的电路的操作条件。具体而言，通过导通第一、第二、第三和第四漏极选择晶体管中的仅仅三个可以激活第一垂直NAND串58A和第二垂直NAND串58B中的仅仅一个。通过向第一和第二漏极选择栅电极(SGD1、SGD2)以及向第一和第二源极选择栅电极(SGS1、SGS2)施加选择控制电压的集合，可以激活第一垂直NAND串58A和第二垂直NAND串58B中的仅仅一个。
在说明性示例中，在对第一垂直NAND串58A的编程操作期间，大于第一漏极选择晶体管DST1的高阈值电压的高偏置电压(例如，5V)可以施加到第一漏极选择栅电极SGD1，以导通第一和第三漏极选择晶体管(DST1、DST3)两者，并且在第二和第四漏极选择晶体管(DST2、DST4)的两个阈值电压之间的中间偏置电压(例如，3V)可以施加到第二漏极选择栅电极SGD2，以导通第二漏极选择晶体管DST2，而关断第四漏极选择晶体管DST4。在因为晶体管DST4关断而停用第二垂直NAND串58B(即，从共享(即，公共)位线92电断开)时，适当的偏置条件可以通过背侧接触通孔结构76(例如，源电极或本地互连)施加到字线46A、源极选择栅电极46C、位线92以及源极区域61，以编程第一垂直NAND串58A中的每个存储器单元。例如，零伏特施加到位线92，3V施加到电极SGD1，Vprog+施加到电极SGD2，Vpass施加到控制栅电极46A，以及零伏特施加到电极SGS1和SGS2。
为了编程第二垂直NAND串58B，可以停用第一垂直NAND串58A，而通过向漏极选择栅电极(SGD1、SGD2)施加适当的偏置电压来激活第二垂直NAND串58B。具体而言，大于第四漏极选择晶体管DST4的高阈值电压的高偏置电压可以施加到第二漏极选择栅电极SGD2，以导通第二和第四漏极选择晶体管(DST2、DST4)两者，并且在第一和第三漏极选择晶体管(DST1、DST3)的两个阈值电压之间的中间偏置电压可以施加到第一漏极选择栅电极SGD1，以仅导通第三漏极选择晶体管DST3并且关断第一漏极选择晶体管DST1。相似于如上所述的，在停用第一垂直NAND串58A(即，从共享位线92电断开)时，适当的偏置条件可以通过背侧接触通孔结构76施加到字线46A、源极选择栅电极46C、位线以及源极区域61，以编程第二垂直NAND串58B中的每个存储器单元。
读取操作可以以相似的方式进行，如图13所示。通过向漏极选择栅电极(SGD1、SGD2)施加适当的电偏置电压来激活两个垂直NAND串(58A、58B)中的一个并停用两个垂直NAND串(58A、58B)中的另一个。另外，适当的电偏置电压可以施加到源极选择栅电极(SGS1、SGS2)，以导通激活的垂直NAND串(58A或58B)的源极选择晶体管的仅一个串联连接。因此，如图13所示，在激活第一垂直NAND串58A的情形下，第一和第二源极选择晶体管(SST1、SST2)的串联连接导通，并且第三和第四源极选择晶体管(SST3、SST4)的串联连接可以关断。在激活第二垂直NAND串58B的情形下，第三和第四源极选择晶体管(SST3、SST4)的串联连接导通，并且第一和第二源极选择晶体管(SST1、SST2)的串联连接可以关断。因此，高压(例如，5V)施加于电极SGD1和SGS1，并且中间电压(例如，3V)施加于电极SGD2和SGS2，以导通第一NAND串58A并且关断第二NAND串58B。低压VBL(例如，0.5V)施加于公共位线92，通过电压Vpass(例如，8V)施加于未被选择的存储器单元的控制栅电极46A，而低于Vpass和VBL的读取电压Vread(例如，0V)施加于要读取的所选择的存储器单元的(多个)控制栅电极46A。
通常而言，可以进行从仅对激活的垂直NAND串的编程操作和读取操作中选择的操作，而向位线92施加偏置电压VBL。VBL可以低于Vpass、中间电压和高压，但是高于Vread。
为了对第一垂直NAND串58A进行编程操作或者读取操作，第一电压可以施加到第一公共栅电极(即，第一漏极选择栅电极SGD1)，并且第二电压可以施加到第二公共栅电极(即，第二漏极选择栅电极SGD2)。第一电压大于第一和第三漏极选择晶体管(DST1、DST3)的阈值电压，并且第二电压在第二和第四漏极选择晶体管(DST2、DST4)的阈值电压之间。第一、第二、第三漏极选择晶体管(DST1、DST2、DST3)导通，并且第四漏极选择晶体管DST4关断。从对第一NAND串58A的存储器单元中的多个或更多个的编程操作和读取操作中选择的操作(例如，通过向所选择的(多个)存储器单元的(多个)控制栅电极46A施加Vprog或Vread)，而第二NAND串58B由于第四漏极选择晶体管DST4的关断而保持未激活。
为了对第二垂直NAND串58B进行编程操作或者读取操作，第一电压可以施加到第一公共栅电极(即，第一漏极选择栅电极SGD1)，并且第二电压可以施加到第二公共栅电极(即，第二漏极选择栅电极SGD2)。第一电压在第一和第三漏极选择晶体管(DST1、DST3)的阈值电压之间，并且第二电压大于第二和第四漏极选择晶体管(DST2、DST4)的阈值电压。第二、第三、第四漏极选择晶体管(DST2、DST3、DST4)导通，并且第一漏极选择晶体管DST1关断。从对第二NAND串58B的编程操作和读取操作中选择的操作，而第一NAND串58A由于第一漏极选择晶体管DST1的关断而保持未激活。
参考图14，可以在垂直NAND串(58A、58B)两者上同时进行擦除操作。大约20V(其高于Vth)的高压CellSRC可以通过背侧接触通孔结构76施加到源极区域61。位线92和漏极选择栅电极(SGD1、SGD2)可以是电浮置的，漏极选择电极(SGS1、SGS2)设定为在CellSRC和Vth之间的高压(例如，10V)，并且控制栅电极46A设定为擦除电压Verase(例如，零伏特)。
图15图示了相同存储器块102中的所有NAND串连接到不同位线92的比较示例的接线方案。具体而言，位于在相同的存储器块102中的延伸穿过交替的堆叠体(32、46)的每个存储器堆叠体结构55上的漏极区域使用相应的漏极接触通孔结构88来连接到不同位线92。这需要具有紧密节距的密集的位线92布置，该紧密节距不良地增加了位线电容并且增加了对位线的光刻和图案化的难度。
图16、17和18图示了用于将相同的存储器块102中的两个NAND串连接到单个公共(即，共享)位线92的实施例示例接线方案。具体而言，位于在相同的存储器块102中的延伸穿过交替的堆叠体(32、46)的存储器堆叠体结构55的对上的两个漏极区域使用相应的漏极接触通孔结构88来连接到相同的位线92。
图16图示了每个块102含有四行NAND串/存储器堆叠体结构55的实施例。在该实施例中，位线92的节距与图15的器件相比是增加的。这减少了位线电容并且减少了对位线光刻和图案化的难度。
图17图示了具有更大的存储器块102L的实施例，该更大的存储器块102L每个存储器块含有八行NAND串/存储器堆叠体结构55。在该实施例中，位线92的节距与图15的器件中的节距相同，但是存储器块的大小增加，这增加了每个衬底的NAND串的数量，并且减少了器件成本。
图18图示了存储器块由填充有绝缘层75的浅槽80分开(相似于图8C中示出的器件)的实施例。可以采用图18的隔离存储器块的浅槽80来实现图16和17中示出的器件的相同优点。
如图16-18所示，包括第一注入沟道区域IR1的第一存储器堆叠体结构55A可以位于存储器堆叠体结构55的群集中的外行上，并且包括第二注入沟道区域IR2的第二存储器堆叠体结构55B可以位于在背侧接触通孔结构76的对之间的存储器堆叠体结构55的群集中的内行上，如图16-18中图示的。替代地，包括第一注入沟道区域IR1的第一存储器堆叠体结构55A和包括第二注入沟道区域IR2的第二存储器堆叠体结构55B可以位于在背侧接触通孔结构76的对之间的存储器堆叠体结构55的群集的每侧上。在任一情形下，每个位线92电连接(即，电短接)到漏极区域63，其中的一个接触第一垂直NAND串58A中的第一存储器堆叠体结构55A内的垂直半导体沟道60和第二垂直NAND串58B中的第二存储器堆叠体结构55B内的另一个垂直半导体沟道60。
图19A、19B、20A和20B图示了替代器件制造方法中的步骤，其可以增加位于存储器单元电荷储存晶体管(59A、59B)的相同侧上的不同器件级别(即，在与衬底不同距离处)中的相同类型的选择晶体管(例如，漏极选择晶体管或者源极选择晶体管)之间的阈值电压差值。
在图19B中，选择栅电极(例如，SGD1)中的一个薄于相同类型的另一个选择栅电极(例如，SGD2)(例如，位于存储器单元晶体管59A、59B的相同侧上的漏极选择栅电极)。可以通过形成具有比交替的堆叠体中的其他牺牲层42更大(或更小)的厚度的牺牲层142中的一个或多个来实现该配置，如图19A所示。在以导电层替换牺牲层期间，以导电选择栅极层146B来替换不同厚度(例如，更厚或更薄)的牺牲层142，该导电选择栅极层146B具有与位于存储器单元晶体管59A、59B的相同侧上的相同类型的其他导电选择栅极层46B不同的厚度(例如，更厚或更薄)。
在图20B中，选择栅电极(例如，SGD1)中的一个较相同类型的另一个选择栅电极(例如，SGD2)(例如，位于存储器单元晶体管59A、59B的相同侧上的漏极选择栅电极)具有含有不同功函数的不同成分。可以通过形成较交替的堆叠体中的其他牺牲层42不同的材料的牺牲层242中的一个或多个来实现该配置，如图20A所示。可以在使用不同的选择性蚀刻剂的分开的步骤期间移除牺牲层242和42，并且得到的相应的背侧凹陷可以在分开的替代步骤中重新填充有不同的栅电极材料246B、46B。例如，如果层42包括硅氮化物，则层242可以包括多晶硅，并且反之亦然。层246B和46B可以从不同的导电材料(诸如钨、钨氮化物、钛、钛氮化物、钽、钽氮化物、钴、钌及其硅化物)中选择。例如，电极246B可以包括钴，以及电极46B、46A和46C可以包括钨和钛氮化物。
如果需要，则图19B和20B的实施例可以结合使用。换言之，选择电极中的一个或多个可以具有较相同类型的选择电极中的一个或多个不同的成分和不同的厚度两者。在该实施例中，图19A中的层142具有较其他牺牲层42不同的厚度和不同的成分，并且选择栅电极146B具有较相同类型的其他选择栅电极46B不同的厚度和不同的成分。
尽管前述涉及特定的实施例，但是将理解，本公开不限于此。对于本领域的普通技术人员而言，可以对所公开的实施例进行各种修改，并且此类修改旨在在本公开的范围内。在本公开中示出采用特定结构和/或配置的实施例的情况下，应该理解，本公开可以采用功能上等同的任何其他兼容结构和/或配置来实践，只要此类替换不是明确禁止的，或者否则对于本领域的普通技术人员而言是不可能的。在本文中所引用的所有出版物、专利申请和专利均通过引用整体并入本文。

Claims (22)

1.一种存储器器件，包括：
绝缘层和导电层的交替的堆叠体，所述堆叠体位于衬底之上；
第一垂直NAND串，所述第一垂直NAND串延伸穿过所述交替的堆叠体，所述第一垂直NAND串包括第一漏极区域和与第一漏极选择晶体管和第二漏极选择晶体管串联连接的第一存储器单元电荷储存晶体管；
第二垂直NAND串，所述第二垂直NAND串延伸穿过所述交替的堆叠体，所述第二垂直NAND串包括第二漏极区域和与第三漏极选择晶体管和第四漏极选择晶体管串联连接的第二存储器单元电荷储存晶体管；以及
公共位线，所述公共位线电连接到所述第一漏极区域和所述第二漏极区域，其中所述第一垂直NAND串和所述第二垂直NAND串位于相同的存储器块中。
2.如权利要求1所述的存储器器件，其中：
在所述导电层之中的第一导电层包括用于所述第一漏极选择晶体管和所述第三漏极选择晶体管的第一公共栅电极；
在所述导电层之中的第二导电层包括用于所述第二漏极选择晶体管和所述第四漏极选择晶体管的第二公共栅电极；并且
所述第一漏极选择晶体管和所述第四漏极选择晶体管具有比所述第二漏极选择晶体管和所述第三漏极选择晶体管的阈值电压更高的阈值电压。
3.如权利要求2所述的存储器器件，还包括：
第一垂直半导体沟道，所述第一垂直半导体沟道包含所述第一存储器单元电荷储存晶体管的沟道以及所述第一漏极选择晶体管和所述第二漏极选择晶体管的沟道；以及
第二垂直半导体沟道，所述第二垂直半导体沟道包含所述第二存储器单元电荷储存晶体管的沟道以及所述第三漏极选择晶体管和所述第四漏极选择晶体管的沟道。
4.如权利要求3所述的存储器器件，其中：
所述第一漏极区域接触所述第一垂直半导体沟道的上部端部，并且所述第二漏极区域接触所述第二垂直半导体沟道的上部端部；
所述第一垂直半导体沟道的由所述第一公共栅电极横向围绕的第一部分比所述第一垂直半导体沟道的由所述第二公共栅电极横向围绕的第二部分具有更大的掺杂物浓度；
所述第二垂直半导体沟道的由所述第一公共栅电极横向围绕的第一部分比所述第二垂直半导体沟道的由所述第二公共栅电极横向围绕的第二部分具有更少的掺杂物浓度；
所述第一垂直半导体沟道的第二部分和所述第二垂直半导体沟道的第一部分与所述第一垂直半导体沟道和所述第二垂直半导体沟道的构成所述第一存储器单元电荷储存晶体管和所述第二存储器单元电荷储存晶体管的沟道的部分具有相同的掺杂物浓度；并且
所述第一垂直半导体沟道和所述第二垂直半导体沟道邻接于位于所述衬底上或所述衬底中的公共水平半导体沟道。
5.如权利要求2所述的存储器器件，其中：
所述第一漏极选择晶体管、所述第二漏极选择晶体管、所述第三漏极选择晶体管和所述第四漏极选择晶体管的沟道区域具有相同的掺杂物浓度；并且
所述第一漏极选择栅极晶体管和所述第四漏极选择栅极晶体管内的电荷俘获材料部分较所述第二源极选择栅极晶体管和所述第三源极选择栅极晶体管内的电荷俘获材料部分具有不同的俘获电荷密度。
6.如权利要求1所述的存储器器件，其中：
所述第一存储器单元电荷储存晶体管与第一源极选择晶体管和第二源极选择晶体管串联连接；
所述第二存储器单元电荷储存晶体管与第三源极选择晶体管和第四源极选择晶体管串联连接；
在所述导电层之中的第三导电层包括用于所述第一源极选择晶体管和所述第三源极选择晶体管的第三公共栅电极；
在所述导电层之中的第四导电层包括用于所述第二源极选择晶体管和所述第四源极选择晶体管的第四公共栅电极；并且
所述第一源极选择晶体管和所述第四源极选择晶体管具有比所述第二源极选择晶体管和所述第三源极选择晶体管的阈值电压更高的阈值电压。
7.如权利要求6所述的存储器器件，其中：
所述第一源极选择晶体管、所述第二源极选择晶体管、所述第三源极选择晶体管和所述第四源极选择晶体管的沟道区域具有相同的掺杂物浓度；并且
所述第一源极选择栅极晶体管和所述第四源极选择栅极晶体管内的电荷俘获材料部分与所述第二源极选择栅极晶体管和所述第三源极选择栅极晶体管内的电荷俘获材料部分具有不同的俘获电荷密度。
8.如权利要求1所述的存储器器件，其中：
所述存储器器件包括位于所述衬底之上的垂直NAND器件；
所述导电层包括所述NAND器件的相应的字线，或者电连接于所述NAND器件的相应的字线；
所述衬底包括硅衬底；
所述垂直NAND器件包括所述硅衬底之上的单片三维NAND串的阵列；
所述单片三维NAND串的阵列的第一器件级别中的至少一个存储器单元位于所述单片三维NAND串的阵列的第二器件级别中的另一个存储器单元之上；
所述硅衬底含有集成电路，所述集成电路包括位于所述硅衬底上的所述存储器器件的驱动器电路；并且
所述单片三维NAND串的阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部部分实质上垂直于所述衬底的顶表面延伸；
多个电荷储存元件，每个电荷储存元件位于相邻于所述多个半导体沟道的相应的一个；以及
多个控制栅电极，所述多个控制栅电极具有实质上平行于所述衬底的顶表面延伸的条形，所述多个控制栅电极至少包括位于所述第一器件级别中的第一控制栅电极和位于所述第二器件级别中的第二控制栅电极。
9.一种操作如权利要求2所述的存储器器件的方法，包括：
向所述第一公共栅电极施加第一电压以及向所述第二公共栅电极施加第二电压，其中所述第一电压大于所述第一漏极选择晶体管和所述第三漏极选择晶体管的阈值电压，并且所述第二电压在所述第二漏极选择晶体管和所述第四漏极选择晶体管的阈值电压之间，从而所述第一漏极选择晶体管、所述第二漏极选择晶体管和所述第三漏极选择晶体管导通，并且所述第四漏极选择晶体管关断；以及
进行从对所述第一NAND串的编程操作和读取操作中选择的操作，而所述第二NAND串由于所述第四漏极选择晶体管的关断而保持未激活。
10.一种操作如权利要求9所述的存储器器件的方法，包括：
向所述第一公共栅电极施加第一电压以及向所述第二公共栅电极施加第二电压，其中所述第一电压在所述第一漏极选择晶体管和所述第三漏极选择晶体管的阈值电压之间，并且所述第二电压大于所述第二漏极选择晶体管和所述第四漏极选择晶体管的阈值电压，从而所述第二漏极选择晶体管、所述第三漏极选择晶体管和所述第四漏极选择晶体管导通，并且所述第一漏极选择晶体管关断；以及
进行从对所述第二NAND串的编程操作和读取操作中选择的操作，而所述第一NAND串由于所述第一漏极选择晶体管的关断而保持未激活。
11.一种编程如权利要求7所述的器件的选择栅极晶体管的方法，包括通过向所述第一源极选择栅极晶体管和所述第四源极选择栅极晶体管内的电荷俘获材料部分注入电荷而不向所述第二源极选择栅极晶体管和所述第三源极选择栅极晶体管内的电荷俘获材料部分注入电荷来增加所述第一源极选择晶体管和所述第四源极选择晶体管的阈值电压。
12.如权利要求11所述的方法，还包括：
向所述第一公共栅电极施加第一电压以及向所述第二公共栅电极施加第二电压，其中所述第一电压在所述第一漏极选择晶体管和所述第三漏极选择晶体管的阈值电压之间，并且所述第二电压大于所述第二漏极选择晶体管和所述第四漏极选择晶体管的阈值电压，从而所述第二漏极选择晶体管、所述第三漏极选择晶体管和所述第四漏极选择晶体管导通，并且所述第一漏极选择晶体管关断；
向包括所述第一存储器单元电荷储存晶体管和所述第二存储器单元电荷储存晶体管的控制栅电极的所述导电层施加通过电压；
向所述第四公共栅电极施加编程电压，使得
所述第四源极选择栅极晶体管内的电荷俘获材料部分比所述第三源极选择栅极晶体管内的电荷俘获材料部分具有更高的俘获电荷密度。
13.一种操作如权利要求1所述的存储器器件的方法，包括：
通过导通所述第一漏极选择晶体管、所述第二漏极选择晶体管、所述第三漏极选择晶体管和所述第四漏极选择晶体管中的仅仅三个来激活所述第一垂直NAND串和所述第二垂直NAND串中的仅仅一个；以及
通过向所述公共位线施加位线电压和向导电层施加编程电压来仅对所述激活的垂直NAND串进行编程操作，所述导电层包括所选择的存储器单元电荷储存晶体管的控制栅电极。
14.一种制造存储器器件的方法，包括：
在衬底之上形成绝缘层和间隔体材料层的交替的堆叠体，其中所述间隔体材料层形成为导电层或者随后以所述导电层进行替换；
穿过所述交替的堆叠体形成包括第一漏极选择晶体管和第二漏极选择晶体管的第一垂直NAND串；以及
穿过所述交替的堆叠体形成包括第三漏极选择晶体管和第四漏极选择晶体管的第二垂直NAND串，
其中：
所述第一漏极选择晶体管和所述第三漏极选择晶体管形成在第一导电层的级别处；
所述第二漏极选择晶体管和所述第四漏极选择晶体管形成在第二导电层的级别处；并且
所述第一漏极选择晶体管和所述第四漏极选择晶体管具有比所述第二漏极选择晶体管和所述第三漏极选择晶体管的阈值电压更高的阈值电压。
15.如权利要求14所述的方法，还包括：
穿过所述交替的堆叠体形成第一垂直半导体沟道，其中所述第一垂直半导体沟道包括所述第一垂直NAND串的所述第一存储器单元电荷储存晶体管的沟道以及所述第一漏极选择晶体管和所述第二漏极选择晶体管的沟道；以及
穿过所述交替的堆叠体形成第二垂直半导体沟道，其中所述第二垂直半导体沟道包含所述第二垂直NAND串的所述第二存储器单元电荷储存晶体管的沟道以及所述第三漏极选择晶体管和所述第四漏极选择晶体管的沟道。
16.如权利要求15所述的方法，还包括：
将电掺杂物注入到所述第一垂直半导体沟道的位于所述间隔体材料层的第一级别处的部分中，而防止电掺杂物注入到所述第二垂直半导体沟道中；以及
将附加的电掺杂物注入到所述第二垂直半导体沟道的位于所述间隔体材料层的第二级别处的部分中，而防止电掺杂物注入到所述第一垂直半导体沟道中。
17.如权利要求15所述的方法，还包括：
在所述第一垂直半导体沟道的上部端部上形成第一漏极区域；
在所述第二垂直半导体沟道的上部端部上形成第二漏极区域；以及
在所述第一漏极区域和所述第二漏极区域之上形成公共位线，其中所述公共位线电连接到所述第一漏极区域和所述第二漏极区域。
18.如权利要求17所述的方法，还包括在所述衬底中或所述衬底上形成源极区域，其中所述源极区域通过位于所述衬底中的公共水平半导体沟道而连接到所述第一垂直NAND串和所述第二垂直NAND串的垂直半导体沟道。
19.如权利要求14所述的方法，还包括：
形成所述第一垂直NAND串的第一源极选择晶体管和第二源极选择晶体管；
形成所述第二垂直NAND串的第三源极选择晶体管和第四源极选择晶体管；
其中：
所述第一源极选择晶体管和所述第三源极选择晶体管形成在第三导电层的级别处；
所述第二源极选择晶体管和所述第四源极选择晶体管形成在第四导电层的级别处；并且
编程所述第四源极选择晶体管，以具有比所述第二源极选择晶体管和所述第三源极选择晶体管的阈值电压更高的阈值电压。
20.如权利要求19所述的方法，还包括将电掺杂物注入到所述第一垂直半导体沟道的位于所述第一源极选择晶体管的级别处的部分中，而防止将电掺杂物注入到所述第二垂直NAND串中，使得所述第一选择栅极晶体管具有比所述第二源极选择晶体管和所述第三源极选择晶体管的阈值电压更高的阈值电压，
其中采用将电荷注入到第四源极选择栅极晶体管内的电荷俘获材料部分中来进行所述第四源极选择晶体管的编程。
21.如权利要求14所述的方法，其中：
所述存储器器件包括位于所述衬底之上的垂直NAND器件；
所述导电层包括所述NAND器件的相应的字线，或者电连接于所述NAND器件的相应的字线；
所述衬底包括硅衬底；
所述垂直NAND器件包括所述硅衬底之上的单片三维NAND串的阵列；
所述单片三维NAND串的阵列的第一器件级别中的至少一个存储器单元位于所述单片三维NAND串的阵列的第二器件级别中的另一个存储器单元之上；
所述硅衬底含有集成电路，所述集成电路包括位于所述硅衬底上的所述存储器器件的驱动器电路；并且
所述单片三维NAND串的阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部部分实质上垂直于所述衬底的顶表面延伸；
多个电荷储存元件，每个电荷储存元件位于相邻于所述多个半导体沟道的相应的一个；以及
多个控制栅电极，所述多个栅电极具有实质上平行于所述衬底的顶表面延伸的条形，所述多个控制栅电极至少包括位于所述第一器件级别中的第一控制栅电极和位于所述第二器件级别中的第二控制栅电极。
22.一种存储器器件，包括：
绝缘层和导电层的交替的堆叠体，其位于衬底之上；
第一垂直NAND串，所述第一垂直NAND串延伸穿过所述交替的堆叠体，所述第一垂直NAND串包括与第一漏极选择晶体管和第二漏极选择晶体管串联连接的第一存储器单元电荷储存晶体管；以及
第二垂直NAND串，所述第二垂直NAND串延伸穿过所述交替的堆叠体，所述第二垂直NAND串包括与第三漏极选择晶体管和第四漏极选择晶体管串联连接的第二存储器单元电荷储存晶体管；
其中：
在所述导电层之中的第一导电层包括用于所述第一漏极选择晶体管和所述第三漏极选择晶体管的第一公共栅电极；和
在所述导电层之中的第二导电层包括用于所述第二漏极选择晶体管和所述第四漏极选择晶体管的第二公共栅电极；并且
所述第一漏极选择晶体管和所述第四漏极选择晶体管具有比所述第二漏极选择晶体管和所述第三漏极选择晶体管的阈值电压更高的阈值电压。
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