CN108475682A - 字线开关与字线接触通孔结构的集成 - Google Patents

字线开关与字线接触通孔结构的集成 Download PDF

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Abstract

三维存储器装置的字线解码器电路中的字线开关可以形成为去往字线的导电层的接触通孔结构上面的垂直场效应晶体管。导电层的阶梯式表面上面的电介质材料部分的通孔腔可以填充有导电材料并凹陷以形成接触通孔结构。在凹陷中形成下有源区域之后，可以形成并图案化栅电极以在接触通孔结构上面的区域中形成开口。栅极电介质可以形成在开口的侧壁上，并且晶体管沟道可以形成在栅电极的开口内侧。上有源区域可以形成在晶体管沟道之上。

Description

字线开关与字线接触通孔结构的集成
相关申请的交叉引用
本申请要求2016年2月18日提交的美国专利申请No.15/046,780的优先权，其内容通过引用以其整体并入本文。
技术领域
本公开总体上涉及半导体装置的领域，并且具体地涉及三维非易失性存储器装置，诸如垂直NAND串和其他三维装置，及其制造方法。
背景技术
近年来，已经提出了超高密度储存装置，其使用三维(3D)堆叠存储器堆叠体结构，有时称为位成本可扩展(BiCS)架构。例如，3D NAND堆叠存储器装置可以由交替的导电层和电介质层的阵列形成。穿过层形成存储器开口，以同时限定许多存储器层。然后通过用适当材料填充存储器开口而形成NAND串。直NAND串在一个存储器开口中延伸，而管形或U形NAND串(p-BiCS)包含存储器单元的垂直列的对。可以通过导电层提供存储器单元的控制栅极。
发明内容
根据本公开的方面，存储器装置包括位于基板之上的绝缘层和导电层的交替堆叠体(其中导电层形成阶梯式表面)、延伸穿过交替堆叠体且包含存储器膜和垂直半导体沟道的存储器堆叠体结构，以及垂直场效应晶体管，垂直场效应晶体管位于阶梯式表面之上且电接触相应的导电层。
根据本公开的另一方面，一种制造存储器装置的方法包含：形成延伸穿过位于基板之上的绝缘层和导电层的交替堆叠体的存储器堆叠体结构(其中存储器堆叠体结构包含存储器膜和垂直半导体沟道)，在导电层上形成接触通孔结构，以及在相应的接触通孔结构上形成垂直场效应晶体管。
附图说明
图1是根据本公开的实施例的整合了作为字线选择晶体管的垂直场效应晶体管的字线解码器电路的示意图。
图2是在形成可以用于外围电路的外围装置之后的示例性结构的垂直截面图。
图3A是根据本公开的实施例的在形成绝缘层和牺牲材料层的交替堆叠体和存储器开口之后的示例性结构的垂直截面图。
图3B是图3A的示例性结构的部分透视俯视图。垂直平面A-A’是图3A的垂直截面图的平面。
图4是根据本公开的实施例的在形成存储器膜之后的示例性结构的垂直截面图。
图5是根据本公开的实施例的在形成存储器堆叠体结构之后的示例性结构的垂直截面图。
图6是根据本公开的实施例的在形成阶梯式台阶和反阶梯式电介质材料部分之后的示例性结构的垂直截面图。
图7A是根据本公开的实施例的在形成背侧沟槽之后的示例性结构的垂直截面图。
图7B是图7A的示例性结构的部分透视俯视图。垂直平面A-A’是图7A的垂直截面图的平面。
图8是根据本公开的实施例的在形成背侧凹陷之后的示例性结构的垂直截面图。
图9是根据本公开的实施例的在形成导电层之后的示例性结构的垂直截面图。
图10是根据本公开的实施例的在从背侧沟槽内移除沉积的导电材料之后的示例性结构的垂直截面图。
图11是根据本公开的实施例的在形成绝缘间隔体和背侧接触结构之后的示例性结构的垂直截面图。
图12A-12J是根据本公开的实施例的在形成垂直场效应晶体管期间的示例性结构的区域的顺序垂直截面图。
图13A是图12J中图示的示例性结构的区域的放大垂直截面图。
图13B是图13A的示例性结构的区域的俯视图。
图14是实现本公开的垂直场效应晶体管的第一示例性布局。
图15是实现本公开的垂直场效应晶体管的第二示例性布局。
具体实施方式
如上所述，本公开涉及一种三维非易失性存储器装置，诸如垂直NAND串和其他三维装置，以及其制造方法，以下描述了其各方面。本公开的实施例可以用来形成各种半导体装置，诸如包括多个NAND存储器串的三维单片存储器阵列装置。附图不是按比例绘制。在图示元件的单个实例的情况下，可以复制元件的多个实例，除非明确地描述了元件的复制的不存在或另外地清楚指明。诸如“第一”“第二”以及“第三”的序数仅用来识别相似的元件，并且在本公开的说明书和权利要求中可能使用不同的序数。
单片三维存储器阵列是其中多个存储器级(multiple memory levels)形成在诸如半导体晶片的单个基板上方而没有介于中间的基板的存储器阵列。术语“单片”是指阵列的每级的层直接沉积在阵列的每个下面的级的层上。相比之下，可以分开地形成二维阵列并且然后封装在一起以形成非单片的存储器装置。例如，已经通过在分开的基板上形成存储器级并垂直堆叠存储器级构造了非单片堆叠存储器，如题为“Three DimensionalStructure Memory”的美国专利No.5,915,167中所描述的。在接合前可以将基板减薄或从存储器级移除，但因为存储器级初始形成在分开的基板之上，这样的存储器不是真正的单片三维存储器阵列。基板可以包含其上制造的集成电路，诸如存储器装置的驱动器电路。
本公开的各种三维存储器装置包含单片三维NAND串存储器装置，并且可以采用本文中描述的各种实施例来制造。单片三维NAND串在位于基板之上的单片、三维的NAND串阵列中。NAND串的三维阵列的第一装置级中的至少一个存储器单元位于NAND串的三维阵列的第二装置级中的另一存储器单元之上。
参考图1，示出了包含三维存储器装置的垂直场效应晶体管315的字线解码器电路310。垂直场效应晶体管315具有源极到漏极方向，源极到漏极方向实质上垂直于图2中所示的基板(9、10)的顶表面7。换言之，垂直晶体管的源极或漏极中的一个位于沟道和垂直晶体管的源极或漏极中的另一个之上。垂直晶体管315可以是字线和控制栅电极开关晶体管。三维存储器装置可以包含三维存储器单元阵列100，三维存储器单元阵列100包含m个垂直NAND串101，其中例如，m为范围可以为从64至1024的整数。电平移位器电路54A可以用来经由节点(例如，线)N10、N20将两个输出信号提供到垂直场效应晶体管。
每个垂直NAND串101连接到位线BLi，其中指数i在漏极侧从1排到m，并且连接到标记为“Cell-Source”的共同的源极电极。M个垂直NAND串中的每一个可以包含垂直堆叠并由相应的控制栅电极控制的K个存储器元件Mj，其中指数j从1排到K。图1图示了其中K为8的示例。然而，K可以为任意适当整数，诸如8至1024，诸如64至256。存储器元件上的读取、编程以及擦除操作可以采用K个控制栅电极CG(j)执行，其中指数j从1排到K。在每个垂直NAND串中可以在存储器元件的上方和/或下方提供选择栅电极SGp(其中p是任意适当整数(例如，SG1、SG2))。选择栅电极包括漏极侧选择晶体管(例如，S1)或源极侧选择晶体管(例如，S2)的电极。
垂直场效应晶体管QNt(其中t是任意适当整数)形成在字线接触通孔结构81之上，字线接触通孔结构81接触起到垂直NAND串101的字线和选择栅电极功能的导电层。垂直场效应晶体管QNt的数目可以至少为字线和选择栅电极的总数目之和。垂直场效应晶体管QNt的第一有源区域(其可以是源极区域或漏极区域)可以电短接到相应的下面的字线接触通孔结构81。垂直场效应晶体管QNt的第二有源区域(其可以是漏极区域或源极区域)可以电短接到各种控制节点，控制节点可以包含控制栅极输出节点CGDj(其中指数j从1排到K)、至少一个源极侧选择栅极节点SGS、至少一个漏极侧选择栅极节点SGD以及源极和漏极选择栅极节点SGDS。垂直场效应晶体管QNt可以包含控制选择栅电极的一个或多个垂直场效应晶体管(诸如QN0、QN9、QN10以及QN11)。节点N10连接到图1中所示的除晶体管QN9和QN11之外的全部开关晶体管的栅电极，而节点N20连接到晶体管QN9和QN11的栅电极。
可以在格式化垂直场效应晶体管QNt之前形成三维存储器单元阵列100。参考图2，示例性结构包含三维存储器单元阵列100、外围装置区域200(其可以包含电平移位器电路54A和各种控制节点(CGDj、SGS、SGD、SGDS))以及包含导电层46的台阶的阶梯式台阶区域300，导电层46的台阶上可以随后形成字线接触通孔结构81。在实施例中，外围装置区域200包含含有一个或多个装置(诸如位于基板(9、10)上或基板中的电容器、二极管或晶体管201)的基板级外围装置区域220。晶体管201可以包含数据锁存器/电平移位器电路54A的晶体管。从而，字线/行驱动器电路划分为数据锁存器/电平移位器/位于基板中或基板上的其他行驱动器电路部分54A/220，以及位于阶梯式字线接触区域300上方的字线开关晶体管315，阶梯式字线接触区域300减小装置的面积和裸芯大小。
参考图2，图示了根据本公开的实施例的示例性结构，其可以用来例如制造含有垂直NAND存储器装置的装置结构。示例性结构包含基板，其可以为半导体基板。基板可以包含基板半导体层9。基板半导体层9是半导体材料层，并且可以包含至少一种单质半导体材料(at least one elemental semiconductor material)、至少一种III-V族化合物半导体材料(例如，单晶硅晶片)、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。基板可以具有主表面7，其可以是例如基板半导体层9的最顶部表面。主表面7可以是半导体表面。在一个实施例中，主表面7可以是单晶半导体表面。
如本文中所使用的，“半导体材料”是指具有在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料，并且一经用适当的电掺杂剂掺杂，能够产生具有在1.0S/cm至1.0×105S/cm的范围内的电阻率的掺杂材料。如本文中所使用的，“电掺杂剂”是指向能带结构内的价带添加空穴的p型掺杂剂，或向能带结构内的导带添加电子的n型掺杂剂。如本文中所使用的，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文中所使用的，“绝缘体材料”或“电介质材料”是指具有小于1.0×10-6S/cm的电导率的材料。电导率的全部测量在标准条件下进行。可选地，可以在基板半导体层9内形成至少一个掺杂阱(未明确示出)。
外围电路的至少一个半导体装置可以形成在基板半导体层9的部分上。至少一个半导体装置可以包含例如场效应晶体管201。例如，可以通过蚀刻基板半导体层9的部分并在其中沉积电介质材料形成至少一个浅沟槽隔离结构120。栅极电介质层、至少一个栅极导体层以及栅极帽电介质层可以形成在基板半导体层9之上，并且可以随后被图案化以形成至少一个栅极结构(150、152、154、158)，栅极结构中的每一个可以包含栅极电介质150、至少一个栅电极(152，154)以及栅极帽电介质158。栅电极(152，154)可以包含第一栅电极部分152和第二栅电极部分154的堆叠体。可以通过沉积和各向异性地蚀刻共形电介质层来在至少一个栅极结构(150、152、154、158)周围形成至少一个栅极间隔体156。可以例如通过采用至少一个栅极结构(150、152、154、158)作为掩模结构引入电掺杂剂，来在基板半导体层9的上部部分中形成有源区域130。可以依所需采用附加的掩模。有源区域130可以包含场效应晶体管的源极区域和漏极区域。可以可选地形成第一电介质衬垫161和第二电介质衬垫162。第一和第二电介质衬垫(161、162)中的每一个可以包括硅氧化物层、硅氮化物层和/或电介质金属氧化物层。如本文中所使用的，硅氧化物包含二氧化硅以及非化学计量的硅氧化物，非化学计量的硅氧化物对于每个硅原子具有多于或少于两个氧原子。二氧化硅是优选的。在说明性示例中，第一电介质衬垫161可以是硅氧化物层，并且第二电介质衬垫162可以是硅氮化物层。外围电路的至少一个半导体装置可以含有要随后形成的存储器装置的驱动器电路，存储器装置可以包含至少一个NAND装置。
诸如硅氧化物的电介质材料可以沉积在至少一个半导体装置之上，并且可以被随后平坦化以形成平坦化电介质层170。在一个实施例中，平坦化电介质层170的平坦化的顶表面可以与电介质衬垫(161、162)的顶表面共平面。随后，可以从区域移除平坦化电介质层170和电介质衬垫(161、162)以物理暴露基板半导体层9的顶表面。
可以例如通过选择性外延而沉积单晶半导体材料，在基板半导体层9的顶表面上形成可选的半导体材料层10。沉积的半导体材料可以与基板半导体层9的半导体材料相同或不同。沉积的半导体材料可以是能够用于如上所述的半导体基板层9的任意材料。半导体材料层10的单晶半导体材料可以与基板半导体层9的单晶结构外延对准。可以例如通过化学机械平坦化(CMP)来移除沉积的半导体材料的位于平坦化电介质层170的顶表面上方的部分。在此情况下，半导体材料层10可以具有与平坦化电介质层170的顶表面共平面的顶表面。
包含半导体装置的区域在本文中称为外围装置区域200。外围装置区域200可以包含操作本公开的存储器装置所需的各种外围装置，并且可以包含除用作字线和选择栅电极开关的垂直场效应晶体管315之外的图1的字线驱动器/行驱动器电路(例如，电平移位器电路或其他行驱动器电路)的部件。
参考图3A和图3B，栅极电介质层12可以可选地形成在半导体材料层10和平坦化电介质层170上方。栅极电介质层12可以是例如硅氧化物层。栅极电介质层12的厚度可以在从3nm至30nm的范围内，虽然也可以采用更大或更小的厚度。
交替的多个第一材料层(其可以是绝缘层32)和第二材料层(其可以是牺牲材料层42)的堆叠体形成在基板的顶表面之上，其可以是例如在栅极电介质层12的顶表面上。如本文中所使用的，“材料层”是指其整体通体包含材料的层。如本文中所使用的，交替的多个第一元件和第二元件是指其中第一元件的实例与第二元件的实例交替的结构。第一元件的不是交替多重体的端部元件的每个实例在两侧上由第二元件的两个实例邻接，并且第二元件的不是交替多重体的端部元件的每个实例在两端上由第一元件的两个实例邻接。第一元件可以在其间具有相同的厚度，或可以具有不同的厚度。第二元件可以在其间具有相同的厚度，或可以具有不同的厚度。交替的多个第一材料层和第二材料层可以开始于第一材料层的实例或者开始于第二材料层的实例，并且可以结束于第一材料层的实例或结束于第二材料层的实例。在一个实施例中，第一元件的实例和第二元件的实例可以形成在交替多重体内以周期性重复的单元。
每个第一材料层包含第一材料，并且每个第二材料层包含与第一材料不同的第二材料。在一个实施例中，每个第一材料层可以是绝缘层32，并且每个第二材料层可以是牺牲材料层。在此情况下，堆叠体可以包含交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠体。如本文中所使用的，“原型”结构或“过程中”结构是指瞬时结构，其随后在其中的至少一个部件的形状或成分上被修改。牺牲材料层42(其是间隔体材料层)随后被用NAND串的控制栅电极、源极选择栅电极以及漏极选择栅电极替代。
交替多重体的堆叠体在本文中称为交替堆叠体(32、42)。在一个实施例中，交替堆叠体(32、42)可以包含由第一材料构成的绝缘层32，以及由与绝缘层32的材料不同的第二材料构成的牺牲材料层42。绝缘层32的第一材料可以为至少一个绝缘材料。就此而言，每个绝缘层32可以为绝缘材料层。可以用于绝缘层32的绝缘材料包含但不限于硅氧化物(包含掺杂或未掺杂硅酸盐玻璃)、硅氮化物、硅氮氧化物、有机硅酸盐玻璃(OSG)、旋涂电介质材料、通常已知为高介电常数(高k)电介质氧化物(例如，铝氧化物、铪氧化物等)的电介质金属氧化物及其硅酸盐、电介质金属氮氧化物及其硅酸盐，以及有机绝缘材料。在一个实施例中，绝缘层32的第一材料可以是硅氧化物。
牺牲材料层42的第二材料是能够对绝缘层32的第一材料有选择性地被移除的牺牲材料。如本文中所使用的，如果移除工艺以移除第二材料的速率的至少两倍的速率移除第一材料，则移除第一材料对第二材料是“有选择性”的。移除第一材料的速率与移除第二材料的速率的比在本文中称为第一材料的移除工艺关于第二材料的“选择度”。
牺牲材料层42可以包括绝缘材料、半导体材料或导电材料。牺牲材料层42的第二材料可以随后被用导电电极替代，导电电极可以起到例如垂直NAND装置的控制栅电极的作用。第二材料的非限制性示例包含硅氮化物、非晶半导体材料(诸如非晶硅)以及多晶半导体材料(诸如多晶硅)。在一个实施例中，牺牲材料层42可以是包括硅氮化物的间隔体材料层或包含硅和锗中至少一者的半导体材料。
在一个实施例中，绝缘层32可以包含硅氧化物，并且牺牲材料层可以包含硅氮化物牺牲材料层。可以例如通过化学气相沉积(CVD)来沉积绝缘层32的第一材料。例如，如果硅氧化物用于绝缘层32，原硅酸四乙酯(TEOS)可以用作CVD工艺的前驱体材料。可以例如通过CVD或原子层沉积(ALD)来形成牺牲材料层42的第二材料。
可以适当地图案化牺牲材料层42，从而随后要通过替代牺牲材料层42形成的导电材料部分可以起到导电电极(诸如要随后形成的单片三维NAND串存储器装置的控制栅电极)的功能。牺牲材料层42可以包括具有条形状的部分，条形状实质上平行于基板的主表面7延伸。
绝缘层32和牺牲材料层42的厚度可以在从20nm至50nm的范围内，虽然对于每个绝缘层32和对于每个牺牲材料层42可以使用更小或更大的厚度。绝缘层32和牺牲材料层(例如，控制栅电极或牺牲材料层)42的对的重复的次数可以在2至1024的范围内，并且典型地为从8至256，虽然也可以采用更大的重复次数。堆叠体中的顶部和底部栅电极可以起到选择栅电极的功能。在一个实施例中，交替堆叠体(32、42)中的每个牺牲材料层42可以具有均匀的厚度，其在每个相应的牺牲材料层42中实质上不变。
可选地，绝缘帽层70可以形成在交替堆叠体(32、42)之上。绝缘帽层70包含与牺牲材料层42的材料不同的电介质材料。在一个实施例中，绝缘帽层70可以包含可以用于如上所述的绝缘层32的电介质材料。绝缘帽层70可以具有比绝缘层32中的每一个更大的厚度。可以例如通过化学气相沉积来沉积绝缘帽层70。在一个实施例中，绝缘帽层70可以是硅氧化物层。
至少包含光致抗蚀剂层光刻材料堆叠体(未示出)可以形成在绝缘帽层70和交替堆叠体(32、42)之上，并且可以被光刻法地图案化以在其中形成开口。可以通过采用图案化的光刻材料堆叠体作为蚀刻掩模的至少一个各向异性蚀刻，将光刻材料堆叠体的图案转移穿过绝缘帽层70并穿过交替堆叠体(32、42)的整体。蚀刻交替堆叠体(32、42)在图案化的光刻材料堆叠体中的开口下面的部分，以形成存储器开口49。换言之，图案化的光刻材料堆叠体中的图案转移穿过交替堆叠体(32、42)形成了延伸穿过交替堆叠体(32、42)的存储器开口49。用来蚀刻穿过交替堆叠体(32、42)的材料的各向异性蚀刻工艺的化学过程可以交替，以最优化交替堆叠体(32、42)中的第一和第二材料的蚀刻。各向异性蚀刻可以是例如一系列的反应离子蚀刻。可选地，栅极电介质层12可以用作交替堆叠体(32、42)与基板之间的蚀刻停止层。存储器开口49的侧壁可以是实质上垂直的，或可以是渐缩的。可以例如通过灰化来随后移除图案化的光刻材料堆叠体。
穿过栅极电介质层12形成存储器开口49，从而存储器开口49从交替堆叠体(32、42)的顶表面延伸到半导体材料层10的至少顶表面。在一个实施例中，在每个存储器开口49的底部处物理地暴露半导体材料层10的顶表面之后，可以可选地进行到半导体材料层10中的过蚀刻。过蚀刻可以在移除光刻材料堆叠体之前或之后进行。换言之，半导体材料层10的凹陷的表面可以从裸露的半导体材料层10的顶表面垂直地偏移凹陷深度。凹陷深度可以例如在从1nm至50nm的范围内，虽然可以采用更小或更大的凹陷深度。过蚀刻是可选的，并且可以省略。如果不进行过蚀刻，则每个存储器开口49的底表面可以与半导体材料层10的最顶部表面共平面。存储器开口49中的每一个可以包含侧壁(或多个侧壁)，侧壁实质上垂直于基板的最顶部表面延伸。其中形成存储器开口49的阵列的区域在本文中称为装置区域。基板半导体层9和半导体材料层10集体地构成基板(9、10)，其可以是半导体基板。替代地，半导体材料层10可以省略，并且存储器开口49可以延伸到半导体材料层10的顶表面。
每个存储器开口49延伸穿过绝缘帽层70、交替堆叠体(32、42)、栅极电介质层12，并且可选地到半导体材料层10的上部部分中。每个存储器开口的底表面关于半导体材料层10的顶表面的凹陷深度可以在从0nm至30nm的范围内，虽然可以采用更大的凹陷深度。可选地，可以例如通过各向同性蚀刻使牺牲材料层42部分地横向凹陷，以形成横向凹陷(未示出)。
参考图4，可以例如通过选择性外延将可选的外延沟道部分11形成在每个存储器开口49的底部部分处。每个外延沟道部分11包括与半导体材料层10的单晶半导体材料外延对准的单晶半导体材料。在一个实施例中，外延沟道部分11可以掺杂有与半导体材料层10相同导电型的电掺杂剂。在一个实施例中，每个外延沟道部分11的顶表面可以形成在包含牺牲材料层42的顶表面的水平平面上方。在此情况下，可以通过用相应的导电材料层替代位于包含外延沟道部分11的顶表面的水平平面下方的每个牺牲材料层42来随后形成至少一个源极选择栅电极。
阻挡电介质层52和电荷捕获层54可以顺序地沉积在存储器开口49中。阻挡电介质层52可以包含单个电介质材料层或多个电介质材料层的层堆叠体。可以通过共形沉积方法来将阻挡电介质层52沉积在每个存储器开口49的侧壁上。可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积或其组合来沉积阻挡电介质层52。阻挡电介质层52的厚度可以在从1nm至20nm的范围内，虽然也可以采用更大或更小的厚度。阻挡电介质层52可以随后起到电介质材料部分的作用，其阻挡储存的电荷泄漏到控制栅电极。
在一个实施例中，阻挡电介质层52包含电介质金属氧化物。如本文中所使用的，电介质金属氧化物是指包含至少一种金属元素和至少氧的电介质材料。电介质金属氧化物可以基本上由至少一种金属元素和氧构成，或可以基本上由至少一种金属元素、氧以及诸如氮的至少一种非金属元素构成。在一个实施例中，阻挡电介质层52可以包含电介质金属氧化物，其具有大于7.9的介电常数，即，具有大于硅氮化物的介电常数的介电常数。电介质金属氧化物的非限制性示例包含铝氧化物(Al2O3)、铪氧化物(HfO2)、镧氧化物(LaO2)、钇氧化物(Y2O3)、钽氧化物(Ta2O5)、其硅酸盐、其氮掺杂化合物、其合金以及其堆叠体。在一个实施例中，阻挡电介质层52包含铝氧化物。
替代地或附加地，阻挡电介质层52可以包含硅氧化物、硅氮氧化物、硅氮化物或其组合。在一个实施例中，阻挡电介质层52可以包含硅氧化物。阻挡电介质层52可以由诸如低压化学气相沉积、原子层沉积或其组合的共形沉积方法形成。阻挡电介质层52的厚度可以在从1nm至20nm的范围内，虽然也可以采用更大或更小的厚度。
随后，电荷捕获层54可以沉积为阻挡电介质层52之上的连续材料层。在一个实施例中，电荷捕获层54可以沉积为通体具有实质上相同厚度的共形层。如本文中所使用的，如果在元件的全部位置，元件的厚度从元件的平均厚度偏离不多于20％，则元件通体具有实质上相同的厚度。在一个实施例中，电荷捕获层54可以是包含电介质电荷捕获材料的电荷捕获材料，其可以是例如硅氮化物。在一个实施例中，电荷捕获层54包含硅氮化物层。
电荷捕获层54可以形成为均质成分的单个电荷捕获层，或可以包含多个电荷捕获层的堆叠体。可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或任意适当沉积技术来形成电荷捕获层54，以在其中储存电荷。电荷捕获层54的厚度可以在从2nm至20nm的范围内，虽然也可以采用更大或更小的最终厚度。
隧穿电介质层56可以沉积在阻挡电介质层52和电荷捕获层54的物理暴露的表面上。隧穿电介质层56可以直接形成在阻挡电介质层52的上部部分的物理暴露的内侧壁并直接形成在电荷捕获层54的剩余下部部分的侧壁上。隧穿电介质层56包含电介质材料，在适当电偏置条件下，可以穿过电介质材料进行电荷隧穿。电荷隧穿可以通过热载流子注入或通过Fowler-Nordheim隧穿诱导的电荷转移进行，取决于要形成的单片三维NAND串存储器装置的操作模式。隧穿电介质层56可以包含硅氧化物、硅氮化物、硅氮氧化物、电介质金属氧化物(诸如铝氧化物和铪氧化物)、电介质金属氮氧化物、电介质金属硅酸盐、其合金和/或其组合。在一个实施例中，隧穿电介质层56可以包含第一硅氧化物层、硅氮氧化物层以及第二硅氧化物层的堆叠体，其通常已知为ONO堆叠体。在一个实施例中，隧穿电介质层56可以包含实质上不含碳的硅氧化物层或实质上不含碳的硅氮氧化物层。隧穿电介质层56的厚度可以在从2nm至20nm的范围内，虽然也可以采用更大或更小的厚度。
参考图5，可选的第一半导体沟道层可以形成在隧穿电介质层56上。第一半导体沟道层包含半导体材料，诸如至少一种单质半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施例中，第一半导体沟道层包含非晶硅或多晶硅。可以通过诸如低压化学气相沉积(LPCVD)的共形沉积方法来形成第一半导体沟道层。第一半导体沟道层的厚度可以在从2nm至10nm的范围内，虽然也可以采用更大或更小的厚度。
采用至少一个各向异性蚀刻工艺顺序地各向异性地蚀刻可选的第一半导体沟道层、隧穿电介质层56、电荷捕获层54、阻挡电介质层52。可以通过至少一个各向异性蚀刻工艺移除第一半导体沟道层、隧穿电介质层56、电荷捕获层54以及阻挡电介质层52的位于绝缘帽层70的顶表面上方的部分。另外，可以移除第一半导体沟道层、隧穿电介质层56、电荷捕获层54以及阻挡电介质层52的在每个腔49’底部处的水平部分，以在其剩余部分中形成开口。
第一半导体沟道层的每个剩余部分构成第一半导体沟道部分。外延沟道部分11的表面可以物理暴露在穿过第一半导体沟道部分、隧穿电介质层56、电荷捕获层54以及阻挡电介质层52的开口之下。可选地，外延沟道部分11的物理暴露的部分可以垂直地凹陷。每个隧穿电介质层56由电荷捕获层54围绕。
在每个存储器开口内，隧穿电介质层56、电荷捕获层54以及阻挡电介质层52的集集体地构成存储器膜50。在一个实施例中，第一半导体沟道部分、隧穿电介质层56、电荷捕获层54以及阻挡电介质层52可以具有垂直重合的侧壁。如本文中所使用的，如果存在包含第一表面和第二表面两者的垂直平面，则第一表面与第二表面“垂直重合”。这样的垂直平面可以具有或可以不具有水平曲率，但不包含沿着垂直方向的任何曲率，即，直上直下地延伸。
第二半导体沟道层可以直接沉积在外延沟道部分11在基板(9、10)之上的半导体表面上，并且直接沉积在第一半导体沟道部分上。第二半导体沟道层包含半导体材料，诸如至少一种单质半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。在一个实施例中，第二半导体沟道层包含非晶硅或多晶硅。可以通过诸如低压化学气相沉积(LPCVD)的共形沉积方法来形成第二半导体沟道层。第二半导体沟道层的厚度可以在从2nm至10nm的范围内，虽然也可以采用更大或更小的厚度。第二半导体沟道层可以部分地填充每个存储器开口中的腔49’，或可以完全填充每个存储器开口中的腔。
第一半导体沟道部分和第二半导体沟道层的材料集体地称为半导体沟道材料。换言之，半导体沟道材料是第一半导体沟道部分和第二半导体沟道层中的全部半导体材料的集。
在每个存储器开口中的腔49’未被第二半导体沟道层完全填充的情况下，可以在腔49’中沉积电介质芯层，以填充每个存储器开口内的腔49’的任何剩余部分。电介质芯层包含电介质材料，诸如硅氧化物或有机硅酸盐玻璃。可以通过诸如低压化学气相沉积(LPCVD)的共形沉积方法或通过诸如旋涂的自平坦化沉积工艺来沉积电介质芯层。
参考图5，可以例如通过凹陷蚀刻从绝缘帽层70的顶表面上方移除电介质芯层在绝缘帽层70上方的水平部分。另外，可以通过平坦化工艺移除第二半导体沟道层的位于绝缘帽层70的顶表面上方的水平部分，平坦化工艺可以采用凹陷蚀刻或化学机械平坦化(CMP)。第二半导体沟道层在存储器开口内的每个剩余部分构成第二半导体沟道部分。
第一半导体沟道部分和第二半导体沟道部分的每个邻接对可以集体地形成垂直半导体沟道60，当包含垂直半导体沟道60的垂直NAND装置导通时，电流可以穿过垂直半导体沟道60流动。隧穿电介质层56被电荷捕获层54围绕，并且横向地围绕垂直半导体沟道60的部分。阻挡电介质层52、电荷捕获层54以及隧穿电介质层56的每个邻接集集体地构成存储器膜50，其能够以宏观保留时间储存电荷。如本文中所使用的，宏观保留时间是指适于作为永久存储器装置的存储器装置的操作的保留时间，诸如大于24小时的保留时间。
可以例如通过凹陷蚀刻使电介质芯层的剩余部分的顶表面进一步在每个存储器开口内凹陷到位于绝缘帽层70的顶表面与绝缘帽层70的底表面之间的深度。电介质芯层的每个剩余部分构成电介质芯62。每个垂直半导体沟道60形成在相应的存储器膜50内。每个电介质芯62形成在相应的垂直半导体沟道60内侧。
漏极区域63可以形成在垂直半导体沟道60的上端。可以通过在电介质芯62上方的每个凹陷区域内沉积掺杂半导体材料来形成漏极区域63。掺杂半导体材料可以是例如由原位掺杂和离子注入掺杂或其组合中的至少一种形成的掺杂多晶硅。靠近漏极侧选择栅极的高掺杂漏极区域提供用于位线连接的低阻抗接触区域。可以例如通过化学机械平坦化(CMP)或凹陷蚀刻从绝缘帽层70的顶表面上方移除沉积的半导体材料的超出部分，以形成漏极区域63。
相同的存储器开口中的存储器膜50和垂直半导体沟道60的每个集构成存储器堆叠体结构55。存储器堆叠体结构55形成为穿过处理中的绝缘层32和牺牲材料层42的交替堆叠体。
参考图6，可选的第一接触级电介质材料层71可以形成在基板(9、10)之上。作为可选的结构，可以形成或可以不形成第一接触级电介质材料层71。在形成第一接触级电介质材料层71的情况下，第一接触级电介质材料层71包含电介质材料，诸如硅氧化物、硅氮化物、硅氮氧化物、多孔或非多孔有机硅酸盐玻璃(OSG)或其组合。如果采用有机硅酸盐玻璃，有机硅酸盐玻璃可以掺杂或可以不掺杂氮。第一接触级电介质材料层71可以形成在包含绝缘帽层70的顶表面和漏极区域63的顶表面的水平平面之上。可以通过化学气相沉积、原子层沉积(ALD)、旋涂或其组合来沉积第一接触级电介质材料层71。第一接触级电介质材料层71的厚度可以在从10nm至300nm的范围内，虽然也可以采用更大或更小的厚度。
在一个实施例中，第一接触级电介质材料层71可以形成为通体具有均匀的厚度的电介质材料层。第一接触级电介质材料层71可以形成为单个电介质材料层，或可以形成为多个电介质材料层的堆叠体。替代地，第一接触级电介质材料层71的形成可以与至少一个线级电介质材料层(未示出)的形成合并。虽然采用其中第一接触级电介质材料层71是与可选的第二接触级电介质材料层或要随后沉积的至少一个线级电介质材料层分开的结构的实施例描述了本公开，本文中明确地预期其中第一接触级电介质材料层71和至少一个线级电介质材料层在相同的处理步骤中形成和/或形成为相同的材料层的实施例。
可选地，可以通过例如施加和图案化具有开口的光致抗蚀剂层并通过采用诸如各向异性蚀刻的蚀刻来穿过交替堆叠体(32、42)转移开口的图案，从而移除交替堆叠体(32、42)的部分。可以在包含外围装置区域200和接触区域300的部分的区域内形成延伸穿过整个交替堆叠体(32、42)的厚度的可选的沟槽，接触区域300相邻于包含存储器堆叠体结构55的阵列的装置区域100。随后，可以用诸如硅氧化物的可选的电介质材料来填充沟槽。可以通过诸如化学机械平坦化和/或凹陷蚀刻的平坦化工艺来从第一接触级电介质材料层71的顶表面上方移除电介质材料的超出部分。第一接触级电介质材料层71的顶表面可以在平坦化期间用作停止表面。沟槽的剩余电介质材料构成电介质材料部分64。
阶梯式腔可以形成在接触区域300内，接触区域300可以跨越电介质材料部分64和交替堆叠体(32、42)的部分。替代地，可以省略电介质材料部分64，并且阶梯式腔69可以直接形成在堆叠体(32、42)中。阶梯式腔可以具有各种阶梯式表面，使得阶梯式腔的水平截面形状作为距基板(9、10)的顶表面的垂直距离的函数逐步改变。在一个实施例中，可以通过重复地进行处理步骤的集来形成阶梯式腔。处理步骤的集可以包含例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，第一类型的蚀刻工艺垂直增加腔的深度一级或多级，第二类型的蚀刻工艺横向地扩张在后续第一类型的蚀刻工艺中要被垂直蚀刻的面积。如本文中所使用的，包含交替多重体的结构的“级”限定为结构内的第一材料层和第二材料层的对的相对位置。
电介质材料部分64在形成阶梯式腔之后可以具有阶梯式表面，并且交替堆叠体(32、42)的外围部分在形成阶梯式腔之后可以具有阶梯式表面。如本文中所使用的，“阶梯式表面”是指包含至少两个水平表面和至少两个垂直表面的表面的集，使得每个水平表面邻接于从水平表面的第一边缘朝上延伸的第一垂直表面，并且邻接于从水平表面的第二边缘朝下延伸的第二垂直表面。“阶梯式腔”是指具有阶梯式表面的腔。
可以通过在阶梯式腔中沉积电介质材料而在阶梯式腔中形成反阶梯式(retro-stepped)电介质材料部分65(即，绝缘填充材料部分)。诸如硅氧化物的电介质材料可以沉积在阶梯式腔中。可以例如通过化学机械平坦化(CMP)来从第一接触级电介质材料层71的顶表面上方移除沉积的电介质材料的超出部分。沉积的电介质材料的填充阶梯式腔的剩余部分构成反阶梯式电介质材料部分65。如本文中所使用的，“反阶梯式”元件是指具有阶梯式表面且水平截面积作为距其上存在元件的基板的顶表面的垂直距离的函数单调增加的元件。如果硅氧化物用于反阶梯式电介质材料部分65，则反阶梯式电介质材料部分65的硅氧化物可以掺杂或可以不掺杂掺杂剂，诸如B、P和/或F。
参考图7A和图7B，可以可选地穿过反阶梯式电介质材料部分65和/或穿过第一接触级电介质材料层71和/或穿过交替堆叠体(32、42)形成至少一个电介质支承柱7P。图7B中的平面A-A’对应于图7A的垂直截面图的平面。在一个实施例中，至少一个电介质支承柱7P可以形成在接触区域300中，接触区域300位于相邻于装置区域100。可以例如通过形成延伸穿过反阶梯式电介质材料部分65和/或穿过交替堆叠体(32、42)且至少到基板(9、10)的顶表面的开口，并且通过用对用来移除牺牲材料层42的蚀刻化学过程有抗性的电介质材料填充开口，来形成至少一个电介质支承柱7P。
在一个实施例中，至少一个电介质支承柱可以包含硅氧化物和/或电介质金属氧化物，诸如铝氧化物。在一个实施例中，电介质材料的与至少一个电介质支承柱7P的沉积同时地沉积在第一接触级电介质材料层71之上的部分可以存在于第一接触级电介质材料层71之上作为第二接触级电介质材料层73。至少一个电介质支承柱7P和第二接触级电介质材料层73中的每一个是可选的结构。就此而言，第二接触级电介质材料层73可以存在于或可以不存在于绝缘帽层70和反阶梯式电介质材料部分65之上。第一接触级电介质材料层71和第二接触级电介质材料层73在本文中集体地称为至少一个接触级电介质材料层(71、73)。在一个实施例中，至少一个接触级电介质材料层(71、73)可以包含第一和第二接触级电介质材料层(71、73)两者，并且可选地包含可以随后形成的任意附加的通孔级电介质材料层。在另一实施例中，至少一个接触级电介质材料层(71、73)可以仅包含第一接触级电介质材料层71或第二接触级电介质材料层73，并且可选地包含可以随后形成的任意附加的通孔级电介质材料层。替代地，可以省略第一和第二接触级电介质材料层(71、73)的形成，并且可以随后形成至少一个通孔级电介质材料层，即，在基板接触通孔结构的形成之后。
第二接触级电介质材料层73和至少一个电介质支承柱7P可以形成为集成构造的单个连续结构，即，其间没有任何材料界面。在另一实施例中，可以例如通过化学机械平坦化或凹陷蚀刻来移除电介质材料的与至少一个电介质支承柱7P的沉积同时地沉积在第一接触级电介质材料层71之上的部分。在此情况下，不存在第二接触级电介质材料层73，并且第一接触级电介质材料层71的顶表面可以物理暴露。
光致抗蚀剂层(未示出)可以施加在交替堆叠体(32、42)和/或反阶梯式电介质材料部分65之上，并且被光刻法地图案化以形成至少一个沟槽。至少一个沟槽中的每一个在本文中称为背侧沟槽79，即，位于与形成在存储器开口(其称为前侧开口)中的存储器堆叠体结构55不同的区域中的沟槽。每个背侧沟槽79可以形成在其中期望形成基板接触通孔结构的区域中。沟槽79可以延伸穿过区域100或穿过区域100和300两者。可以采用各向异性蚀刻以形成至少延伸到基板(9、10)的顶表面的至少一个背侧沟槽79，来将光致抗蚀剂层中的图案转移穿过交替堆叠体(32、42)和/或反阶梯式电介质材料部分65。在一个实施例中，至少一个背侧沟槽79可以包含源极接触开口，源极接触开口中可以随后形成源极接触通孔结构。
参考图8，可以例如采用蚀刻工艺来穿过至少一个背侧沟槽79引入关于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料的蚀刻剂。背侧凹陷43形成在牺牲材料层42从之被移除的体积内。
牺牲材料层42的第二材料的移除可以对绝缘层32的第一材料、至少一个电介质支承柱7P的材料、反阶梯式电介质材料部分65的材料、半导体材料层10的半导体材料以及存储器膜50的最外层的材料有选择性。在一个实施例中，牺牲材料层42可以包含硅氮化物，并且绝缘层32、至少一个电介质支承柱7P以及反阶梯式电介质材料部分65的材料可以选自硅氧化物和电介质金属氧化物。在另一实施例中，牺牲材料层42可以包含诸如多晶硅的半导体材料，并且绝缘层32、至少一个电介质支承柱7P以及反阶梯式电介质材料部分65的材料可以选自硅氧化物、硅氮化物以及电介质金属氧化物。在此情况下，可以修改至少一个背侧沟槽79的深度，使得至少一个背侧沟槽79的最底部表面位于栅极电介质层12内，即，避免半导体基板层10的顶表面的物理暴露。
对第一材料和存储器膜50的最外层有选择性地移除第二材料的蚀刻工艺可以是采用湿法蚀刻溶液的湿法蚀刻工艺，或可以是气相(干法)蚀刻工艺，其中以蒸汽相将蚀刻剂引入到至少一个背侧沟槽79中。例如，如果牺牲材料层42包含硅氮化物，则蚀刻工艺可以是湿法蚀刻工艺，其中示例性结构浸没在包含磷酸的湿法蚀刻槽内，磷酸对硅氧化物、硅以及本领域中采用的各种其他材料有选择性地蚀刻硅氮化物。至少一个电介质支承柱7P、反阶梯式电介质材料部分65以及存储器堆叠体结构55提供结构支承，而背侧凹陷43存在于之前被牺牲材料层42占据的体积内。
每个背侧凹陷43可以是横向地延伸的腔，腔的横向尺寸大于腔的垂直范围。换言之，每个背侧凹陷43的横向尺寸可以大于背侧凹陷43的高度。多个背侧凹陷43可以形成在从之移除牺牲材料层42的第二材料的体积中。与背侧凹陷43相比，其中形成存储器堆叠体结构55的存储器开口在本文中称为前侧凹陷或前侧腔。在一个实施例中，装置区域100包括具有设置在基板(9、10)上方的多个装置级的单片三维NAND串的阵列。在此情况下，每个背侧凹陷43可以限定接收单片三维NAND串的阵列的相应的字线的空间。
多个背侧凹陷43中的每一个可以实质上平行于基板(9、10)的顶表面延伸。背侧凹陷43可以由下面的绝缘层32的顶表面和上面的绝缘层32的底表面垂直地定界。在一个实施例中，每个背侧凹陷43可以通体具有均匀的高度。可选地，背侧阻挡电介质层可以形成在背侧凹陷中。
可以通过将半导体材料热转化和/或等离子体转化为电介质材料，而将可选的外延沟道部分11和半导体材料层10的物理暴露的表面部分转化为电介质材料部分。例如，可以采用热转化和/或等离子体转化来将每个外延沟道部分11的表面部分转化为电介质间隔体116，并且将半导体材料层10的每个物理暴露的表面部分转化为牺牲电介质部分616。在一个实施例中，每个电介质间隔体116可以拓扑同胚于环面(torus)，即，总体上为环形状。如本文中所使用的，如果元件的形状可以在不破坏孔或形成新的孔的情况下连续地拉伸为环面的形状，则元件拓扑同胚于环面。电介质间隔体116包含电介质材料，该电介质材料包含与外延沟道部分11相同的半导体元素并附加地包含诸如氧和/或氮的至少一种非金属元素，使得电介质间隔体116的材料是电介质材料。在一个实施例中，电介质间隔体116可以包含外延沟道部分11的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。同样地，每个牺牲电介质部分616包含电介质材料，该电介质材料包含与半导体材料层10相同的半导体元素并附加地包含诸如氧和/或氮的至少一种非金属元素，使得牺牲电介质部分616的材料是电介质材料。在一个实施例中，牺牲电介质部分616可以包含半导体材料层10的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。
参考图9，可以可选地形成背侧阻挡电介质层(未示出)。背侧阻挡电介质层(如果存在)包括电介质材料，电介质材料起到要随后形成在背侧凹陷43中的控制栅极的控制栅极电介质的功能。在每个存储器开口内存在阻挡电介质层52的情况下，背侧阻挡电介质层是可选的。在省略阻挡电介质层52的情况下，存在背侧阻挡电介质层。
可以在多个背侧凹陷43中，在背侧沟槽79中的至少一个的侧壁上，并且在第二接触级电介质材料层73的顶表面之上沉积至少一种金属材料。如本文中所使用的，金属材料是指包含至少一种金属元素的导电材料。
可以通过共形沉积方法来沉积金属材料，共形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、无电镀、电镀或其组合。金属材料可以是单质金属、至少两种单质金属的金属间合金、至少一种单质金属的导电氮化物，导电金属氧化物、导电掺杂半导体材料、诸如金属硅化物的导电金属-半导体合金、其合金及其组合或堆叠体。可以沉积在多个背侧凹陷43中的非限制性示例性金属材料包含钨、钨氮化物、钛、钛氮化物、钽、钽氮化物、钴以及钌。在一个实施例中，金属材料可以包括诸如钨的金属和/或金属氮化物。在一个实施例中，填充多个背侧凹陷43的金属材料可以是钛氮化物层和钨填充材料的组合。
在一个实施例中，可以通过化学气相沉积或原子层沉积来沉积金属材料。在一个实施例中，金属材料在沉积工艺期间可以采用至少一种含氟前驱体气体作为前驱体气体。在一个实施例中，至少一种含氟前驱体气体的分子可以是包括至少一个钨原子和至少一个氟原子的化合物。例如，如果金属材料包含钨，则在沉积工艺中可以采用WF6和H2。
多个导电层46可以形成在多个背侧凹陷43中，并且连续金属材料层46L可以形成在每个背侧沟槽79的侧壁上并形成在至少一个接触级电介质材料层(71、73)之上。从而，可以用导电层46替代每个牺牲材料层42。背侧腔79’存在于每个背侧沟槽79的未填充背侧阻挡电介质层66和连续金属材料层46L的部分中。
参考图10，例如通过各向同性湿法蚀刻或干法蚀刻或各向同性湿法蚀刻和干法蚀刻的组合，从每个背侧沟槽79的侧壁并从第二接触级电介质材料层73上方回蚀刻连续金属材料层46L的沉积的金属材料。沉积的金属材料在背侧凹陷43中的每个剩余部分构成导电层46。每个导电层46可以是导电线结构。从而，可以用导电层46替代牺牲材料层42。
每个导电层46可以起到位于相同级的多个控制栅电极和将位于相同级的多个控制栅电极电互连(即，电短接)的字线的组合的功能。每个导电层46内的多个控制栅电极是包含存储器堆叠体结构55的垂直存储器装置的控制栅电极。换言之，每个导电层46可以是起到多个垂直存储器装置的共同的控制栅电极功能的字线。可选地，在各向异性蚀刻的最后的处理步骤期间，可以从半导体材料层10上方移除牺牲电介质部分616。
在一个实施例中，初始的交替堆叠体中的间隔体材料层可以包含牺牲材料层42，并且可以用导电层46替代牺牲材料层42。在此情况下，在图8-10的处理步骤期间修饰绝缘层32和牺牲材料层42的过程中的交替堆叠体，以形成绝缘层32和导电层46的交替堆叠体。在一个实施例中，电荷捕获层54的剩余部分包括NAND串的电荷储存区域。
替代地，间隔体材料层可以形成为导电层46。在此情况下，外延沟道部分11可以省略，或可以形成为较低的高度，以避免与导电层46的电短路，并且可以省略图8-10的处理步骤。
参考图11，源极区域61可以在每个背侧沟槽79下方形成在基板的表面部分中(例如，在半导体材料层10中)。可以通过穿过每个背侧沟槽79将电掺杂剂注入到位于基板(9、10)上或内的半导体部分中来形成每个源极区域61。例如，可以通过穿过每个背侧沟槽79将掺杂剂原子注入到半导体材料层10的部分中来形成源极区域61。替代地，可以通过例如通过选择性外延来沉积半导体材料，并通过将电掺杂剂注入到沉积的半导体部分中，将源极区域61作为掺杂半导体部分形成在基板(9、10)上。
可以通过诸如化学气相沉积工艺的共形沉积工艺来沉积绝缘材料层74。绝缘材料层包含电介质材料，诸如硅氧化物、硅氮化物、硅氮氧化物或其组合。在一个实施例中，绝缘材料可以包含未掺杂硅酸盐玻璃(USG)。绝缘材料层的厚度可以在从3nm至30nm范围内，虽然也可以采用更大或更小的厚度。
可以进行各向异性蚀刻，以从至少一个接触级电介质材料层(71、73)上方并从每个背侧沟槽79的底部部分移除绝缘材料层的水平部分。各向异性蚀刻可以是反应离子蚀刻，其对连续共形铝氧化物层的铝氧化物材料有选择性地蚀刻绝缘材料层的电介质材料。在一个实施例中，反应离子蚀刻可以采用诸如CF4和/或CHF3的至少一个氟碳化合物蚀刻剂，以及可选的氧。这样的基于氟碳化合物的反应离子蚀刻化学过程总体上对铝氧化物有选择性。绝缘材料层的每个剩余部分构成绝缘间隔体74。
在背侧沟槽79的部分具有实质上矩形的水平截面积的情况下，绝缘间隔体74可以具有平行的垂直部分的对，平行的垂直部分的对彼此横向地间隔均匀的距离。另外，绝缘间隔体74的每个平行的垂直部分在底部部分和中间部分可以具有均匀的横向厚度。各向异性蚀刻可以造成在每个绝缘间隔体74的顶部部分处形成渐缩部。在此情况下，每个绝缘间隔体74可以在顶部部分处具有渐缩的轮廓。换言之，每个绝缘间隔体74的横向厚度可以随着距基板(9、10)的顶表面的垂直距离而减小。
可以沉积至少一种导电材料，以填充由相应的绝缘间隔体74横向地围绕的每个背侧腔。至少一种导电材料可以包含例如可用来形成导电扩散阻挡层的导电金属氮化物(诸如TiN、TaN或WN)和导电填充材料(诸如W、Cu、Al、Ru、Co和/或重掺杂的导电半导体材料)的组合。可以通过物理气相沉积(PVD)、化学气相沉积(CVD)、电镀、无电镀或其组合来沉积至少一种导电材料。可以通过平坦化工艺从至少一个接触级电介质材料层(71、73)的顶表面上方移除至少一种导电材料的超出部分，平坦化工艺可以采用凹陷蚀刻或化学机械平坦化(CMP)。接触通孔结构形成在每个背侧沟槽79内，其在本文中称为基板接触通孔结构76。每个基板接触通孔结构76可以物理上接触基板(9、10，61)的部分，诸如基板的源极区域61。在此情况下，基板接触通孔结构76可以是源极接触通孔结构，其可以用来将电偏压施加到相应的源极区域61。
参考图12A，可以例如通过施加光致抗蚀剂层、光刻图案化具有在导电层的台阶上面的开口的光致抗蚀剂层，以及穿过反阶梯式电介质材料部分65将光致抗蚀剂层的图案转移到导电层46的台阶的顶表面上，来将接触通孔腔69形成在导电层46的阶梯式表面之上。可以穿过反阶梯式电介质材料层65形成具有各种高度的通孔腔。通孔腔在本文中称为导电线接触通孔腔69。
参考图12B，至少一种导电材料可以沉积在导电线接触通孔腔69中。至少一种导电材料可以包含至少一种掺杂半导体材料或至少一种金属材料。可以通过平坦化工艺移除至少一种导电材料在包含至少一个接触级电介质材料层(71、73)的最顶部表面的水平平面上方的超出部分，平坦化工艺可以采用凹陷蚀刻和/或化学机械平坦化。在至少一种导电材料包含掺杂半导体的情况下，则其可以包括第一导电型(例如，n型或p型)的重掺杂的多晶硅，其具有1.0×1019/cm3至2.0×1021/cm3的掺杂剂浓度。在至少一种导电材料包含至少一种金属材料的情况下，则其可以包括诸如TiN、TaN或WN的导电金属衬垫与诸如W的导电填充材料的组合。至少一种导电材料可以在在字线接触通孔沟槽内垂直地凹陷，使得至少一种导电材料的剩余部分具有从至少一个接触级电介质材料层(71、73)的最顶部表面凹陷的顶表面。至少一种导电材料在导电线接触通孔腔中的每个剩余部分构成接触通孔结构81。每个接触通孔结构81可以在台阶区域中直接形成在导电层46的相应的顶表面上，导电层46在台阶区域中以不同的横向范围水平地延伸。接触起到字线功能的导电层46的接触通孔结构81构成字线接触通孔结构。接触起到漏极选择栅电极功能的导电层46的接触通孔结构81构成漏极选择栅极接触通孔结构。接触起到源极选择栅电极功能的导电层46的接触通孔结构81构成源极选择栅极接触通孔结构。接触通孔结构81的顶表面可以从至少一个接触级电介质材料层(71、73)的最顶部表面凹陷垂直凹陷距离，垂直凹陷距离可以在从20nm至100nm的范围内，虽然也可以采用更小或更大的垂直凹陷距离。
参考图12C，可以例如通过化学气相沉积将包含电掺杂剂的掺杂半导体材料沉积在接触通孔结构81上方的凹陷中。掺杂半导体材料可以具有p型掺杂或n型掺杂。掺杂半导体材料中的掺杂剂浓度可以在从1.0×1016/cm3至2.0×1021/cm3的范围内，虽然也可以采用更低或更高的掺杂剂浓度。可以通过对本征半导体材料的原位掺杂或通过由离子注入的电掺杂剂的注入或通过等离子体掺杂将电掺杂剂引入到沉积的半导体材料中。可以通过诸如化学机械平坦化的平坦化工艺从包含至少一个接触级电介质材料层(71、73)的最顶部表面的水平平面上方移除掺杂半导体材料的超出部分。掺杂半导体材料的每个剩余部分构成垂直场效应晶体管的下有源区域82。下有源区域可以至少是源极区域或漏极区域的部分。例如，如果接触通孔结构81包括第一导电型的重掺杂的多晶硅，则下有源区域82可以包括第一导电型的轻掺杂的多晶硅，其具有1.0×1016/cm3至1.0×1018/cm3的掺杂剂浓度，以形成所谓的“低掺杂漏极”(LDD)源极或漏极结构(81、82)。每个下有源区域82可以形成在通孔腔的在接触通孔结构81上面的凹陷内。在一个实施例中，掺杂半导体材料包括掺杂多晶硅，其可以沉积为多晶材料或沉积为非晶材料并随后退火以成为多晶。
在替代实施例中，用来形成接触通孔结构81的至少一种导电材料可以包含掺杂半导体材料。在此情况下，可以采用相同的沉积和平坦化工艺将接触通孔结构81和下有源区域82形成为集成结构。换言之，导电线接触通孔腔69中的每一个可以填充有掺杂半导体材料，并且可以从包含至少一个接触级电介质材料层(71、73)的最顶部表面的水平平面上方移除掺杂半导体材料的超出部分。沉积的掺杂半导体材料的每个剩余部分可以构成单个掺杂半导体材料部分，其起到接触结构81和下有源区域82的组合的功能。
参考图12D，可以通过沉积和图案化导电材料层来将图案化导电材料部分形成在下有源区域82之上。导电材料层可以包含诸如掺杂非晶硅或掺杂多晶硅的掺杂半导体材料。导电材料层的厚度选择为约要形成的场效应晶体管的目标栅极长度。例如，导电材料层的厚度可以在从20nm至200nm的范围内，虽然也可以采用更大或更小的厚度。导电材料层被图案化为离散的导电材料部分，以形成导电材料部分85’。导电材料部分85’是过程中的结构，其随后被进一步图案化为栅电极。导电材料部分85’可以接触并覆盖下有源区域82的整个顶表面。导电材料部分85’形成在反阶梯式电介质材料部分65之上。接触通孔结构81延伸穿过部分65。可选的绝缘层(例如，硅氧化物层，未示出)可以形成在层73与部分85’之间，以防止部分82(例如，源极或漏极)与85’(例如，栅极)之间的短路。
参考图12E，电介质材料层可以形成在导电材料部分85’之上。电介质材料层在本文中称为晶体管级电介质材料层78，因为垂直场效应晶体管的栅电极和上有源区域随后形成在晶体管级电介质材料层78内。晶体管级电介质材料层78可以包含电介质材料，诸如未掺杂硅酸盐玻璃(即，硅氧化物)、掺杂硅酸盐玻璃或有机硅酸盐玻璃。可选地，可以例如通过化学机械平坦化或通过采用沉积电介质材料层78(诸如旋涂)的自平坦化工艺来平坦化晶体管级电介质材料层78的顶表面。晶体管级电介质材料层78的厚度(如在导电材料部分85’的顶表面上方测量)可以在从20nm至400nm的范围内，虽然也可以采用更大或更小的厚度。
参考图12F，穿过晶体管级电介质材料层78和导电材料部分85’的在接触通孔结构81上面的区域形成开口89。例如，光致抗蚀剂层(未示出)可以施加在晶体管级电介质材料层78之上并被光刻法地图案化以在其中形成开口。光致抗蚀剂层中的开口可以与下面的下有源区域82的区域重叠。可以通过采用图案化的光致抗蚀剂层作为蚀刻掩模的各向异性蚀刻将光致抗蚀剂层中的开口的图案转移穿过晶体管级电介质材料层78。每个开口89从晶体管级电介质材料层78的顶表面延伸到导电材料部分85’的底表面。在下面的导电通孔结构82上面的区域中穿过相应的导电材料部分85’形成每个开口89。
在一个实施例中，选择开口89的尺寸，使得开口89的区域至少包含相应的下面的下有源区域82的顶表面的区域的整体。在一个实施例中，下有源区域82的顶表面的整个区域可以物理上暴露在开口89下方。从而，每个导电部分85’可以与下有源区域82电隔离。开口89可以具有实质上垂直的侧壁。
参考图12G，栅极电介质84可以形成在导电材料部分85’上的开口89的侧壁上。导电材料部分85’的每个剩余部分构成相应的垂直场效应晶体管的栅电极85。一个或多个栅电极85可以用作垂直场效应晶体管的子集的共同栅电极。在一个实施例中，导电材料部分85’可以包含掺杂半导体材料(诸如掺杂多晶硅或掺杂非晶硅)，并且可以通过将导电材料部分85’的表面部分转换为电介质材料而形成栅极电介质84。例如，可以采用导电材料部分85’的掺杂半导体材料的表面部分的热氧化、热氮化、等离子体氧化和/或等离子体氮化来形成栅极电介质84。每个栅极电介质84可以形成为环形间隔体(即，环形状的间隔体)，其具有与栅电极85的高度相同的高度。就此而言，栅极电介质84自对准到栅电极85，并且可以具有与栅电极85的顶表面实质上共平面(即，与之位于相同的水平平面内)的顶表面，并且可以具有与栅电极85的底表面实质上共平面的底表面。替代地，栅极电介质84可以沉积到开口89中。
参考图12H，半导体填充材料部分83’可以形成在穿过晶体管级电介质材料层78和栅电极85的开口89内。半导体填充材料部分83’直接形成在栅极电介质84的内侧壁上。半导体填充材料部分83’可以包含本征半导体材料或轻掺杂半导体材料，轻掺杂半导体材料包含小于1.0×1017/cm3的浓度的掺杂剂，虽然一些情况下可以采用更大的掺杂剂浓度。掺杂剂可以原位提供或在沉积之后注入到半导体材料中。在一个实施例中，半导体填充材料部分83’的掺杂剂的导电型可以与下有源区域82中的掺杂剂的导电型相反。可以通过诸如化学气相沉积的共形沉积工艺来沉积半导体填充材料部分83’的半导体材料。半导体填充材料部分83’的半导体材料可以沉积为多晶半导体材料，或可以沉积为非晶半导体材料并随后退火以转化为多晶半导体材料。可以例如通过化学机械平坦化从包含晶体管级电介质材料层78的顶表面的水平平面上方移除沉积的半导体材料的超出部分。
参考图12I，可以通过在半导体填充材料部分83’的位于包含栅电极85的顶表面的第一水平平面上方且位于包含晶体管级电介质材料层78的顶表面的第二水平平面下方的区域周围或内注入电掺杂剂而形成可选的掺杂延伸区域86。可选的掺杂延伸区域86可以具有与下有源区域82相同导电型的掺杂，并且可以具有与半导体填充材料部分83’的位于相邻于栅极电介质84的部分相反类型的掺杂。上有源区域87可以形成在掺杂延伸区域86上方，使得每个上有源区域87邻接下面的掺杂延伸区域86。可以重掺杂每个区域87，同时可以轻掺杂区域86，以形成源极或漏极的LDD结构。在不采用掺杂延伸区域86的情况下，上有源区域87可以从包含栅电极85的顶表面的第一水平平面延伸到包含晶体管级电介质材料层78的顶表面的第二水平平面。在一个示例中，上有源区域87可以包括N+多晶硅漏极区域，区域86可以包括N-多晶硅LDD漏极区域，区域83可以包括P-多晶硅沟道区域，区域82可以包括N-多晶硅LDD源极区域，并且区域81可以包括接触字线或选择栅电极46的垂直N+多晶硅柱源极区域。
半导体填充材料部分83’的位于相邻于栅极电介质84的每个部分构成相应的垂直场效应晶体管的半导体沟道83。在一个实施例中，垂直场效应晶体管的下有源区域82可以是源极区域，并且垂直场效应晶体管的上有源区域87可以是漏极区域。在另一实施例中，垂直场效应晶体管的下有源区域82可以是漏极区域，并且垂直场效应晶体管的上有源区域97可以是源极区域。
参考图12J，可以通过沉积另一电介质材料将通孔级电介质材料层90形成在晶体管级电介质材料层78之上。通孔级电介质材料层90的电介质材料可以包含例如硅氧化物、有机硅酸盐玻璃、硅氮化物和/或氮掺杂有机硅酸盐玻璃。通孔级电介质材料层90的厚度可以在从100nm至500nm的范围内，虽然也可以采用更大或更小的厚度。
可以穿过通孔级电介质材料层90形成各种晶体管接触通孔结构(881、882、887)，以提供对垂直场效应晶体管的上有源区域87和对场效应晶体管的栅电极85的电接触。另外，可以穿过通孔级电介质材料层90、晶体管级电介质材料层78以及至少一个接触级电介质材料层(71、73)形成漏极接触通孔结构885，以接触NAND串101的含有存储器堆叠体结构55的漏极区域63。
集体地参考图13A和图13B以及图1，图示了各种晶体管接触通孔结构s(881、882、887)的示例性布线方案。两个电平移位器输出节点(level shifter output nodes)N10和N20可以连接到垂直场效应晶体管的各种输入节点。在此情况下，可以在位线级处的垂直场效应晶体管之上或在位线级上方的线级处提供沿着第一水平方向hd1延伸的两条金属线98A、98B。两条金属线98A、98B可以是总线线路的对，其将输出信号从电平移位器电路54A的两个相应的输出节点N10和N20传输到垂直场效应晶体管的子集的栅电极85。从而，可以通过由两条金属线98中的一条提供的相应的信号来电偏置垂直场效应晶体管的子集的每个栅电极85。第一型晶体管接触通孔结构881可以是连接到线98A的栅极接触通孔结构的集，以将第一输出信号N10从电平移位器电路传输到开关晶体管QN0至QN8和QN10的第一类型栅电极85，并且第二型晶体管接触通孔结构882可以是连接到线98B的栅极接触通孔结构的集，以将第二输出信号N20从电平移位器电路传输到晶体管QN9和QN11的第二类型栅电极85。可以采用有源区域接触通孔结构887，以将电信号提供到垂直场效应晶体管的上有源区域87。
可以形成附加的金属线，其沿着与第一水平方向hd1不同的第二水平方向hd2延伸。垂直场效应晶体管的每个上有源区域87可以电短接到相应的附加的金属线。附加的金属线可以电短接到图1中图示的各种节点CGDj、SGS、SGD以及SGDS。
在一个实施例中，导电层46可以形成沿着第一水平方向hd1以不同横向范围延伸的阶梯式表面。层46的每个阶梯式表面的边缘98(即，每个台阶的边缘)由图13B中的部分线示出。可以通过从节点N10或N20由沿着第一水平方向hd1延伸的两条金属线98A、98B中的一个提供的相应的信号来电偏置垂直场效应晶体管的每个栅电极85。在一个实施例中，可以由沿着与第一水平方向hd1不同的第二水平方向hd2延伸的金属线来偏置垂直场效应晶体管的每个上有源区域87。
根据本公开的各种实施例，提供了存储器装置，其包括位于基板(9、10)之上的绝缘层32和导电层46的交替堆叠体；存储器堆叠体结构55，其延伸穿过交替堆叠体并包含存储器膜50和垂直半导体沟道60；接触通孔结构81，其与相应的导电层46接触；以及垂直场效应晶体管，其包含在相应的接触通孔结构81上面的底部有源区域82。
在一个实施例中，垂直场效应晶体管的子集可以包括共同的栅电极85。在一个实施例中，垂直场效应晶体管的子集中的每一个可以包括圆柱形栅极电介质84，圆柱形栅极电介质84接触共同的栅电极85的相应的内侧壁并包封晶体管沟道83。在一个实施例中，共同的栅电极85可以包括半导体材料和电掺杂剂原子，并且垂直场效应晶体管中的每一个可以包括栅极电介质84，栅极电介质84包含半导体材料的电介质氧化物。
在一个实施例中，绝缘帽层70和(多个)接触级电介质层(71、73)可以在交替堆叠体(32、46)上面。垂直场效应晶体管中的每一个可以在包含(多个)接触级电介质层(71、73)的顶表面的水平平面内具有相应的晶体管沟道83与相应的下有源区域82之间的界面。可以提供晶体管级电介质材料层78，其横向地围绕垂直场效应晶体管的栅电极85且在其上面。可以提供通孔级电介质材料层90，其在晶体管级电介质材料层78上面，并且晶体管接触通孔结构(881、882、887)穿过通孔级电介质材料层90延伸。
在一个实施例中，垂直场效应晶体管中的每一个可以包括晶体管沟道83，晶体管沟道83自对准到垂直场效应晶体管的相应的上有源区域87。在一个实施例中，晶体管沟道83和上面的上有源区域87在相同位置处可以具有实质上相同的水平截面积。在一个实施例中，由于光刻对准期间可能存在穿过栅电极85的开口89的图案到下有源区域82的图案的重叠变化，垂直场效应晶体管的至少一个晶体管沟道83可以从相应的下有源区域82横向地偏移。
在一个实施例中，导电层46可以包括存储器堆叠体结构55内的存储器元件的字线464。垂直场效应晶体管可以包括字线开关，其控制偏置电压对字线464的施加。在一个实施例中，导电层46还可以包括至少一个选择栅电极(462、466)，其控制每个NAND串101的存储器堆叠体结构55的激活。至少一个选择栅电极(462、466)可以包含一个或多个源极侧选择栅电极462和/或一个或多个漏极侧选择栅电极466。垂直场效应晶体管还至少包括另一选择栅电极开关(即，连接到选择栅电极(462、466)的垂直场效应晶体管)，其控制另一偏置电压对选择栅电极的施加。
参考图14和图15，图示了用于实现本公开的垂直场效应晶体管的存储器装置的示例性布局。存储器装置可以包含存储器元件阵列100，其可以是存储器元件的三维阵列。三维阵列可以包含垂直NAND串101的存储器块102的二维阵列，各自在其中包含存储器元件的垂直阵列。
存储器块102对于块102中的全部NAND串101包含共同的字线和选择栅电极。相邻块102可以由背侧沟槽79分开或由浅沟槽分开，背侧沟槽79延伸穿过整个堆叠体(32、46)并且分开全部的选择栅电极和相邻块的字线，浅沟槽仅分开相邻块的一个或多个漏极选择电极。从而，相邻块102可以共用相同的字线和源极选择栅电极，但具有不同的漏极选择栅电极。
每个存储器元件阵列100提供有至少一个字线解码器，字线解码器包含基板级外围装置区域220(例如，含有电平移位器/数据锁存器的装置201，诸如CMOS装置，和/或基板中或上的其他行驱动器电路)和位于阶梯式台阶接触区域300中的垂直字线开关场效应晶体管315的区域。可以仅在存储器元件阵列100的一侧上提供字线解码器(220、315)，如图14所示，或可以在存储器元件阵列100的两个相对侧上提供字线解码器(220、315)，如图15所示。替代地，垂直字线开关晶体管315可以位于阵列100的相反行侧上，而基板级外围装置区域220可以仅位于阵列100的一侧上。每个存储器块102可以提供有两条金属线98A、98B，其共用相同集的源极选择和漏极选择栅电极来将输出信号的对从电平移位器电路54A的节点N10和N20通过晶体管315传输到存储器块。位线解码器240(例如，感测放大器)可以位于存储器元件阵列100的列侧上。位线BLi连接到位线解码器240。位线延伸垂直于线98A、98B，并且垂直于字线和选择栅电极。
在一个实施例中，本公开的实施例的存储器装置可以包含单片三维NAND存储器装置。导电层46可以包含位于第一级的第一导电层和位于与第一级不同的第二级的第二导电层。第一和第二导电层可以包括或可以电连接到单片三维NAND存储器装置的相应的字线。基板(9、10)可以包括硅基板。单片三维NAND存储器装置可以包括硅基板之上的单片三维NAND串的阵列。单片三维NAND串的阵列的第一装置级中的至少一个存储器单元可以位于单片三维NAND串的阵列的第二装置级中的另一存储器单元之上。硅基板可以含有集成电路，集成电路包括位于硅基板上的存储器装置的驱动器电路。单片三维NAND串的阵列可以包括多个半导体沟道。多个半导体沟道中的每一个的至少一个端部部分实质上垂直于基板的顶表面延伸。单片三维NAND串的阵列可以包括多个电荷储存元件。每个电荷储存元件可以位于相邻于多个半导体沟道中的相应的一个。单片三维NAND串的阵列可以包括具有条形状的多个控制栅电极，条形状实质上平行于基板的顶表面延伸。多个控制栅电极可以至少包括位于第一装置级中的第一控制栅电极和位于第二装置级中的第二控制栅电极。
本公开的含有位于接触区域300之上的垂直薄膜晶体管字线开关晶体管315的实施例与其中整个字线解码器(包含字线和选择栅极开关晶体管)形成在基板中或上的现有技术装置相比提供以下非限制性优点。
第一，字线开关晶体管315可以形成在现有的字线接触区域300之上，其缩小裸芯大小并降低装置成本。第二，可以缩小存储器块102大小，因为不需要具有多于三条金属线的复杂金属布线。相反地，每个块102可以使用在行方向上(即，在字线方向hd1上)延伸的两条金属线98A、98B。从而，金属布局变得很松弛(relaxed)(即，每个块仅金属线98A、98B，其连接到相应的节点N10、N20)。金属线数目上的降低提高了装置可靠性和速度，并降低了装置制造成本。
由于金属线很松弛(即，每个存储器块102可以仅使用两条线98A、98B)，存储器阵列100的两个行侧都可以连接到位于存储器阵列的相对行侧上的分开的字线开关晶体管315，如图15所示。从而，可以从阵列的左侧和右侧两者驱动字线。此配置与字线长度就RC延迟而言变为一半的配置近似相同，其在对裸芯大小最小影响的情况下提供几乎四倍更快的字线斜坡速度(word line ramp speed)。
虽然前面涉及特定的实施例，应理解，本公开不限于此。本领域普通技术人员将想到，可以对所公开的实施例进行各种修改，并且这样的修改意图在本公开的范围内。在本公开中阐述了采用特定的结构和/或配置的实施例的情况下，应理解，本公开可以用功能上等同的任意其他兼容结构和/或配置实践，前提是这样的替换未被明确禁止或对本领域普通技术人员已知是不可能的。本文中引用的全部出版物、专利申请以及专利通过引用以其整体并入本文。

Claims (23)

1.一种存储器装置，包括：
位于基板之上的绝缘层和导电层的交替堆叠体，其中所述导电层形成阶梯式表面；
存储器堆叠体结构，所述存储器堆叠体结构延伸穿过所述交替堆叠体并包含存储器膜和垂直半导体沟道；以及
垂直场效应晶体管，所述垂直场效应晶体管位于所述阶梯式表面之上并电接触相应的导电层。
2.如权利要求1所述的存储器装置，其中：
所述垂直场效应晶体管各自包含底部有源区域，所述底部有源区域在相应的垂直接触通孔结构上面并与相应的垂直接触通孔结构接触，所述相应的垂直接触通孔结构位于与相应的导电层接触，使得所述垂直场效应晶体管电接触相应的导电层；
所述阶梯式表面沿着第一水平方向以不同的横向范围延伸；并且
所述垂直场效应晶体管的每个栅电极电连接到沿着所述第一水平方向延伸的两条金属线中的一条。
3.如权利要求2所述的存储器装置，其中：
每个垂直场效应晶体管包括垂直薄膜晶体管；
每个底部有源区域包括所述垂直薄膜晶体管的源极区域；
所述垂直薄晶体管的每个上有源区域由金属线来加偏压，所述金属线沿着与所述第一水平方向不同的第二水平方向延伸。
4.如权利要求1所述的存储器装置，其中垂直场效应晶体管在存储器堆叠体结构的阵列的相对侧上位于所述阶梯式表面之上。
5.如权利要求1所述的存储器装置，其中：
所述垂直场效应晶体管的子集包括共同的栅电极；并且
所述垂直场效应晶体管的子集中的每一个包括圆柱形栅极电介质，所述圆柱形栅极电介质接触所述共同的栅电极的相应的内侧壁并且包封晶体管沟道。
6.根据权利要求5所述的存储器装置，其中：
所述共同的栅电极包括半导体材料和电掺杂剂原子；并且
所述圆柱形栅极电介质包括所述半导体材料的电介质氧化物。
7.如权利要求1所述的存储器装置，还包括在所述交替堆叠体上面的至少一个接触级电介质层，其中所述垂直场效应晶体管中的每一个具有在水平平面内的相应的下有源区域与相应的晶体管沟道之间的界面，所述水平平面包含所述至少一个接触级电介质层的顶表面。
8.如权利要求1所述的存储器装置，还包括：
晶体管级电介质材料层，所述晶体管级电介质材料层横向地围绕所述垂直场效应晶体管的栅电极并在所述垂直场效应晶体管的栅电极上面；以及
通孔级电介质材料层，所述通孔级电介质材料层在所述晶体管级电介质材料层上面，晶体管接触通孔结构穿过所述晶体管级电介质材料层延伸。
9.如权利要求1所述的存储器装置，其中：
所述垂直场效应晶体管中的每一个包括晶体管沟道，所述晶体管沟道自对准到其相应的上有源区域；并且
所述垂直场效应晶体管的至少一个晶体管沟道从相应的下有源区域横向地偏移。
10.如权利要求1所述的存储器装置，其中：
所述存储器装置包括垂直NAND装置；
所述导电层包括所述存储器堆叠体结构内的存储器元件的字线；并且
所述垂直场效应晶体管包括字线开关，所述字线开关控制对所述字线施加偏置电压。
11.如权利要求10所述的存储器装置，其中：
所述导电层还包括选择栅电极，所述选择栅电极控制所述存储器堆叠体结构的激活；
所述垂直场效应晶体管还包括选择栅电极开关，所述选择栅电极开关控制对所述选择栅电极施加另一偏置电压；并且
字线数据锁存器的一个或多个CMOS装置和字线电平移位器电路在外围区域中位于基板上或基板中并电连接到所述垂直场效应晶体管的栅电极。
12.如权利要求1所述的存储器装置，其中：
所述存储器装置包括位于所述基板之上的垂直NAND装置；
所述导电层包括或电连接到所述NAND装置的相应的字线；
所述基板包括硅基板；
所述垂直NAND装置包括所述硅基板之上的单片三维NAND串的阵列；
所述单片三维NAND串的阵列的第一装置级中的至少一个存储器单元位于所述单片三维NAND串的阵列的第二装置级中的另一存储器单元之上；
所述硅基板含有集成电路，所述集成电路包括位于所述硅基板上的所述存储器装置的驱动器电路；并且
所述单片三维NAND串的阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部部分实质上垂直于所述基板的顶表面延伸；
多个电荷储存元件，每个电荷储存元件位于相邻于所述多个半导体沟道中的相应的一个；以及
多个控制栅电极，所述多个控制栅电极具有实质上平行于所述基板的顶表面延伸的条形状，所述多个控制栅电极至少包括位于所述第一装置级中的第一控制栅电极和位于所述第二装置级中的第二控制栅电极。
13.一种制造存储器装置的方法，包括：
形成存储器堆叠体结构，所述存储器堆叠体结构延伸穿过位于基板之上的绝缘层和导电层的交替堆叠体，其中所述存储器堆叠体结构包含存储器膜和垂直半导体沟道；
在所述导电层上形成接触通孔结构；以及
在相应的接触通孔结构上形成垂直场效应晶体管。
14.根据权利要求13所述的方法，还包括：
图案化所述导电层以形成阶梯式表面，所述阶梯式表面沿着第一水平方向以台阶区域中的不同横向范围延伸；以及
形成两条金属线，所述两条金属线沿着所述第一水平方向在所述垂直场效应晶体管上方延伸，其中所述垂直场效应晶体管的每个栅电极电连接到所述两条金属线中的一条。
15.根据权利要求14所述的方法，还包括形成附加的金属线，所述附加的金属线沿着与所述第一水平方向不同的第二水平方向延伸，其中所述垂直场效应晶体管的每个上有源区域电短接到相应的附加的金属线。
16.根据权利要求15所述的方法，其中由以下形成所述接触通孔结构：
穿过所述导电层上面的电介质材料部分形成通孔腔；
用导电材料填充所述通孔腔；以及
使所述导电材料凹陷在所述电介质材料部分的顶表面下方，其中所述导电材料的剩余部分构成所述接触通孔结构。
17.根据权利要求16所述的方法，还包括在所述通孔腔的在所述接触通孔结构上面的凹陷内形成下有源区域，其中所述导电材料包括重掺杂的半导体柱，并且所述下有源区域包括至少部分的源极区域。
18.根据权利要求14所述的方法，其中所述接触通孔结构在所述台阶区域中直接形成在所述导电层的相应的顶表面上，所述导电层在所述台阶区域中以不同的横向范围水平地延伸。
19.根据权利要求13所述的方法，还包括：
在含有所述接触通孔结构的电介质材料部分之上形成导电材料部分；
在所述导电通孔结构上面的区域中穿过所述导电材料部分形成开口；
穿过所述导电材料部分在所述开口的侧壁上形成栅极电介质，其中所述导电材料部分的剩余部分构成所述垂直场效应晶体管的子集的栅电极。
20.根据权利要求19所述的方法，还包括：
通过在所述栅极电介质上沉积半导体材料，穿过所述导电材料部分在所述开口中形成晶体管沟道；以及
形成在所述晶体管沟道上面的上有源区域。
21.根据权利要求20所述的方法，还包括：
在所述导电材料部分之上形成晶体管级电介质材料层；
在所述晶体管级电介质材料层之上形成通孔级电介质材料层；以及
穿过所述通孔级电介质材料层并在所述上有源区域上形成晶体管接触通孔结构。
22.根据权利要求13所述的方法，其中：
所述导电层包括所述存储器堆叠体结构内的存储器元件的字线和选择栅电极；并且
所述垂直场效应晶体管包括字线开关，所述字线开关控制对所述字线和对所述选择栅电极施加偏置电压。
23.根据权利要求13所述的方法，其中：
所述存储器装置包括位于所述基板之上的垂直NAND装置；
所述导电层包括或电连接到所述NAND装置的相应的字线；
所述基板包括硅基板；
所述垂直NAND装置包括所述硅基板之上的单片三维NAND串的阵列；
所述单片三维NAND串的阵列的第一装置级中的至少一个存储器单元位于所述单片三维NAND串的阵列的第二装置级中的另一存储器单元之上；
所述硅基板含有集成电路，所述集成电路包括位于所述硅基板上的所述存储器装置的驱动器电路；并且
所述单片三维NAND串的阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部部分实质上垂直于所述基板的顶表面延伸；
多个电荷储存元件，每个电荷储存元件位于相邻于所述多个半导体沟道中的相应的一个；以及
多个控制栅电极，所述多个控制栅电极具有实质上平行于所述基板的顶表面延伸的条形状，所述多个控制栅电极至少包括位于所述第一装置级中的第一控制栅电极和位于所述第二装置级中的第二控制栅电极。
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