TWI787096B

TWI787096B - 半導體結構

Info

Publication number: TWI787096B
Application number: TW111108635A
Authority: TW
Inventors: 賴二琨; 龍翔瀾
Original assignee: 旺宏電子股份有限公司
Priority date: 2022-03-09
Filing date: 2022-03-09
Publication date: 2022-12-11
Also published as: TW202337013A

Abstract

一種半導體結構，包含具有相鄰的陣列區與周邊區的基板、階梯狀地設置在周邊區上的複數個堆疊，其中各堆疊包含絕緣層以及設置在絕緣層上的導體層。半導體結構更包含分別設置在導體層上的多晶矽層、分別設置於多晶矽層上的氧化物層、設置在堆疊、多晶矽層與氧化物層上的介電層，以及多個接觸柱。位在導體層中的同一層上的絕緣層與多晶矽層之間相隔一距離。接觸柱分別穿過介電層與氧化物層，以與對應的多晶矽層連接。

Description

半導體結構

本揭露是關於一種半導體結構。

近年來，半導體裝置的結構不斷改變，且半導體裝置的儲存容量不斷增加。記憶體裝置被應用於許多產品(例如數位相機、手機及電腦等)的儲存元件中。隨著這些應用的增加，記憶體裝置的需求集中在小尺寸與大儲存容量上。為了滿足此條件，需要具有高元件密度與小尺寸的記憶體裝置及其製造方法。

因此，期望開發出具有更多數量之多個堆疊平面的三維(three-dimensional，3D)記憶體裝置，以達到更大的儲存容量、改善品質並同時保持記憶體裝置的小尺寸。

根據本揭露的一實施方式，提供一種半導體結構，包含具有相鄰的陣列區與周邊區的基板、階梯狀地設置在周邊區上的複數個堆疊，其中各堆疊包含絕緣層以及設置在絕緣層上的導體層。半導體結構更包含分別設置在導體層上的多晶矽層、分別設置於多晶矽層上的氧化物層、設置在堆疊、多晶矽層與氧化物層上的介電層，以及多個接觸柱。位在導體層中的同一層上的絕緣層與多晶矽層之間相隔一距離。接觸柱分別穿過介電層與氧化物層，以與對應的多晶矽層連接。

在一些實施例中，多晶矽層為經摻雜的多晶矽。

在一些實施例中，位在導體層的同一層上的絕緣層與多晶矽層之間由介電層所隔開。

在一些實施例中，多晶矽層由對應的氧化物層內縮。

在一些實施例中，氧化物層由對應的導體層橫向凸出。

在一些實施例中，對應的絕緣層與多晶矽層之間的距離約為10nm至70nm。

在一些實施例中，氧化物層的厚度約為50Å至175Å。

在一些實施例中，多晶矽層的厚度約為10nm至70nm。

在一些實施例中，接觸柱更分別穿過多晶矽層，以與對應的導體層連接。

在一些實施例中，堆疊更延伸進入陣列區，使導體層作為記憶體單元的閘極結構。

本揭露的一些實施方式所提供的半導體結構透過在階梯狀的導體層的表面上設置多晶矽層，以讓接觸通孔所對應的導體層處被多晶矽層所保護，如此一來，便可以解決因導體層厚度太薄且不同位置的接觸通孔的蝕刻深度差異過大而導致的開孔失敗的問題。

以下將以圖式及詳細說明清楚說明本揭露之精神，任何所屬技術領域中具有通常知識者在瞭解本揭露之較佳實施例後，當可由本揭露所教示之技術，加以改變及修飾，其並不脫離本揭露之精神與範圍。

參照第1圖，其為本揭露的半導體結構的一實施例的剖面圖。半導體結構100包含基板110、堆疊在基板110上的複數個絕緣層120及複數個導體層130、穿過絕緣層120與導體層130的多個記憶體單元140，以及多個接觸柱150。絕緣層120與導體層130為交替地堆疊設置在基板110上。

基板110具有相鄰的陣列區112(array region)與周邊區114(peripheral region)，其中每一個導體層130具有相連的第一區段132及第二區段134，第一區段132設置在陣列區112上，且第二區段134設置在周邊區114上。換句話說，每個導體層130延伸通過陣列區112及周邊區114。此外，每一個導體層130中的第一區段132的長度L1可相同，且每一個導體層130中第二區段134的長度L2可相異。舉例來說，第二區段134的長度L2可由最底部的導體層130的第二區段134至最頂部的導體層130的第二區段134逐漸減小，使得位於周邊區114上之導體層130的第二區段134為階梯狀配置。絕緣層120為配置在導體層130之間，也因此，位於周邊區114上的絕緣層120為同樣的階梯狀配置。介電層220則覆蓋在絕緣層120與導體層130上。

記憶體單元140為穿過介電層220設置的垂直式的記憶體單元，導體層130則是圍繞於記憶體單元140設置，以作為記憶體單元140的閘極結構，又稱字元線(word line,WL)。在一些實施例中，記憶體單元140包含有ONO儲存層、通道層等結構。

在一些實施例中，設置在陣列區112的記憶體單元140為穿過絕緣層120與導體層130而後與基板110中對應的訊號線，例如對應的源極線電性連接，而設置在周邊區114的記憶體單元140則是穿過絕緣層120與導體層130，但是與基板110絕緣。換言之，設置在周邊區114的記憶體單元140可以視為虛設(dummy)的記憶體單元，其作用在於平衡製程中的負載(loading)。在一些實施例中，在陣列區112的記憶體單元140的分布密度大於在周邊區114的記憶體單元140的分布密度。

由於在周邊區114中，導體層130的第二區段134為階梯狀配置，因此周邊區114中的每一個記憶體單元140可穿過不同數量的導體層130。詳細來說，較靠近陣列區112的記憶體單元140可穿過較多的導體層130，而較遠離陣列區112的記憶體單元140可穿過較少的導體層130。

接觸柱150設置在周邊區114上，穿過介電層220且接觸導體層130其中一者的第二區段134。換言之，當導體層130作為字元線的時候，接觸柱150作為字元線接觸(word line contact)使用。

而隨著記憶體密度越來越高，絕緣層120與導體層130的疊層數量也越來越多，較靠近陣列區112的接觸柱150與較遠離陣列區112的接觸柱150之間的深度差也越來越大，因此，蝕刻介電層220製作接觸通孔的控制精度的難度也隨之提升。本揭露便提供了一種半導體結構，其進一步在階梯狀配置的導體層130的上表面設置有多晶矽層180，以在蝕刻接觸通孔時藉由多晶矽層180作為緩衝，藉以解決在階梯狀配置中因接觸通孔的蝕刻深度差過大，而導致開孔失敗的問題。

參照第2圖至第11圖，其為製作本揭露之半導體結構的一實施例，於不同製作階段的剖面圖。須注意的是，為了清楚表現本揭露的半導體結構的一實施例的特徵，第2圖至第11圖中僅繪示第1圖中的周邊區，並且省略了第1圖中的記憶體單元。

首先，在第2圖中，在基板110上形成交替堆疊的多個絕緣層120及多個犧牲層170至基板110上，其中最底層的絕緣層120設置於基板110上。絕緣層120的材料不同於犧牲層170的材料。舉例而言，絕緣層120的材料可由包含氧化矽或其他介電質的材料所製成，而犧牲層170可由包含氮化矽的材料所製成，但並不用以限制本揭露。在一些實施例中，犧牲層170的厚度可以相同或是相異，也就是說，每一個絕緣層120之間的距離可相同或是相異。犧牲層170的厚度可以相同或是相異於絕緣層120的厚度。舉例而言，在一些實施例中，絕緣層120的厚度約為10nm至50nm，犧牲層170的厚度約為10nm至70nm。

在製作多個絕緣層120及多個犧牲層170的堆疊的時候，成對的絕緣層120與犧牲層170以不同的程度(例如，長度)被移除。舉例來說，以較大的程度移除絕緣層120的最頂層及犧牲層170的最頂層，並以較小的程度移除絕緣層120的最底層及犧牲層170的最底層，並且使得剩餘的絕緣層120及剩餘的犧牲層170形成階梯狀配置。更具體地說，成對的絕緣層120與犧牲層170是指犧牲層170在絕緣層120上的組合，且成對的絕緣層120與犧牲層170具有大致上相同的長度，而在較下層的成對的絕緣層120與犧牲層170會橫向地從較上層的成對的絕緣層120與犧牲層170凸出。一個較厚的絕緣層120設置在成對的絕緣層120及犧牲層170的多個堆疊的頂表面上。

參閱第3圖，接著沉積多晶矽層180在前述的結構上，其中多晶矽層180為沉積在露出來的犧牲層170的上表面與側表面以及沉積在絕緣層120的側表面。在一些實施例中，多晶矽層180為未經摻雜的多晶矽材料。在一些實施例中，由於沉積的條件不同，多晶矽層180可能是共形地沉積在露出來的犧牲層170的上表面與側表面以及絕緣層120的側表面，亦即，多晶矽層180在犧牲層170的上表面的厚度t1與多晶矽層180在犧牲層170的側表面以及絕緣層120的側表面的厚度t2大致相同。或者，多晶矽層180可能是非共形地沉積在露出來的犧牲層170的上表面與側表面以及絕緣層120的側表面，亦即，多晶矽層180在犧牲層170的上表面的厚度t1可能會大於多晶矽層180在犧牲層170的側表面以及絕緣層120的側表面的厚度t2。

參照第4圖，進行離子佈植，其中離子佈植為具有方向性的。具體而言，離子佈植的方向為垂直地從上而下進行，即離子佈植的方向大致平行於基板110的法線方向，而讓多晶矽層180的上表面的離子佈質濃度遠大於多晶矽層180的側表面的離子佈質濃度。在一些實施例中，多晶矽層180的側表面的離子佈質濃度極低，甚至可以視為未摻雜的多晶矽。在一些實施例中，離子佈植是N型的離子佈植，如砷或是磷的離子佈植。

參照第5圖，接著進行氧化製程，以在多晶矽層180的表面上形成氧化物層190。由於多晶矽層180的表面的離子佈質濃度不同，形成氧化物的速率也隨之出現差異。舉例而言，多晶矽層180在N型的離子佈質濃度較高的地方，如多晶矽層180的上表面處，其形成氧化物的速率會明顯大於多晶矽層180在N型的離子佈質濃度較低的地方，如多晶矽層180的側表面處，而讓氧化物層190在多晶矽層180的上表面上的厚度t3明顯大於氧化物層190在多晶矽層180的側表面上的厚度t4。在一些實施例中，氧化物層190在多晶矽層180的上表面上的厚度t3約為氧化物層190在多晶矽層180的側表面上的厚度t4的兩倍至六倍。在一些實施例中，氧化物層190在多晶矽層180的上表面上的厚度t3約為100Å至200Å，氧化物層190在多晶矽層180的側表面上的厚度t4約為25Å至50Å。

參照第6圖，接著進行濕式蝕刻製程，包含將如第5圖所示的結構浸泡於蝕刻液中。由於濕式蝕刻為等向性的蝕刻，因此，可以在移除多晶矽層180的側表面上的氧化物層190之後，多晶矽層180的上表面上的氧化物層190變薄而仍然保留在多晶矽層180的上表面上。經薄化的氧化物層190在多晶矽層180的上表面上的厚度t3’約為50Å至175Å。

在一些實施例中，濕式蝕刻製程所使用的蝕刻液可以為緩衝氧化物蝕刻液(buffered oxide etchant, BOE)或是稀釋的氫氟酸(dilute hydrofluoric acid, dHF)等對氧化物具有較高蝕刻速率的蝕刻液。

更具體地說，在第6圖的結構中，多晶矽層180連續地覆蓋在呈階梯狀配置的絕緣層120與犧牲層170上，其中氧化物層190覆蓋在多晶矽層180的上表面上，而多晶矽層180的側表面從氧化物層190露出。

接著參照第7圖，進行另一蝕刻製程，以部分地移除多晶矽層180，此蝕刻製程中所選用的蝕刻劑為對多晶矽層180具有較快蝕刻速率，而對氧化物層190、絕緣層120以及犧牲層170具有較低蝕刻速率的蝕刻劑，使得在經過蝕刻製程之後，讓多晶矽層180相對於氧化物層190內縮且露出絕緣層120以及犧牲層170的側表面。

第7圖中的蝕刻製程較佳地為等向性蝕刻，其可以為濕式蝕刻或是乾式蝕刻。若是第7圖中的蝕刻製程為濕式蝕刻，則可以選用氢氧化四甲铵(tetramethylammonium hydroxide；TMAH)或是由NH ₄OH、H ₂O ₂和H ₂O之混合物所組成之標準潔淨1溶液(SC1溶液)作為蝕刻劑，將結構浸泡在蝕刻劑中進行蝕刻製程。若是第7圖中的蝕刻製程為乾式蝕刻，則可以選用含氯的氣體，如含有Cl ₂、CCl ₂F ₂等化學氣體作為蝕刻劑，將含氯的氣體通入腔室中進行蝕刻反應。

由於第7圖中的蝕刻製程為等向性蝕刻，因此可以從未被氧化物層190所覆蓋的多晶矽層180的側表面開始進行蝕刻反應，接著繼續蝕刻多晶矽層180，直至絕緣層120以及犧牲層170的側表面露出為止。如前所述，由於多晶矽層180為經過具有方向性(垂直方向)的離子佈植，且多晶矽層180是從側表面開始被蝕刻，因此，所殘留的多晶矽層180可以視為經摻雜的多晶矽層。

而在進行完蝕刻製程之後，在殘留的多晶矽層180的第一端180A與絕緣層120之間會形成空腔200，而在殘留的多晶矽層180的第二端180B處則具有內凹於氧化物層190的凹口210。換言之，殘留的多晶矽層180的第一端180A與第二端180B分別由多晶矽層180上方的氧化物層190內縮。

接著參照第8圖，形成介電層220填補第7圖的結構中的空腔200與凹口210，介電層220更沉積在絕緣層120以及犧牲層170的疊層上。在一些實施例中，介電層220的材料不同於犧牲層170的材料。舉例而言，犧牲層170的材料可以為氮化物，而介電層220的材料可以為氧化物。

在一些實施例中，沉積介電材料以形成介電層220的步驟包含先共形(conformal)沉積，如透過原子層沉積(atomic layer deposition，ALD)的方式沉積介電材料在第7圖的結構上，以填補第7圖中的空腔200與凹口210。在一些實施例中，共形地沉積約50Å至200Å的介電材料即可填補第7圖中的空腔200與凹口210。

而後，再使用共形或是非共形的沉積方式將介電材料沉積在絕緣層120以及犧牲層170的疊層上，接著進行平坦化製程，讓最上層的多晶矽層180被露出來，以及讓最上層的多晶矽層180的上表面與介電層220的上表面共平面。

在一些實施例中，雖然介電層220與氧化物層190的材料皆是氧化物，如二氧化矽，但是由於製程的差異，兩者仍在材料特性上有些許不同。舉例而言，由於氧化物層190是將多晶矽材料表面氧化得到，而介電層220是透過沉積的方式得到，因此，氧化物層190的密度會大於介電層220的密度。

參照第9圖，移除第8圖中的最上層的多晶矽層180，接著再繼續沉積介電材料並再次進行平坦化，以增加介電層220的厚度，使其完全覆蓋底下的階梯狀的絕緣層120以及犧牲層170的疊層，其中最頂層的絕緣層120的上表面高於最頂層的氧化物層190的上表面。

參照第10圖，進行閘極替換製程，以將第9圖中的犧牲層170替換為導體層130，以作為記憶體單元的閘極結構。在一些實施例中，導體層130的材料包含氮化鈦或是鎢。在一些實施例中，多晶矽層180由氧化物層190內縮，而氧化物層190的兩端由多晶矽層180的兩端橫向凸出。在一些實施例中，氧化物層190橫向凸出於其所在的對應導體層130的側表面。

在一些實施例中，同層的絕緣層120與多晶矽層180，即位在同一導體層130上的絕緣層120與多晶矽層180之間是被介電層220所隔開，而位在同一導體層130上的絕緣層120與多晶矽層180之間的距離d約為10nm至70nm，多晶矽層180的厚度T約為10nm至70nm，氧化物層190的厚度t3’約為50Å至175Å。在一些實施例中，多晶矽層180的厚度T可以等於或是相異於絕緣層120的厚度，但是多晶矽層180的厚度T不得大於成對的絕緣層120與導體層130的厚度和。

參照第11圖，接著在第10圖的結構中形成多個接觸通孔，接著在接觸通孔中填入金屬作為接觸柱150，其中接觸柱150可以穿過氧化物層190而著陸在多晶矽層180上或是伸入多晶矽層180中而與多晶矽層180連接。由於多晶矽層180為經摻雜的，因此，接觸柱150可以透過多晶矽層180與對應的導體層130電性連接，以作為閘極結構的接觸柱。由於接觸通孔對應的導體層130處被多晶矽層180以及氧化物層190所保護住，因此，可以讓形成接觸通孔時的蝕刻步驟不至於直接打穿導體層130。

或者，如第12圖所示，在其他的一些實施例中，在形成如第10圖所示的結構之後，先進行第一次蝕刻，讓接觸通孔先穿過氧化物層190並停在多晶矽層180，接著再進行第二次蝕刻，讓接觸通孔可以進一步穿過多晶矽層180，並停在導體層130的表面或是伸入導體層130中，而後在接觸通孔中填入金屬作為接觸柱150，其中接觸柱150可以著陸在導體層130上或是伸入導體層130中，以作為閘極結構的接觸柱。由於形成接觸柱150的接觸通孔是經過兩次的蝕刻，因此更能有效地控制接觸通孔的蝕刻深度，有效避免因導體層130厚度太薄而難以將接觸柱150定位在導體層130上的問題。

雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何熟習此技藝者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

100:半導體結構 110:基板 112:陣列區 114:周邊區 120:絕緣層 130:導體層 132:第一區段 134:第二區段 140:記憶體單元 150:接觸柱 170:犧牲層 180:多晶矽層 180A:第一端 180B:第二端 190:氧化物層 200:空腔 210:凹口 220:介電層 L1,L2:長度 t1,t2,t3,t3’,t4,T:厚度 d:距離

為讓本揭露之目的、特徵、優點與實施例能更明顯易懂，所附圖式之詳細說明如下：第1圖為本揭露的半導體結構的一實施例的剖面圖。第2圖至第11圖為製作本揭露之半導體結構的一實施例於不同製作階段的剖面圖。第12圖為本揭露之半導體結構的另一實施例的剖面圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

110:基板

114:周邊區

120:絕緣層

130:導體層

150:接觸柱

180:多晶矽層

190:氧化物層

220:介電層

Claims

一種半導體結構，包含：一基板，具有相鄰的一陣列區與一周邊區；複數個堆疊，階梯狀地設置在該周邊區上，其中各該堆疊包含一絕緣層以及設置在該絕緣層上的一導體層；複數個多晶矽層，分別設置在該些導體層上，其中位在該些導體層中的同一層上的各該絕緣層與各該多晶矽層之間相隔一距離；複數個氧化物層，分別設置於該些多晶矽層上；一介電層，設置在該些堆疊、該些多晶矽層與該些氧化物層上；以及複數個接觸柱，分別穿過該介電層與該些氧化物層，以與對應的該些多晶矽層連接。
如請求項1所述之半導體結構，其中該些多晶矽層為經摻雜的多晶矽。
如請求項1所述之半導體結構，其中位在該些導體層的同一層上的各該絕緣層與各該多晶矽層之間由該介電層所隔開。
如請求項1所述之半導體結構，其中各該多晶矽層由對應的各該氧化物層內縮。
如請求項1所述之半導體結構，其中各該氧化物層由對應的各該導體層橫向凸出。
如請求項1所述之半導體結構，其中對應的各該絕緣層與各該多晶矽層之間的該距離約為10nm至70nm。
如請求項1所述之半導體結構，其中各該氧化物層的厚度約為50Å至175Å。
如請求項1所述之半導體結構，其中各該多晶矽層的厚度約為10nm至70nm。
如請求項1所述之半導體結構，其中該些接觸柱更分別穿過該些多晶矽層，以與對應的該些導體層連接。
如請求項1所述之半導體結構，其中該些堆疊更延伸進入該陣列區，使該些導體層作為複數個記憶體單元的閘極結構。