TWI622132B - 三維電路及其製造方法 - Google Patents

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Abstract

多層電路（例如，3D記憶體陣列）具有一組圍繞配置在多層區域的周邊的接觸區域，其中連線形成至在W個層中的電路元件。各接觸區域具有多個在其上具有著陸區的梯級，其包括在多達M個層上的梯級，其中M可遠小於W。接觸區域的組合在全部W個層上提供著陸區，在組合中的各接觸區域具有在W個層的不同子集上的著陸區。一種裝置的形成方法，使用蝕刻-修整製程以在全部接觸區域中形成M個層，且在一些接觸區域中使用一次或多次的非等向性蝕刻。

Description

三維電路及其製造方法
本發明總體上是有關於一種高密度積體電路裝置，且特別是有關於一種用於多層(multilevel)三維裝置的層間連接件(interlevel connector)的形成方法。
在記憶體裝置的製造中，積體電路上每單位面積的資料量可以是一關鍵因素。因此，當記憶體裝置的關鍵尺寸達到微影技術的極限時，為了達成更高的儲存密度以及較低的每位元的成本，已提出用於堆疊多層記憶胞(memory cell)的技術。
舉例來說，在賴(Lai)等人「多層可堆疊薄膜電晶體反及閘型快閃記憶體(A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-Type Flash Memory)」(IEEE Int’l Electron Devices Meeting,11-13 Dec.2006)以及在榮格(Jung)等人「使用用於超過30奈米節點之ILD和TANOS結構上的堆疊單晶矽層的三維堆疊反及閘快閃記憶體技術(Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node)」(IEEE Int’l Electron Devices Meeting,11-13 Dec.2006)的文獻中，薄膜電晶體(thin film transistor)技術應用至電荷捕捉記憶體(charge trapping memory)。
又，在詹森(Johnson)等人「具有二極體/反熔絲記憶胞之三維陣列的512-Mb PROM(512-Mb PROM With a Three-Dimensional Array of Diode/Anti-fuse Memory Cells)」(IEEE J.of Solid-State Circuits,vol.38,no.11,Nov.2003)的文獻中，交叉點陣列(cross-point array)技術已應用於反熔絲記憶體(anti-fuse memory)。亦可參照克利夫斯(Cleeves)之標題為「三維記憶體(Three-Dimensional Memory)」的美國專利案第7,081,377號案。
於電荷捕捉記憶體技術中提供垂直反及閘胞的另一種結構描述於金(Kim)等人「用於具有VRAT和PIPE之超高密度快閃記憶體的新穎三維結構(Novel 3-D Structure for Ultra-High Density Flash Memory with VRAT and PIPE)」(2008 Symposium on VLSI Technology Digest of Technical Papers；17-19 June 2008；pages 122-123)的文獻中。
在三維(three-dimensional；3D)堆疊記憶體裝置中，用於耦接記憶胞下層至周邊電路(諸如解碼器(decorder)、驅動器(driver)等)的導電內連線穿過上層。已形成階梯(stairstep)結構以適應內連線，使得垂直層間連線可連接至電路的各層著陸區(landing area)上，垂直層間連線延伸至堆疊的頂層上的平面 以藉由金屬層中的圖案化導體佈線(routing)至周邊電路。
一種用於製造階梯結構之減少微影步驟次數的方法描述於田中(Tanaka)等人「用於超高密度快閃記憶體之具有穿孔和插塞製程的位元成本可變技術(Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory)」(2007 Symposium on VLSI Technology Digest of Technical Papers；12-14 June 2007,pages：14-15)的文獻中。舉例來說，田中在圖8中描述了遮罩、蝕刻、修整(trim)次序。
其他技術描述於2013年12月3日發佈的美國專利案第8,598,032號案，標題為減少遮罩數於具有堆疊接觸層的積體電路裝置(REDUCED NUMBER OF MASK FOR IC DEVICE WITH STACKED CONTACT LEVELS)；2013年2月26日發佈的美國專利案第8,383,512號案，標題為多層連線結構的製造方法(METHOD FOR MAKING MULTILAYER CONNECTION STRUCTURE)；2014年9月16日發佈的美國專利案第8,836,137號案，標題為三維堆疊多晶片模組的產生方法(METHOD FOR CREATING A 3D STACKED MULTICHIP MODULE)；2015年6月2日發佈的美國專利案第9,048,341號案，標題為積體電路電容及方法(INTEGRATED CIRCUIT CAPACITOR AND METHOD)；2014年1月21日發佈的美國專利案第8,633,099號案，標題為三維堆疊積體電路裝置中的層間連接件的形成方法(METHOD FOR FORMING INTERLEVEL CONNECTORS IN A THREE-DIMENSIONAL STACKED IC DEVICE)；以及2014年5月27日發佈的美國專利案第8,736,069號案，標題為具有增加厚度的停止層的多層垂直插塞形成(MULTI-LEVEL VERTICAL PLUG FORMATION WITH STOP LAYERS OF INCREASING THICKNESSES)，其揭露內容在此併入本文作為參考。
然而，3D堆疊記憶體裝置以及其他3D電路結構的接觸結構的缺點包括需要多次的微影和蝕刻遮罩步驟以及在佈局中需要相對大的面積。這些問題皆會增加成本以及降低電路密度。當為了高密度電路增加層數，這些缺點變得愈來愈困難。
期望能提供一種技術可限制所需要的光微影遮罩數量以及接觸結構(包括層間連接件)所消耗的面積量，且特別是用於具有大量層數的3D裝置。
所述裝置包括具有配置在多層電路的核心區域的邊界上的層間連接件之多層電路。多層電路包括3D多層區域(例如，包括3D記憶體陣列的區域)以及一組圍繞配置在多層區域的周邊的接觸區域，其中產生連接至多層中的電路元件。在接觸區域中的電路元件可以是連接至多層電路中的字元線、位元線或其他電路元件的導體。多層區域可以表徵為具有對其產生接點的W個層，具有在接觸區域中的層間連接件接觸各層上的著陸區。各接觸區域具有多個在其上具有著陸區的梯級，其包括在多達最大M個層 上的梯級，其中數量M等於梯級數量(例如使用蝕刻-修整製程形成的梯級數量)且可以遠小於W(例如約1/2、1/4或1/8的W)。一組接觸區域的組合在全部W個層上提供著陸區，且在上述組合中的各接觸區域可具有在W個層的不同子集上的著陸區。
一種裝置的形成方法包括使用蝕刻-修整製程以在全部接觸區域中形成M個層，且在接觸區域的子集中使用一次或多次非等向性階段蝕刻製程以在該組W個層的不同子集中形成著陸區，其中各不同的子集可具有在多達M個層上的接觸區域。蝕刻-修整製程可包括超過一次蝕刻-修整循環，各蝕刻-修整循環使用蝕刻-修整遮罩。又，所述方法可包括使用超過1個非等向性階段蝕刻製程，各階段蝕刻製程使用暴露接觸區域的子集中的全部M個梯級的單一階段遮罩。
子句「蝕刻-修整遮罩」和術語「階段遮罩」在本文中是用作標記，而非意味著結構。舉例而言，可使用相同類型的遮罩材料(例如光阻)實行或可使用不同類型的遮罩材料實行「蝕刻-修整遮罩」和「階段遮罩」。
又，提供一組蝕刻遮罩標線片用於上述方法中。
本文所述的裝置可提供在較小面積中實行多層電路，是因為接觸區域和層間連接件的配置需要的面積減小。又，本文所述的裝置相較於先前技術可使用較少量的光遮罩步驟產生。再者，實行上述技術可具有高可靠性(reliability)以及良好的製程裕度(process margin)。
本發明之其他方面和優點可參考圖式、實施方式以及後附之申請專利範圍之說明。
1、2、3、4‧‧‧接觸區域
10‧‧‧堆疊
12、12.1、12.2、12.3‧‧‧導電層
12.18‧‧‧導電層
12.27‧‧‧頂層
14、14.1、14.2、14.3‧‧‧介電層
16.0、16.1、16.2‧‧‧蝕刻-修整遮罩
18、24‧‧‧遮罩區域
20、25、26‧‧‧區域
22‧‧‧階段遮罩
28、28.1、28.2、28.3‧‧‧區
40‧‧‧堆疊
60‧‧‧介電填充材料
62‧‧‧接觸開口
64‧‧‧連接件
66‧‧‧表面
67A、67B‧‧‧圖案化導體
68‧‧‧三維階梯結構
100‧‧‧多層電路
105‧‧‧陣列區
120‧‧‧硬遮罩
121‧‧‧修整遮罩
200‧‧‧多層電路
201-206‧‧‧接觸區域
210‧‧‧陣列區
300‧‧‧陣列區
301‧‧‧區域
301-1‧‧‧外部周邊
301-2‧‧‧周邊
302、303、304、310-318‧‧‧開口蝕刻區域
400‧‧‧多層區域
401-404、410-419、420-429‧‧‧接觸區域
500‧‧‧基板
501‧‧‧周邊結構
502‧‧‧層
505‧‧‧3D電路區域
506‧‧‧接觸區域
507‧‧‧周緣區域
508‧‧‧周邊區域
510‧‧‧區
511‧‧‧側壁區域
512‧‧‧殘餘
515‧‧‧區
600-609‧‧‧步驟
705、721‧‧‧條
742、742b、744、744b、746、746b、748、748b‧‧‧NAND條
780、810‧‧‧頁面緩衝器
760‧‧‧SSL/GSL解碼器
770‧‧‧階梯接點
800‧‧‧積體電路
802‧‧‧3D NAND記憶體陣列
802A、802B、802C、802D‧‧‧接觸區域
804、808‧‧‧解碼器
805‧‧‧周邊
806‧‧‧字元線
810‧‧‧頁面緩衝器
812‧‧‧資料匯流排
814‧‧‧位元線
816‧‧‧匯流排
818‧‧‧資料輸入線
820‧‧‧其他電路
822‧‧‧控制器
1-1、2-2、3-3、4-4‧‧‧線
BL0、BL1‧‧‧位元線
CSL‧‧‧共用源極線
G0~G15‧‧‧字元線
GSL‧‧‧地選擇線
SSL0‧‧‧條選擇線
w1、w2、w3、w4、w1’、w2’、w3’、w4’‧‧‧寬度
圖1是一種於陣列區周邊上的接觸區域中包括階梯接觸結構的積體電路的方塊圖。
圖2以示意的形式繪示一種具有多層的3D記憶體結構，其可與如本文所述的階梯接觸結構耦接。
圖3A、圖3B、圖3C以及圖3D是一組繪示現有技術已知的一種「蝕刻-修整循環(etch-trim cycle)」的簡化圖，其中導電層的堆疊是由介電層分隔，蝕刻一層、修整蝕刻遮罩以及蝕刻一層以產生圖3D的結構。
圖4A至圖4B是一組繪示現有技術已知的一種多層「階段蝕刻(step etch)」的簡化圖。
圖5繪示介電材料覆蓋一部分經處理之堆疊的著陸區。
圖6示出圖5之具有穿過介電材料向下至著陸區形成的接觸開口的結構。
圖7繪示圖6之已填滿導電材料後的接觸開口的結構，其形成與著陸區接觸的層間連接件。
圖8A以示意剖面繪示可應用至現有技術以形成層間接點(contact)之具有39層的多層電路。
圖8B根據現有技術的一種實行所繪示之多層區域以及圍繞多層區域周邊的接觸區域的佈局配置。
圖9A以示意剖面繪示施行如本文所述之蝕刻-修整製程後的多層電路。
圖9B繪示一種用於圖9A蝕刻-修整製程中之用於多層區域以及接觸區域的遮罩佈局配置。
圖10A以示意剖面繪示施行如本文所述的階段蝕刻製程後的多層電路。
圖10B繪示一種用於圖10A階段蝕刻製程中之用於多層區域以及接觸區域的遮罩佈局配置。
圖10C和圖10D是一種裝置在如本文所述之形成接觸結構的製造過程的階段中的簡化剖面。
圖11示出一種具有如本文所述實行之接觸區域的多層電路佈局。
圖12示出一種具有根據先前技術實行之接觸區域的多層電路佈局。
圖13A以示意剖面繪示施行如本文所述之蝕刻-修整製程後的具有60層的多層電路。
圖13B繪示一種多層區域以及圍繞多層區域周邊的接觸區域的佈局配置，以及用於圖13A的蝕刻-修整製程的遮罩佈局。
圖14A以示意剖面繪示施行如本文所述之第一階段蝕刻製程後的多層電路。
圖14B繪示一種用於圖14A第一階段蝕刻製程中之用於多層區域以及接觸區域的遮罩佈局配置。
圖15A以示意剖面繪示施行如本文所述之第二階段蝕刻製程後的多層電路。
圖15B繪示一種用於圖15A第二階段蝕刻製程中之用於多層區域以及接觸區域的遮罩佈局配置。
圖16A以示意剖面繪示施行如本文所述之第三階段蝕刻製程後的多層電路。
圖16B繪示一種用於圖16A第三階段蝕刻製程中之用於多層區域以及接觸區域的遮罩佈局配置。
圖17繪示一種具有圍繞多層區域整個周邊的開口蝕刻區域的遮罩，其可產生自蝕刻-修整製程。
圖18繪示一種在多層區域周邊的一側邊上具有開口蝕刻區域的遮罩，其適合作為階段蝕刻遮罩。
圖19繪示一種在多層區域周邊的三側邊上具有開口蝕刻區的遮罩，其適合作為階段蝕刻遮罩。
圖20繪示一種在多層區域周邊的兩側邊上具有開口蝕刻區的遮罩，其適合作為階段蝕刻遮罩。
圖21繪示一種具有一些圍繞配置在多層區域周邊的開口蝕刻區域的遮罩，其適合作為階段蝕刻遮罩。
圖22示出一種包括如本文所述實行之層間連接件的60層多層電路之第一實例配置。
圖23是繪示如本文所述之用於階梯接點形成的製造方法的流程圖。
以下係提出各種實施例搭配圖式進行詳細說明，實施例所提出的細部結構和製程步驟僅為舉例說明之用，並非對本發明欲保護之範圍做限縮。本發明之保護範圍當視後附之申請專利範圍所界定者為準。具有通常知識者當可依據實際實施態樣的需要對該些步驟及結構細節加以修飾或變化。不同實施例中之相似元件係以相似的元件符號標示。
圖1是一種包括三維反及閘記憶體陣列(3D NAND memory array)802的積體電路800的方塊圖，3D NAND記憶體陣列802具有階梯形(stepped)連接件(例如，如本文所述之階梯形層間連接件64)連至位元線(bit line)、字元線(word line)或上述二者。3D NAND記憶體陣列802可包括配置在多個NAND條(string)中的多層胞。解碼器(decoder)804耦接至多個沿著3D NAND記憶體陣列802中的列(row)配置的字元線806以及至陣列中用於選擇胞元(selecting cell)以及NAND條的SSL線以及GSL線。解碼器808在此實例中經由資料匯流排(data bus)812耦接至一組頁面緩衝器(page buffer)810。整體(global)位元線814耦接至3D NAND記憶體陣列802中的局部(local)位元線。在匯流排816上提供位址至解碼器808以及解碼器804。資料 經由資料輸入線(data-in line)818從積體電路上的其他電路820(例如包括輸入/輸出埠(input/output ports))提供，例如，一般用途處理器、特殊用途應用電路或提供由3D NAND記憶體陣列802支持的系統單晶片(system-on-a-chip)功能的模組組合。資料經由資料輸入線818提供至輸入/輸出埠或至積體電路800的內部或外部的其他資料目的地。
控制器822(例如作為狀態機(state machine)實行)提供信號以控制積體電路800的各種元件。可使用如本領域已知的特殊用途邏輯電路實行控制器。在替代的實施例中，控制器包括一般用途處理器(其可在相同的積體電路上實行)，其執行電腦程式以控制裝置的操作。在其他的實施例中，可使用特殊用途邏輯電路以及一般用途處理器的組合於控制器的實行。
積體電路800包括3D NAND記憶體陣列802以及在接觸區域802A至接觸區域802D中的層間接觸結構，其是一個具有配置在包括W個構件的一組層中之電路元件的多層電路的實例。多層電路具有多層區域(其可稱作為陣列區域)，在此實例中，其為具有四側邊的矩形周邊805。接觸區域802A至接觸區域802D圍繞配置在多層區域的周邊。在緊密的配置中，接觸區域具有共位(co-located)於周邊的側邊上的側邊。
周邊805疊置於多層區域中的電路元件與接觸區域802A至接觸區域802D中的層間接觸結構之間的過渡區域。周邊的位置可由用於接觸區域形成的遮罩定義，且其疊置於多層電路中的過 渡區域。過渡區域內的電路元件包括水平導體，其連接至主動多層電路(在此實例中，電路元件例如是記憶體陣列中的字元線、位元線、源極線(source line)等)以及至接觸區域中的層間連接件。在一些實例中，水平導體例如是可具有非常高密度的圖案化線路或可為板形(plate-shaped)之較寬的導體結構。
如下更詳細的描述，接觸區域中的層間接觸結構包括在各W個層上的著陸區組合，而各接觸區域包括在W個層的子集上的著陸區。各接觸區域內的梯級是依序的，伴隨對應至層(i)的一梯級上的著陸區以及依序對應至下一層(i-1)的下一梯級上的著陸區，以遠離多層區域的周邊順序進行，未算入在電路中之任何在該組接觸區域中其未產生接點的層。
舉例來說，在具有W個層以及4個接觸區域的3D NAND記憶體陣列802的裝置中，用於製造層間連線至W個層的階梯結構的四分之一的梯級可配置在各個4個接觸區域中。接觸區域和在各接觸區域中的多個梯級的其他組合可如本文所述實行。如本文所述的技術結果是，實行多層電路結構的接觸區域所需的面積減小，且所需的微影步驟次數可最小化。所述結構可確實地製造。
其他積體電路可包括記憶體電路以外的3D電路，其可配置如本文所述的接觸結構。
圖2是繪示一種用於實行適用於參照圖1所述裝置中之3D陣列的多層電路結構的電路圖。圖2中所示之記憶胞的NAND條是代表記憶體裝置中之記憶胞的多個NAND條。所示之記憶胞 的兩個NAND條(例如，742和742b、744和744b、746和746b、748和748b)為各自的堆疊，其是代表在一堆疊中的多個NAND條。NAND條連接至堆疊上端的各自位元線(例如，BL0、BL1)。
如圖2的實例中所示，第一NAND條742包括配置在多層中的電路元件，其包括配置在上層中作為條選擇線SSL0的SSL上條721、配置在中間層中作為字元線(例如，G15、G14、...、G0)的中間條以及配置在下層中作為地選擇線GSL的底條705(配置在中間條下方)。詳細而言，SSL可以有很多條，例如，SSL0、SSL1、SSL2、SSL3等。在一些實施例中，虛擬字元線可於堆疊的單獨層上實行。在一實例中，對於共16層的電路元件，只有16個字元線層具有SSL層以及GSL層。在其他實行中，可以有更多層(例如，如下述用於實例中的39層或60層)以及根據特定實行所需的其他數量。
如圖2的實例中所示，共用源極線(common source line)CSL配置在多層結構下面。GSL底條705控制在各條底部用於連接至共用源極線CSL的GSL開關。在此所述的實例中的位元線BL0和位元線BL1耦接至在各胞元條頂部的條。SSL上條721控制在各條頂部的SSL開關。
圖2中示出一些周邊電路。陣列中的多層電路元件耦接至周邊電路，其可於單層電路中或於實行陣列中的多層區域外部的多層電路實行。在此實例中，周邊電路包括頁面緩衝器780，其耦接至位元線BL0和位元線BL1。又，周邊電路包括字元線以及 耦接至階梯接點770的SSL/GSL解碼器760，階梯接點770依序連接至使用如本文所述技術之於多層電路結構中配置作為字元線、SSL線以及GSL線的條。周邊電路亦例如包括狀態機，用於控制程式、抹除和讀取多層電路中的操作。
因此，請參照圖2，舉例來說，耦接至字元線之多層結構的電路元件延伸進入裝置的多層區域周邊上的接觸區域。階梯結構用於連接接觸區域中的電路元件以疊置於連接至周邊電路的圖案化連接件。
如上所述，在給定的積體電路中的多層結構可包括各種不同類型的記憶體結構、邏輯結構或其他電路元件。用於製造接點於多層結構以及其他電路特徵之間的階梯結構可如本文所述實行。
圖3A至圖3D是用於描述用於蝕刻-修整循環中的基本階段的簡化圖，作為可以用於本文所述技術的實例中。圖式示出在積體電路上的多層電路結構包括導電層12與介電層14交錯的堆疊10。特定的導電層和介電層標記為導電層12.1、12.2以及12.3和介電層14.1、14.2以及14.3。在此實施例中，是以導電層和介電層分別為三層為例說明，但並非用以限制本發明導電層和介電層的層數。在其他實施例中，導電層和介電層的層數可以是三層以上。詳細而言，導電層12.1代表導電層12的第一層，導電層12.2代表導電層12的第二層，依此類推。各導電層包括在結構的特定層中的電路元件，所示電路元件是延伸至其他電路元件(未 示出)的水平導體。在此實例中，各層包括導電層(例如導電層12.2)以及位於導電層下面的介電層(例如介電層14.2)。在替代的實施例中，各層包括介電層以及位於介電層下面的導電層。在這樣的替代中，選擇蝕刻化學性質以在各層中的介電層上停止，而不是在導電層上停止。
使用蝕刻-修整遮罩之導電層12以及介電層14的堆疊10的蝕刻暴露著陸區28.1、28.2以及28.3。圖3A示出包括遮罩區域18以及開口蝕刻區域20的蝕刻-修整遮罩16.0。藉由蝕刻-修整遮罩16.0，使用第一蝕刻遮罩蝕刻一層。圖3B示出蝕刻一層的結果，其蝕刻穿過於開口蝕刻區域20的頂導電層12.3以及介電層14.3而停止在第二導電層12.2。圖3C示出圖3B之修整第一蝕刻-修整遮罩16.0的結果，其產生具有經修整的遮罩區域24、新開口蝕刻區域25以及擴大的開口蝕刻區域26之經修整的第一蝕刻-修整遮罩16.1，區域26等於區域20加上區域25。圖3D示出圖3C在擴大的開口蝕刻區域26蝕刻一層結構的結果。所產生的結構具有暴露的導電著陸區28，標記為區28.1、28.2以及28.3。區28.3被認為是暴露的是因為在經修整的蝕刻遮罩24移除時，區28.3為暴露的。
圖3A至圖3D示出一種用於形成在3層上具有連續著陸區的階梯結構的兩階段蝕刻-修整循環。如本文所述，使用單一起始遮罩(例如遮罩16.0)的一個蝕刻-修整循環可用於形成兩個梯級(step)以上，例如包括4個、5個、6個、8個或任何梯級數。
為了使用一個蝕刻-修整循環以形成大量的梯級，起始遮罩必須較厚以適應遮罩在各修整循環時的腐蝕。為了使用較厚的遮罩，在一些技術中，接觸區域的尺寸必須相對大，以維持微影步驟的準確度。較密的遮罩(週期性開口之間尺寸小)必須相對薄，因此只可適應小量的修整循環。在現有技術的實例中，使用一個遮罩的單一蝕刻-修整循環可用於形成例如6個至10個梯級。
又，包括多個蝕刻-修整循環的蝕刻-修整製程於每個循環使用一個起始遮罩可用於形成大量的梯級。舉例來說，一個起始遮罩可用於形成具有7個修整循環的8個梯級，第二起始遮罩可用於形成8個額外的梯級，共16個階梯依序配置。
可使用光阻實行蝕刻-修整遮罩16.1、16.2。用於光阻遮罩的修整過程通常是等向性的(isotropic)或多向的(multi-directional)。這導致光阻遮罩在X、Y以及Z方向上的損失。在Z方向上的損失可限制在一特定蝕刻-修整循環中被蝕刻的層數。
如圖3D所看到，接觸區域包括電路元件，其包括在各層中由導電材料形成之從對應層中的其他電路元件延伸進入接觸區域作為連接件的導體。
圖4A至圖4B示出使用階段遮罩22的製程步驟以在使用非等向性蝕刻的(anisotropic)多層蝕刻中蝕刻結構的多層，以便在階段遮罩的開口中形成相對直或垂直的側壁，繼續導電層在各層中的介電層頂上的實例，而非反之亦然。圖4B示出從頂層12.27 開始至暴露導電層12.18穿過9層的多層階段蝕刻的結果。在多層蝕刻中，單一階段遮罩22定義多層蝕刻的邊緣位置，使得全部層在製程裕度內相對地對齊。為了所欲蝕刻的層數，上述過程可涉及使用一系列的蝕刻化學品，其設計用於導電層的非等向性蝕刻而停止在介電層上，接著，蝕刻化學品設計用於介電層的非等向性蝕刻而停止在導電層上等。其他技術可例如涉及定時(timed)蝕刻化學品，其可移除這兩種類型的層而在到達所欲的層之前停止，接著，換成這類可選擇的、且可停止在特定層上的化學品。
可參照圖5至圖7理解一種用於形成與階梯結構的梯級上的著陸區接觸的層間連接件的技術。在圖5至圖7中，各層在導電層頂上具有介電層。在施行蝕刻製程以形成階梯結構後，階梯堆疊的著陸區可被介電填充材料60(例如，普通氧化矽基材料)覆蓋。圖5繪示具有介電填充材料60之經處理的堆疊40的一部分，其覆蓋在層中的導電層上的著陸區28。介電填充材料60可以是與介電層14相同的材料或不同的材料。圖6示出可藉由圖案化接觸孔(hole)蝕刻製程形成的接觸開口62以向下延伸至著陸區28。如圖7中所示，接著，接觸開口62被延伸至接觸著陸區28的導電材料填滿以產生層間連接件64。可使用平坦化製程(例如，化學機械研磨)以產生如圖7中所示的三維階梯結構68的平坦化表面66。產生於表面66的接觸表面是用於連接至在接觸區域上方的圖案化導體(例如，67A、67B)，藉其產生連接至周邊電路。更多用於產生接觸開口62的相似技術和方法的資訊揭露在以上引用 的美國專利案第8,598,032號案、美國專利案第8,383,512號案、美國專利案第8,836,137號案、美國專利案第9,048,341號案中。
導電層12可以是包括重摻雜多晶矽(使用摻質，例如砷(As)、磷(P)、硼(B))的導電半導體、包括矽化鈦(TiSi)、矽化鈷(CoSi)的金屬矽化物(silicide)、包括氧化銦鋅(InZnO)、氧化銦鎵鋅(InGaZnO)的氧化物半導體、以及半導體和金屬矽化物的組合。導電層12亦可以是金屬、導電化合物、或包括鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鈷(Co)、鎳(Ni)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鉭鋁(TaAlN)以及其他材料的組合。層間連接件64可以是金屬或適合與用於與導電層12的材料一起使用的其他導電材料。介電層14以及介電填充材料60可以是氧化物、氮化物、氮氧化物、矽酸鹽(silicate)或適用於所實行的製造技術的其他材料。較佳的可以是介電常數小於二氧化矽的低介電常數材料，例如，SiCHOx。亦可以包括介電常數大於二氧化矽的高介電常數(high-k)材料，例如，氧化鉿(HfOx)、氮氧化鉿(HfON)、氧化鋁(AlOx)、氧化釕(RuOx)、氧化鈦(TiOx)。
現有技術可與範圍廣泛的積體電路裝置(例如包括3D NAND快閃記憶體)一起使用。又，實施例可用於使用矽穿孔(through silicon via；TSV)結構作為層間導體的裝置，在其中的層是晶片堆疊中的晶片，導電層12是在部分導電層上具有著陸區的分離積體電路。導電層12可以是在3D記憶體結構的3D陣列的不同層上的字元線或位元線連接件。導電層12可以是IC封裝 體上的導體層之間的連接件。導電層12可以是多晶片模組型IC封裝體中的IC之間的連接件。
請參照圖8A，開始描述用於形成階梯結構的製程以及所產生的結構的實例。
圖8A是一種39層多層電路的示意剖面圖。各層可包括使用導電層以及介電層形成的電路元件、或可以是更複雜以滿足特定實行的需求。層的編號從頂層39至底層1。根據實行的特定多層電路選擇數字39。舉例來說，在3D NAND陣列中，可以有32個字元線層、一個或多個SSL線層、一個或多個GSL線層以及一個或多個虛擬(dummy)線層，共計達39層，其需要藉由在階梯結構的層間連線連接至周邊電路。
圖8B以平面圖或佈局圖示出具有39層的多層電路100。多層電路100包括陣列區105以及一組具有4個構件的接觸區域，稱作為接觸區域1、接觸區域2、接觸區域3以及接觸區域4。在此實例中，該組接觸區域的構件圍繞配置在陣列區105的周邊。該組接觸區域中的接觸區域的側邊與陣列區105的周邊位於同一位置。
一般來說，圖8A和圖8B的多層電路包括配置在一組包括W個構件的層中的電路元件，各指定層L(i)的指數「i」從1至W，其中W在此實例中等於39。又，多層電路包括一組包括N個構件的接觸區域，其圍繞配置在包括陣列區105的多層區域的周邊。在此實例中，N等於4。在此實例中，接觸區域配置在矩形 周邊的全部四側邊上。各接觸區域具有一個側邊與周邊的一側邊位於同一位置。
圖9A繪示施行蝕刻-修整製程以形成20個連續梯級後的39層。圖9B繪示蝕刻-修整製程施行的位置，包括全部4個接觸區域(接觸區域1至接觸區域4)。陣列區藉由遮罩保護(圖中藉由暗陰影指示)。在一個實例中，可在蝕刻-修整製程中殘存的硬遮罩120圍繞配置在接觸區域的外部。修整遮罩最初可配置在陣列區以及適當部分的接觸區域上。施行蝕刻-修整製程後，在蝕刻循環結束的移除之前，在最後蝕刻之後，所述剩餘部分的修整遮罩121在陣列區上。
在一個實例中，用於形成20個梯級的蝕刻-修整製程可涉及三個蝕刻-修整循環。第一蝕刻-修整循環包括設定為8個梯級產生的第一光阻遮罩。在產生8個梯級的製程中，形成第一光阻遮罩並修整7次。在此實例中，第二蝕刻-修整循環包括設定為7個梯級產生的第二光阻遮罩。在產生7個梯級的製程中，形成第二光阻遮罩並修整6次。第三蝕刻-修整循環包括設定為5個梯級產生並修整4次的第三光阻遮罩。蝕刻-修整製程產生具有接近多層區域周邊的最高層39以及遠離周邊的最低層20的連續梯級。
因此，進行蝕刻-修整製程以形成M個梯級造成圖9A的結構，其中M在此實例中等於20。M個梯級形成於該組包括接觸區域1至接觸區域4的接觸區域的各個N個構件中。蝕刻-修整製程至少包括1個蝕刻-修整循環，而在此實例中為3個蝕刻-修整循 環。各蝕刻-修整循環包括形成暴露部分的該組接觸區域且覆蓋多層區域的蝕刻-修整遮罩、然後使用蝕刻-修整遮罩反覆地蝕刻該組層的一層、修整該組接觸區域中的蝕刻-修整遮罩、以及使用經修整的蝕刻-修整遮罩蝕刻一層之反覆多次的步驟。反覆的次數取決於起始的蝕刻-修整遮罩的厚度以及蝕刻-修整遮罩在各步驟間面臨的侵蝕量。
圖10A繪示施行暴露該組接觸區域的子集的階段遮罩以及非等向性蝕刻穿過在此暴露的子集中的S1個層後的39層，其中S1等於19。圖10B繪示在其中施行深度非等向性蝕刻之接觸區域的子集的位置，在此實例中僅包括接觸區域2。階段遮罩可以是硬遮罩或相對厚的光阻遮罩，且其保護陣列區以及其他接觸區域。階段遮罩具有開口蝕刻區，其暴露在該組接觸區域的子集中施行該階段遮罩且藉由蝕刻-修整製程形成的全部M個梯級。
施行在接觸區域2中的19層非等向性蝕刻造成從層20-39至層1-20的階梯圖案轉移。遮罩保護在接觸區域1至接觸區域3中的階梯圖案而在層20-39留下梯級。在此梯級的組合中，因為M(在此實例中為20)大於S1(在此實例中為19)，可在階段蝕刻暴露的接觸區域的子集或其他接觸區域之任一、或二者中實行層間連線至在層20上的著陸區。在本文所述的技術的實施例中，為了依序在各層上而未跳過層提供著陸區，M必須等於或大於在任何階段蝕刻中被蝕刻的層數(例如，S1)。
因此，進行深度非等向性蝕刻(使用階段遮罩蝕刻穿過 S1個層)產生圖10A的結構，其中在此實施例中S1等於19。在接觸區域的子集中施行S1個層的深度非等向性蝕刻，包括小於該組接觸區域的全部N個構件。因此，在S1+M個層中的電路元件上的著陸區形成在該組接觸區域中。若S1+M等於W，製程結束。在該組接觸區域中的任何一個接觸區域中，著陸區在不超過M個層上形成。
如圖10B中所繪示，因為蝕刻修整以及階段蝕刻循環會移除用於形成3D結構的材料層，遮罩圍繞陣列區105的周邊區域可以是非必須的。一個在其內不需要遮罩的製程請參照圖10C和圖10D所述。
圖10C是一種在其上形成3D結構的積體電路的簡化剖面。積體電路包括基板500，其在此階段可以是單晶矽晶圓或其他在其上形成電路的基礎材料。作為參考的目的，積體電路具有3D電路區域505、接觸區域506、周緣(peripheral edge)區域507以及周邊區域508。
周邊結構501形成在周邊區域508中的基板500上。周邊結構501可包括電晶體閘極以及位於基板500中的對應擴散區域上之用於形成周邊電路的導體。
用於製造3D電路之交替的材料層藉由層502示意性地表示，其共形地位於3D電路區域505、接觸區域506、周緣區域507以及周邊區域508中的基板500的表面上。
請參照圖10D，施行如本文所述的蝕刻修整以及階段蝕 刻製程後，階梯結構形成在接觸區域506中。階梯結構包括區510(包括在層的子集上的著陸區)以及階段蝕刻(採取如圖10A中所示的形式)產生的側壁區域511。在區515中，基板500可以是暴露的。在周緣區域507中，層502的殘餘512可留在周邊結構501的側壁上。如圖所示，層502的材料已藉由用於形成階梯結構的蝕刻製程從周邊區域的頂表面移除。當然，可使用額外的步驟，例如平坦化或清洗步驟。然而，可以理解的是遮罩周邊結構以達成此階梯結構的形成並非必需的。
圖11以平面圖繪示使用參照圖8A至圖10B所述的製程在其上形成梯級的層。圖11示出具有接觸區域的陣列區105，接觸區域1至接觸區域4圍繞配置在陣列區105的周邊。接觸區域1、接觸區域3以及接觸區域4具有在層21至39上用於著陸區的梯級。接觸區域2具有在層1至20上用於著陸區的梯級。
一般而言，圖11的結構(其中M是20而S1是19)中的該組接觸區域中的各接觸區域包括在多達M個層的多層電路中的電路元件上的著陸區，其中接觸區域的第一子集包括在最上層L(i)上的著陸區，i從W-M+1(層20)至W(層39)，並且，接觸區域的第二子集包括在層L(i)上的著陸區，i從W-M+1-S1(層1)至W-S1(層19)。
圖11中所示的接觸區域具有各自的寬度，寬度w1、w2、w3、w4尺寸正交於陣列區105的周邊，且側邊在周邊上的同一位置。
為了比較，使用需要蝕刻-修整製程以形成全部39個梯級的先前技術產生圖12中所示的結構。在一個實例中，可使用6個光罩、6個蝕刻-修整循環製程形成圖12的結構。使用7個修整循環的第一蝕刻-修整循環可產生8個梯級。使用6個修整循環的第二蝕刻-修整循環可產生7個梯級。使用5個修整循環的第三蝕刻-修整循環可產生6個梯級。使用5個修整循環的第四蝕刻-修整循環可產生6個梯級。使用5個修整循環的第五蝕刻-修整循環可產生6個梯級。使用5個修整循環的最後蝕刻-修整循環可產生6個梯級。在較晚的蝕刻-修整循環中可施行較少次數的修整循環是因為光阻遮罩的厚度上的拓樸(topology)影響。
此蝕刻-修整製程產生39個梯級依序形成在圍繞陣列區的各接觸區域中。39個梯級依序形成在各接觸區域中的結果是接觸區域的寬度w1’、w2’、w3’、w4’實質上大於從現有技術產生的對應的寬度w1、w2、w3、w4。
使用圖8A至圖10B的技術，寬度w1、w2、w3、w4可等於使用蝕刻-修整製程加上在實質上相同的區域內施行寬度非等向性蝕刻相關的製程裕度形成的M個梯級的寬度。製程裕度可實質上小於M個梯級的寬度。此外，寬度w1、w2、w3、w4可以是相同的。因此，使用階梯結構的現有技術使得具有層間接點的多層電路能夠在小於使用先前技術所需的面積中形成。
本文所述的技術可延伸至更多的層數。舉例而言，圖13A是60層(W=60)多層電路的示意性剖面，其示出15個階段蝕刻 -修整製程(M=15)的結果。圖13B以平面圖或佈局圖繪示具有60層的多層電路200。多層電路200包括陣列區210以及一組具有6個構件的接觸區域，其包括接觸區域201-206。該組接觸區域的構件圍繞配置在陣列區210的周邊。接觸區域以及該組接觸區域的側邊與陣列區210的周邊位於同一位置，以上結合圖8B討論。
圖13B中，在各接觸區域中的梯級的目標層標記為實例製程。接觸區域201在製程完成時在層46-60上具有著陸區。接觸區域202在層16-30上具有著陸區。接觸區域203在層1-15上具有著陸區。接觸區域204在層46-60上具有著陸區。接觸區域205點在層31-45上具有著陸區。接觸區域206在層46-60上具有著陸區。
圖13B中，所繪示為在蝕刻-修整製程被保護的遮罩區，伴隨全部6個接觸區域201-206暴露於蝕刻-修整製程。圖13A是在此實例中於蝕刻-修整製程後沿著線1-1的剖面，其穿過接觸區域206和202。
15階段蝕刻-修整製程(M=15)之後，全部接觸區域201-206在層46-60上具有梯級。用於15個梯級的蝕刻-修整製程在一實例實行中可以需要2個蝕刻-修整遮罩和2個蝕刻-修整循環。
一般來說，圖13A和圖13B的多層電路包括配置在一組包括W個構件的層中的電路元件，指定層L(i)，指數「i」從1至W，其中在此實例中W等於60。又，多層電路包括一組包括N 個構件的接觸區域，其圍繞配置在多層區域(陣列區210)的周邊，其中N等於6。
圖14A繪示施行15層(S1=15)的第一非等向性階段蝕刻後的60層，其使用暴露接觸區域的子集(包括接觸區域202、203和205)的階段遮罩。保留在第一階段蝕刻受保護的接觸區域201、204和206。一般而言，施行S1個層的深度非等向性蝕刻，其中在此實例中，S1等於15。
圖14B中，所繪示為在製程被保護的遮罩區，伴隨接觸區域202、203和205暴露於第一階段蝕刻製程。圖14A是在此實例中於第一階段蝕刻製程後沿著線2-2穿過接觸區域206和202的剖面。
在接觸區域的子集中的S1個層的深度非等向性蝕刻的結果，形成在S1+M個層中的電路元件上的著陸區，其包括在接觸區域202、203、205的子集中的層31-45以及在接觸區域201、204、206中的層46-60中的梯級上的著陸區。S1必須小於或等於M以避免跳層。
圖15A繪示施行15層(S2=15)的第二非等向性階段蝕刻後的60層，其使用暴露接觸區域的第二子集(包括接觸區域202和203)的階段遮罩。保留在第二階段蝕刻受保護的接觸區域201、204、205和206。一般而言，施行S2個層的深度非等向性蝕刻，其中在此實例中，S2等於15。
圖15B中，所繪示為在製程被保護的遮罩區，伴隨接觸 區域202和203暴露於第二階段蝕刻製程。圖15A是在此實例中於第二階段蝕刻製程後沿著線3-3穿過接觸區域206和202的剖面。
在接觸區域的子集中的S2個層的深度非等向性蝕刻的結果，形成在S2+S1+M個層(在此實例中為45)中的電路元件上的著陸區，其包括在接觸區域的第二子集(包括接觸區域202和203)中的層16-30中的梯級上的著陸區、在接觸區域205(其亦是接觸區域的第一子集的構件)中的層31-45中的梯級上的著陸區、以及在接觸區域201、204和206中的層46-60中的梯級上的著陸區。
圖16A繪示施行15層(S3=15)的第三非等向性蝕刻後的60層，其使用暴露接觸區域的第三子集(包括接觸區域203)的階段遮罩。保留在第三階段蝕刻受保護的接觸區域201、202、204、205和206。一般而言，施行S3個層的深度非等向性蝕刻，其中在此實例中，S3等於15。
圖16B中，所繪示為在製程被保護的遮罩區，伴隨接觸區域203暴露於第三階段蝕刻製程。圖16A是在此實例中於第三階段蝕刻製程後沿著線4-4穿過接觸區域205和203的剖面。
在接觸區域的子集中的S3個層的深度非等向性蝕刻的結果，形成S3+S2+S1+M個層(在此實例中為60)中的電路元件上的著陸區，其包括在接觸區域203中的層1-15中的梯級上的著陸區、在接觸區域202中的層16-30中的梯級上的著陸區、在接觸區域205中的層31-45中的梯級上的著陸區、以及在接觸區域 201、204和206中的層46-60中的梯級上的著陸區。
一般而言，圖16A的結構中的該組接觸區域中的各接觸區域(其中M是15、S1是15、S2是15以及S3是15)包括在多達M個層的多層電路中的電路元件上的著陸區，其中接觸區域的第一子集包括在最上層L(i)上的著陸區，i從W-M+1(層46)至W(層60)，以及接觸區域的第二子集包括在層L(i)上的著陸區，i從W-M+1-S1(層31)至W-S1(層45)。接觸區域的第三子集包括在層L(i)上的著陸區，其中i從W-M+1-S1-S2(層16)至W-S1-S2(層30)。接觸區域的第四子集包括在層L(i)上的著陸區，其中i從W-M+1-S1-S2-S3(層1)至W-S1-S2-S3(層15)。
以上討論的接觸區域的寬度等於使用蝕刻-修整製程形成的M個梯級的寬度加上製程裕度，其中製程裕度可以遠小於M個梯級的寬度。因此，在多層電路上形成層間接點所需的面積遠小於使用60層階梯所需的面積。
使用圖13A至圖16B的製程是使用蝕刻-修整製程的2個遮罩以及三階段製程的3個遮罩以形成60層的著陸區。相反的，使用60層的蝕刻-修整製程給定限制於使用單一遮罩可形成的層數，其可能需要多達10個蝕刻-修整循環伴隨平均6次修整的10個光阻遮罩。因此，本文所述的技術使用較少量的遮罩以及消耗遠小於先前技術所需用於形成連續階梯接點至大量層的面積。
圖13B、圖14B、圖15B和圖16B繪示包括多個用於定義蝕刻-修整以及階段蝕刻遮罩的光微影遮罩標線片(reticle)的 遮罩組，其用於蝕刻多層區域、多層電路中的過渡區域上的多層區域的周邊以及位於多層區域的周邊上的接觸區域。可以參考這些圖以及上述的描述理解遮罩組的佈局。作為一個實例，遮罩標線片可包括使用鉻(chrome)於其上形成圖案的光學玻璃。因此，本文所述的技術的一個方面包括一組配置用於如本文所述的蝕刻-修整循環和非等向性階段蝕刻循環的組合中的遮罩標線片。
在任何給定的接觸區域中之具有著陸區的層的安排可如特定實行需求而配置，以使在製程中使用的遮罩可具有各種形狀以實行任何所欲的安排，請參照圖17所述的實例。圖17繪示一種蝕刻修整製程產生的蝕刻遮罩，其留下具有圍繞在陣列區300的整個周邊的M個梯級的開口區域301。圖17用於形成蝕刻修整遮罩的遮罩可定義區域301的外部周邊301-1以及蝕刻-修整製程中的陣列區300，其可用於圖案化覆蓋全部接觸區域的遮罩，除了在一些實例中的外部著陸區。為了本說明書的目的，周邊301-2可定義3D電路的周邊且在該周邊上的同一位置。
圖18繪示一種僅在陣列區300的一側邊上具有開口蝕刻區域302的遮罩，其可用作階段蝕刻製程的遮罩。
圖19繪示一種在陣列區的三側邊上具有開口蝕刻區域303的遮罩，其可用作階段蝕刻製程的遮罩。
圖20繪示一種在陣列區的兩側邊上具有開口蝕刻區域304的遮罩，其可用作階段蝕刻的遮罩。
圖21繪示一種具有多個開口蝕刻區域310-318陣列配置 在陣列區300的兩側邊上的遮罩，其可用作階段蝕刻製程的遮罩。
可以看出，施行的遮罩組合可以採取各種形狀以提供具有各種接觸區域的著陸區的層在安排上的靈活度。圖13B示出一種接觸區域的安排以實行60層層間接觸結構，其中圍繞在陣列區的周邊的各接觸區域具有15個梯級。
可如圖22中所繪示使用各種遮罩形狀以及製程次序實行其他安排。
圖22繪示圍繞配置在60層上具有梯級的多層區域400的周邊的接觸區域401-404。接觸區域401在層16-30上具有梯級，接觸區域402在層1-15上具有梯級，接觸區域403在層31-45上具有梯級，以及接觸區域404在層46-60上具有梯級。
圖23是一種使用如本文所述的蝕刻修整和階段蝕刻製程的代表性製造流程的簡化流程圖。
在此實例中，製程開始於形成周邊電路結構的製造階段(600)。結構可包括隔離溝渠、基板植入物、閘極介電質、閘極導體等。可形成以及圖案化絕緣材料層或其他保護層以覆蓋周邊電路結構以及暴露陣列區中待形成的3D電路以及接觸區域。
接著，為形成3D電路中的W個層的目的而形成絕緣材料和犧牲材料的交替層堆疊(601)。絕緣材料可包括二氧化矽，且犧牲材料可包括氮化矽。選擇這類材料是因其蝕刻化學性，且可使用其他適合的材料。在此實例中，使用金屬取代(metal replacement)技術製造3D電路和接觸區域。在其他實例中，未使 用犧牲材料，且堆疊可由絕緣材料和導體材料形成，例如如上所述的摻雜半導體或金屬。
在交替層的堆疊形成之後，接著製造階梯結構，藉由進行蝕刻修整製程以在接觸區域中形成M個梯級(602)。如上所述，接著，進行階段蝕刻製程或階段蝕刻製程的組合以在其上需要接點之3D電路的W個層上形成犧牲材料的著陸區(603)。然後，在此實例製造流程中，在結構上形成介電填充層並平坦化(604)。
使用圖案化製程和蝕刻製程圖案化堆疊以定義3D電路的陣列和接觸區域結構(605)。這包括定義在犧牲層中的圖案。因此，在接觸區域中，可在堆疊中形成溝渠以形成犧牲材料的條堆疊於絕緣材料層之間。圖案化這些條使其具有著陸區所需的尺寸，並且足夠窄而可充分地移除犧牲材料以及取代(replacement)製程。又，圖案化這些條以提供連線至3D電路中的對應結構，例如至字元線結構或位元線結構。
圖案化堆疊後，可移除犧牲材料且由導體材料取代以形成導體(606)。舉例來說，可例如使用選擇性濕蝕刻移除犧牲材料，其會從層堆疊中移除氮化矽而不會移除二氧化矽。使用化學氣相沉積製程或其他相似製程沉積導體材料(例如，鎢或其他金屬)，其可沉積在犧牲材料移除留下的孔隙內。
在犧牲材料由導體材料取代以形成導體後，可在接觸區域上形成介電填充(例如，二氧化矽或其他層間介電材料)(607)。然後，使用圖案化蝕刻以形成暴露導體上的著陸區的接觸開口 (608)。接著，例如使用金屬(例如，鎢)在接觸開口中形成層間導體，且為了內連接3D電路與周邊電路及其他必要的連線目的，形成其他圖案化導體層(609)。
所述3D電路的製造方法包括形成具有配置在一組包括W個構件的層中的電路元件的多層電路，多層電路包括具有周邊以及一組包括N個構件的接觸區域的多層區域，該組接觸區域中的接觸區域配置在多層區域的周邊上。製程包括進行蝕刻-修整製程以在該組接觸區域的各個N個構件中形成M個梯級，其中蝕刻-修整製程包括至少一個蝕刻-修整循環，且蝕刻-修整循環包括反覆多次形成暴露部分的該組接觸區域且覆蓋多層區域的蝕刻-修整遮罩、然後使用蝕刻-修整遮罩反覆地蝕刻該組層的一層、修整該組接觸區域中的蝕刻-修整遮罩以及使用經修整的蝕刻-修整遮罩蝕刻一層。又，製程包括形成暴露該組接觸區域的子集以及覆蓋多層區域和該組接觸區域中的全部其他接觸區域的階段遮罩，然後使用階段遮罩蝕刻S1個層，其中子集包括小於該組接觸區域的N個構件。蝕刻-修整製程以及階段蝕刻的結果是，在該組層中的S1+M個層中的電路元件上的著陸區形成於該組接觸區域中。若S1+M等於W，製程結束。又，在不超過M個層上的著陸區形成於該組接觸區域中的一個接觸區域中。
上述方法可更包括形成暴露該組接觸區域的第二子集以及覆蓋多層區域和該組接觸區域中的全部其他接觸區域的第二階段遮罩，然後使用第二階段遮罩蝕刻S2個層，其中第二子集和第 一次提及的子集是不同的組，但相交於該組接觸區域的N個構件中的至少一個。第二階段蝕刻的結果是，在該組層中的S1+S2+M個層中的電路元件上的著陸區形成於該組接觸區域中。若S1+S2+M等於W，製程結束。
上述方法可更包括形成暴露該組接觸區域的第三子集以及覆蓋多層區域和該組接觸區域中的全部其他接觸區域的第三階段遮罩，然後使用第三階段遮罩蝕刻S3個層，其中第三子集和第一次提及的子集是不同的組，且和第二子集是不同的組，第三子集包括同時在第一次提及的子集和第二子集中的一組接觸區域。第三階段蝕刻的結果是，在該組層中的S1+S2+S3+M個層中的電路元件上的著陸區形成於該組接觸區域中。若S1+S2+S3+M等於W，製程結束，在此實例中是事實。
上述方法可更包括所述的著陸區形成之後，在著陸區上施行介電填充；穿過介電填充產生向下至著陸區的接觸開口；以及在接觸開口中形成層間連接件。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。如以上參考之任何專利、專利申請案及印刷公開刊物是作為參照而結合於此。

Claims (10)

  1. 一種三維電路，包括：多層電路，具有配置在一組包括W個構件的層L(i)中的電路元件，其中i從1至W，該多層電路包括具有周邊的多層區域和一組包括N個構件的接觸區域，該組接觸區域中的該些接觸區域圍繞配置於該多層區域的該周邊；以及該組接觸區域中的各接觸區域包括在該多層電路之多達M個層中的電路元件上的著陸區，其中該些接觸區域的第一子集包括在最上層L(i)上的著陸區，其中i從W-M+1至W，且該些接觸區域的第二子集包括在層L(i)上的著陸區，其中i從W-M+1-S1至W-S1，S1為第一次階段遮罩蝕刻的層數，其中該周邊的至少兩側的各接觸區域的著陸區所在的層數不同。
  2. 如申請專利範圍第1項所述的三維電路，其中該些接觸區域的第三子集包括在層L(i)的著陸區，其中i從W-M+1-S1-S2至W-S1-S2，S2為第二次階段遮罩蝕刻的層數。
  3. 如申請專利範圍第1項所述的三維電路，其中在該組接觸區域中的該些接觸區域中，該些層中的該些電路元件包括在導電材料層以及絕緣材料層中的導體，更包括：介電填充於該些著陸區上；接觸開口穿過該介電填充向下至該些著陸區；以及層間連接介於該些接觸開口中。
  4. 如申請專利範圍第1項所述的三維電路，其中該些著陸區在正交於該組接觸區域中的各接觸區域中的該周邊的方向上連續地成梯級至下層。
  5. 如申請專利範圍第1項所述的三維電路，其中該組接觸區域的該些構件配置在該多層區域的該周邊的對應側邊上，且具有正交於該些對應側邊的相同寬度尺寸。
  6. 如申請專利範圍第1項所述的三維電路，其中該多層區域包括僅有位於該多層電路中的電路元件和該些接觸區域之間的導體的過渡區域，以及該周邊是在該過渡區域中且包括兩側邊，且該組接觸區域中的接觸區域具有配置在各該兩側邊上的該周邊上的側邊。
  7. 一種三維電路的製造方法，包括：形成具有配置在一組包括W個構件的層中的電路元件的多層電路，該多層電路包括具有周邊的多層區域和一組包括N個構件的接觸區域，該組接觸區域中的該些接觸區域配置在該多層區域的該周邊上；進行蝕刻-修整製程以在該組接觸區域的各該些N個構件中形成M個梯級，其中該蝕刻-修整製程至少包括一蝕刻-修整循環，且該蝕刻-修整循環包括形成暴露部分的該組接觸區域的蝕刻-修整遮罩，以及使用該蝕刻-修整遮罩反覆地蝕刻該組層的一層，接著反覆多次地修整在該組接觸區域中的該蝕刻-修整遮罩以及使用該經修整的蝕刻-修整遮罩再蝕刻一層；以及 形成暴露該組接觸區域的子集且覆蓋該多層區域以及該組接觸區域中的全部其他接觸區域的階段遮罩，且使用該階段遮罩蝕刻S1個層，其中該子集包括少於N個構件的該組接觸區域，藉此在該組層中的S1+M個層中的電路元件上形成著陸區在該組接觸區域中，且其中著陸區在不超過M個層上形成在該組接觸區域中的一接觸區域中，其中該周邊的至少兩側的各接觸區域的著陸區所在的層數不同。
  8. 如申請專利範圍第7項所述的三維電路的製造方法，更包括：形成暴露該組接觸區域的第二子集且覆蓋該多層區域以及該組接觸區域中的全部其他接觸區域的第二階段遮罩，且使用該第二階段遮罩蝕刻S2個層，其中該第二子集和該第一提及的子集非相同的組，且至少相交於該組接觸區域的該些N個構件之一，藉此在該組層中的S1+S2+M個層中的電路元件上形成著陸區在該組接觸區域中。
  9. 如申請專利範圍第7項所述的三維電路的製造方法，其中在該組接觸區域中的該些接觸區域中，該些層包括導電材料層和絕緣材料層，更包括：該些著陸區形成之後，施行介電填充於該些著陸區上；產生接觸開口穿過該介電填充向下至該些著陸區；以及形成層間連接件於該些接觸開口中。
  10. 如申請專利範圍第7項所述的三維電路的製造方法，其中該形成多層電路包括在各該些層中形成絕緣材料層和犧牲材料層，以及在各該些層中以導體材料取代至少部分的該犧牲材料；施行介電填充於該些著陸區上於該取代之後；產生接觸開口穿過該介電填充向下至該些著陸區中的導電材料；以及形成層間連接件於該些接觸開口中。
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