CN109994382B - 修复的掩模结构以及产生的下方图案化结构 - Google Patents

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Abstract

本发明涉及修复的掩模结构以及产生的下方图案化结构。本公开涉及半导体结构，更特别地，涉及切口边缘结构以及制造方法。所述方法包括：形成至少包含半导体层和覆盖层的多个图案化硬掩模叠层；去除所述多个图案化硬掩模叠层的第一图案化硬掩模叠层的一部分和邻近硬掩模叠层的边缘；以及选择性地在所述邻近硬掩模叠层的所述边缘上生长材料。

Description

修复的掩模结构以及产生的下方图案化结构
技术领域
本公开涉及半导体结构，更特别地，涉及修复的掩模结构以及产生的图案化结构和制造方法。
背景技术
在半导体制造中，半导体芯片一起被制造在单个晶片上。这些芯片的制造通常涉及在晶片上形成几种不同的结构，包括布线、有源器件和无源器件。这些结构可以使用常规的光刻、蚀刻和沉积工艺制造。
但是，半导体制造中的缩放可能是有问题的，尤其是超过10nm节点。例如，在铜镶嵌工艺中，晶粒生长受限于其中沉积铜的狭窄沟槽。然而，随着栅距(pitch)尺寸不断缩小(例如，接近在一起)，在后续制造工艺中对金属线或其他结构进行图案化(例如，切割)变得越来越困难。例如，随着收缩栅距的增加，金属线的切割可能损坏邻近的金属线，特别是因为在自对准双重图案化(SADP)或自对准四重图案化(SAQP)之后没有可用的自对准方案。
发明内容
在本公开的一方面，一种方法包括：形成至少包含半导体层和覆盖层的多个图案化硬掩模叠层；去除所述多个图案化硬掩模叠层的第一图案化硬掩模叠层的一部分和邻近硬掩模叠层的边缘；以及选择性地在所述邻近硬掩模叠层的所述边缘上生长材料。
在本公开的一方面，一种方法包括：形成包括夹在硬掩模层之间的半导体材料的材料叠层；图案化所述半导体材料和位于所述半导体材料上方的所述硬掩模层的部分以形成多个掩模；将图案蚀刻到所述多个掩模中的第一掩模的所述半导体材料和位于所述半导体材料之上的所述硬掩模材料以及邻近掩模的边缘部分；在所述邻近掩模的在所述边缘处的所述半导体材料处生长材料以修复所述邻近掩模；以及将所述第一掩模和修复后的所述邻近掩模的图案转移到在所述半导体材料下方的所述硬掩模层。
在本公开的一方面，一种结构包括：具有切口特征的第一图案化掩模，其包括：位于下方材料上的第一硬掩模材料；位于所述第一硬掩模材料上的第一半导体材料；位于所述半导体材料上的覆盖材料；以及与所述第一图案化掩模邻近的第二图案化掩模，其包括：所述第一硬掩模材料；位于所述第一硬掩模材料上的所述第一半导体材料和第二半导体材料；以及位于所述第一半导体材料和所述第二半导体材料上的所述覆盖材料。
附图说明
通过本公开的示例性实施例的非限制性实例并参考所述多个附图，在以下详细描述中描述本公开。
图1示出了根据本公开的方面的结构以及相应的制造工艺。
图2示出了根据本公开的方面的除了其他特征之外的在各个线切割(cut)掩模之间的空间内的绝缘体材料以及相应的制造工艺。
图3示出了根据本公开的方面的除了其他特征之外的线切割掩模的图案误差的横截面图和顶视图以及相应的制造工艺。
图4示出了根据本公开的方面的除了其他特征之外的图案误差上的外延材料的横截面图和顶视图以及相应的制造工艺。
图5示出了根据本公开的方面的除了其他特征之外的各个线切割掩模的进一步图案化以及相应的制造工艺。
图6示出了根据本公开的方面的除了其他特征之外的切口金属线以及相应的制造工艺。
图7示出了根据本公开的方面的除了其他特征之外的位于金属线之上的绝缘体材料的横截面视图和顶视图以及相应的制造工艺。
图8-11示出了根据本公开的方面的除了其他特征之外的鳍切口以及相应的制造工艺。
图12-16示出根据本公开的方面的除了其他特征之外的栅极切口以及相应的制造工艺。
具体实施方式
本公开涉及半导体结构，更特别地，涉及使用掩模结构的修复的掩模结构和产生的图案化结构和制造方法。更具体地，本公开涉及用于制造在使用减(subtractive)蚀刻图案化工艺时不会显示边缘(margin)切口的金属线特征(或其他结构)的掩模。在实施例中，本公开还涉及没有显示在常规图案化工艺期间可能发生的边缘切口的结构本身，例如，金属线、鳍结构和/或栅极结构。
因此并且有利地，本公开提供了用于自对准双重图案化(SADP)或自对准四重图案化(SAQP)的线切口边缘挑战的解决方案。当使用极紫外光刻(EUV)掩模执行SADP时，本文描述的方法和产生的结构也可以以进一步缩放的技术节点实现。
例如，在实施例中，本文描述的工艺使用例如SiGe的选择性生长材料来修复硬掩模，这由于光致抗蚀剂开口的未对准而可能发生。在实施例中，硬掩模可以包括多晶硅以及其他硬掩模材料；尽管本文考虑了其他材料。在实施例中，可以在后端制程所需的低温下提供选择性SiGe生长。例如，选择性SiGe生长可以在<400℃的温度下发生，更具体地，在约375℃或更低的低温下发生。这可能是由于使用Si2H6和Ge2H6的源气体。在实施例中，由于本文所述的其它实施方式(例如，鳍切割和栅极切割工艺)不需要这种低温，所以低温SiGe生长仅对于BEOL金属工艺是需要的。然后可以使用修复的掩模特征来图案化下方的特征，例如，线切口、鳍结构等，其避免了在这样的下方结构中的线切口边缘误差，否则该线切口边缘误差可能在常规工艺中的图案化工艺期间发生。
本公开的切口边缘结构(例如，掩模和图案化的半导体特征)可以使用多种不同的工具以多种方式来制造。一般而言，方法和工具被用于形成具有微米和纳米尺寸的结构。已从集成电路(IC)技术中采用了用于制造本公开的切口边缘结构的方法，即，技术。例如，该结构可以建立在晶片上，并且以通过光刻工艺被图案化的材料膜来实现。特别地，切口边缘结构的制造使用三个基本构建块：(i)将薄膜材料沉积在衬底上，(ii)通过光刻成像在膜的顶部施加图案化的掩模，以及(iii)选择性地将膜蚀刻到掩模。
图1示出了根据本公开的方面的结构以及相应的制造工艺。在实施例中，结构10包括形成在下方绝缘体材料12上的金属材料14。在实施例中，金属材料14可以是任何导电材料，诸如例如铜、铝等。绝缘体材料12可以是任何层间电介质材料，例如氧化物材料。可以使用例如化学气相沉积(CVD)工艺的任何常规沉积工艺将金属材料14沉积在绝缘体材料12上。
仍然参考图1，在金属材料14上沉积硬掩模材料叠层。在实施例中，硬掩模叠层包括第一硬掩模材料16(例如，SiN)、半导体材料18(例如，多晶材料)和覆盖层20(例如，SiN)。本领域技术人员应理解，覆盖层20也是硬掩模。材料16、18、20可以使用常规CVD工艺来沉积。在实施例中，材料18和20经历使用例如SADP或SAQP的常规线图案化的图案化工艺，产生各个线切割掩模22a、22b、22c、22d(例如，图案化掩模)。
如图2所示，在各个线切割掩模22a、22b、22c、22d之间的空间内沉积绝缘体材料24，接着进行回蚀刻和/或化学机械抛光(CMP)。在实施例中，绝缘体材料24可以是通过例如CVD的常规沉积工艺沉积的诸如氧化物材料的任何层间电介质材料。光致抗蚀剂材料(例如，掩模)26位于绝缘体材料24之上。将光致抗蚀剂材料26暴露于能量(光)以形成图案(开口)28。在实施例中，光致抗蚀剂材料26的开口28对准线切割掩模22c并且由于线22b、22c的窄栅距而与线切割掩模22b部分重叠。因此，如本领域技术人员将容易理解的，光致抗蚀剂材料26具有重叠误差。
在图3中，该结构经历蚀刻工艺以去除线切割掩模22c的部分，从而在线切割掩模22c的其余部分之间形成沟槽或切口30。在实施例中，由于重叠误差，蚀刻工艺还将部分地去除邻近线切割掩模22b的侧边或边缘部分，导致线切割掩模30a在其边缘处的较窄部分，例如，在线切割掩模22b与绝缘体材料24之间形成空间。在实施例中，蚀刻工艺包括针对线22b、22c的材料(例如材料18、20)的选择性化学(chemistry)，例如，反应离子蚀刻(RIE)。抗蚀剂然后可以通过常规的氧灰化工艺或其他已知的剥离剂(stripant)来去除。
如图4所示，在去除抗蚀剂之后，在线切割掩模22b的暴露的变窄的侧边或边缘上生长选择性生长材料32。在实施例中，选择性生长材料32是在例如多晶硅的半导体材料18上生长的外延半导体材料，例如，SiGe。如本领域普通技术人员应理解的，选择性生长材料32将填充空间30a，使其成为线切割掩模22b的部分，并导致将线切割掩模22b修复成其原始图案(宽度尺寸)，例如，填充由先前的蚀刻工艺引起的线切割掩模22b中形成的切口。在实施例中，选择性SiGe生长可以在<400℃的温度下发生，更具体地，在约375℃或更低的低温下发生。这可能是由于使用Si2H6和Ge2H6的源气体。
在图5中，使用例如RIE的利用对氧化物材料的去除有选择性的化学的常规蚀刻工艺来去除绝缘体材料24。在去除绝缘体材料之后，将线切割掩模22a、22b、22c、22d的图案转移到掩蔽材料16。如图5所示，由于位于线切割掩模22b侧边上的选择性生长材料32，整个图案宽度可被转移到现在包括材料16、18、20、32的线切割掩模22b中。
图6示出了用于形成金属线14a、14b、14c、14d的金属蚀刻工艺。在实施例中，线切割掩模22a、22b、22c、22d的图案被转移到金属材料14，产生金属线14a、14b、14d(如图7的顶视图代表性地示出的具有在线14c中的切割)。图案化工艺是例如RIE的使用对材料14的去除具有选择性的化学的常规的蚀刻工艺。现在应理解，金属线14a、14b、14c中没有一个将具有由于本文描述的工艺导致的任何边缘切割或重叠误差。
在图7中，在去除线切割掩模22a、22b、22c、22d之后，可以在金属线14a、14b、14c、14d上沉积阻挡层34。在实施例中，阻挡层34是诸如氮化物的绝缘阻挡层。绝缘体材料36沉积在阻挡层34上，随后进行CMP工艺。在实施例中，绝缘体材料36可以是任何低k电介质材料，例如，层间电介质材料。
图8-11示出了根据本公开的方面的除了其他特征之外的鳍切割以及相应的制造工艺。图8-11中所示的工艺步骤与图1-7所示的类似；然而，代替下方金属材料，图8-11示出了用于形成鳍结构(包括切口鳍结构)的下方半导体材料38。具体而言，如图8所示，结构10’包括半导体材料38，其可以由包括但不限于Si、SiGe、SiGeC、SiC、GaAs、InAs、InP以及其他III/V或II/VI化合物半导体的任何合适的材料构成。
硬掩模叠层沉积在金属材料上。在实施例中，硬掩模叠层包括第一硬掩模材料16(例如，SiN)、半导体材料18(例如，多晶材料)和另一硬掩模材料20(例如，SiN)。材料16、18、20可以使用常规CVD工艺来沉积。材料18和20经历使用例如SADP或SAQP的常规线图案化的图案化工艺，产生各个线切割掩模22a、22b、22c。绝缘体材料24被沉积在各个线切割掩模22a、22b、22c之间的空间内，随后是回蚀刻和/或化学机械抛光(CMP)。在实施例中，绝缘体材料24可以是通过例如CVD的常规沉积工艺沉积的诸如氧化物材料的任何层间电介质材料。
仍然参考图8，在绝缘体材料24之上形成光致抗蚀剂材料(例如，掩模)26。将掩模26暴露于能量(光)以形成图案(开口)28。在实施例中，开口28与线切割掩模22b对准并且由于掩模22a、22b的窄栅距而与线切割掩模22a部分重叠。因此，如本领域技术人员将容易理解的，掩模26具有重叠误差。
该结构经历蚀刻工艺以去除线切割掩模22b的部分，从而在线切割掩模22b的其余部分之间形成沟槽或切口30。在实施例中，由于重叠误差，蚀刻工艺还将部分地去除线切割掩模22a的侧边或边缘部分，导致线切割掩模30a在其边缘处变窄，例如，在线切割掩模22b与绝缘体材料24之间形成空间。在实施例中，蚀刻工艺包括针对线22b、22c的材料(例如材料18、20)的选择性化学，例如反应离子蚀刻(RIE)。然后可以通过常规的氧灰化工艺或其他已知的剥离剂去除抗蚀剂。
如图9所示，在去除抗蚀剂之后，在线切割掩模22a的变窄的侧边或边缘上生长选择性生长材料32。在实施例中，选择性生长材料32是在例如多晶硅的半导体材料18上生长的SiGe，其将填充空间30a，使其成为线切割掩模22a的部分并导致将线切割掩模22a修复到其原始宽度(尺寸)。在实施例中，选择性SiGe生长可以在高于400℃的温度下发生。或者，如上所述，选择性SiGe生长可以在低于400℃的温度下发生。
在图10中，使用利用对氧化物材料的去除具有选择性的化学的常规蚀刻工艺例如RIE来去除绝缘体材料24。在去除绝缘体材料之后，将线切割掩模22a、线切割掩模22b的剩余部分和线切割掩模22c的图案转移到掩蔽材料16。如图10所示，由于位于线切割掩模22b侧边上的选择性生长材料32，整个图案宽度可被转移到现在包括材料16、18、20、32的线切割掩模22b中。
图11示出了形成鳍线14’a、14b’、14’c的半导体蚀刻工艺。在实施例中，线切割掩模22a、22b、22d的图案被转移到半导体材料38，产生金属线14’a、14’b、14’c。图案化工艺是使用对材料38的去除具有选择性的化学的常规的蚀刻工艺，例如RIE。现在应理解，鳍14’a、14’b、14’c将不具有任何归因于本文描述的工艺的切割或重叠误差。现在可以使用常规的剥离剂去除任何掩蔽材料。
图12-16示出根据本公开的方面的除了其他特征之外的栅极切割以及相应的制造工艺。在实施例中，结构10”包括由例如牺牲材料构成的虚设(dummy)栅极结构40。例如，虚设栅极结构40可以形成在鳍结构或衬底材料41(在下文中称为鳍结构)之上。虚设栅极结构40包括侧壁隔离物42，例如，低k电介质材料。虚设栅极结构40和侧壁隔离物42可以使用例如沉积和图案化的常规的CMOS技术形成，使得对于本领域普通技术人员不需要进一步解释就能理解本实施例。外延源极/漏极区44在鳍结构41中与虚设栅极结构40邻近设置。绝缘体材料46例如设置在虚设栅极结构40之间。绝缘体材料46可以是使用常规CVD工艺沉积的例如基于氧化物的材料的任何层间电介质材料。
与已经描述的类似，可以在虚设栅极结构40之上形成硬掩模材料16(例如，SiN)、半导体材料18(例如，多晶材料)和另一硬掩模材料20(例如，SiN)。材料16、18、20可以使用常规CVD工艺沉积，然后进行CMP工艺。
现在参考图13，在绝缘体材料44和硬掩模材料20之上形成光致抗蚀剂材料(例如，掩模)。将掩模暴露于能量(光)以形成图案(开口)。在实施例中，开口与虚设栅极结构40b对准，并且由于虚设栅极结构的窄栅距而部分地与虚设栅极结构40a重叠。因此，如本领域技术人员将容易理解的，掩模具有重叠误差。该结构经历蚀刻工艺以去除虚设栅极结构40b的掩模材料18、20的部分(留下掩蔽材料16)。由于重叠误差，该蚀刻工艺还去除虚设栅极结构40a的掩模材料18、20的部分，导致沟槽或空间30a。在实施例中，利用例如反应离子蚀刻(RIE)的具有选择性化学的蚀刻工艺对材料18、20进行蚀刻。然后可以通过常规氧灰化工艺或其他已知的剥离剂来去除抗蚀剂。
如图13所示，在去除抗蚀剂之后，选择性生长材料32在虚设栅极结构40a之上的掩蔽材料18的变窄的侧边或边缘上生长。在实施例中，选择性生长材料32是在例如多晶硅的半导体材料18上生长的例如SiGe的外延半导体材料，其将填充在空间30a中，使其成为虚设栅极结构40a的部分并导致将掩蔽材料返回到其原始宽度(尺寸)。在实施例中，选择性SiGe生长可以在高于400℃的温度下发生。可选地，如上所述，选择性SiGe生长可以在低于400℃的温度下发生。
在图14中，使用利用对掩蔽材料16的去除具有选择性的化学的常规蚀刻工艺例如RIE去除虚设栅极结构40b之上的掩蔽材料16。在此步骤中，虚设栅极结构40b之上的暴露的掩蔽材料20也将被去除，留下掩蔽材料18和选择性生长材料32。
在图15中，虚设栅极结构40b中的切口延伸到鳍结构41中。在实施例中，该切口由类似于本文已经描述的蚀刻工艺来提供。以此方式，沟槽或开口46形成在剩余的虚设栅极结构40a、40c之间，延伸到鳍结构41中。掩蔽材料18和选择性生长材料32也可在蚀刻工艺期间被去除。
在图16中，绝缘体材料48沉积在开口46内。绝缘体材料48可以是通过例如CVD的常规沉积工艺沉积的氧化物材料。在沉积绝缘体材料48之后，整个结构可经历CMP工艺以形成平坦表面50。掩蔽材料18可保留，充当关于虚设栅极结构(以及任何其他栅极结构)的覆盖材料。
如上所述的方法用在集成电路芯片的制造中。所得到的集成电路芯片可以由制造商以作为裸芯片的原始晶片形式(即，作为具有多个未封装芯片的单个晶片)或者以封装形式分发。在后一种情况下，芯片被安装在单芯片封装(诸如塑料载体中，其引线固定到母板或其他更高级别的载体)或多芯片封装(诸如陶瓷载体中，其具有表面互连和/或掩埋互连中的一者或两者)中。在任何情况下，芯片然后与其他芯片、分立电路元件和/或其他信号处理设备集成，作为(a)中间产品(诸如母板)或者(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，从玩具和其他低端应用，到具有显示器、键盘或其他输入设备以及中央处理器的高级计算机产品。
本公开的各种实施例的描述已为了示例的目的而给出，但并非旨在是穷举性的或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员将是显而易见的。本文中所用术语的被选择以旨在最好地解释实施例的原理、实际应用或对市场中发现的技术的技术改进，或者使本技术领域的其他普通技术人员能理解本文公开的实施例。

Claims (19)

1.一种用于制造半导体结构的方法，包括：
形成至少包含半导体层和覆盖层的多个图案化硬掩模叠层；
去除所述多个图案化硬掩模叠层中的第一图案化硬掩模叠层的一部分和邻近图案化硬掩模叠层的边缘，所述邻近图案化硬掩模叠层的所述边缘邻近所述第一图案化硬掩模叠层的所述部分；以及
选择性地在所述邻近图案化硬掩模叠层的所述边缘上生长材料，
其中所述材料是选择性地在所述半导体层上生长以修复所述邻近图案化硬掩模叠层的所述边缘的外延材料。
2.根据权利要求1所述的方法，进一步包括图案化在多个图案化硬掩模叠层之下的材料。
3.根据权利要求2所述的方法，其中所述图案化是金属线的切口。
4.根据权利要求2所述的方法，其中所述图案化是鳍结构中的切口。
5.根据权利要求2所述的方法，其中所述图案化是栅极结构的特征。
6.根据权利要求1所述的方法，其中所述多个图案化硬掩模叠层通过在下方材料上层叠硬掩模材料、在所述硬掩模材料上层叠所述半导体层以及在所述半导体层上方层叠所述覆盖层，接着进行蚀刻工艺以去除所述第一图案化硬掩模叠层的所述部分而形成。
7.根据权利要求6所述的方法，其中所述蚀刻还去除所述邻近图案化硬掩模叠层的边缘。
8.根据权利要求6所述的方法，其中所述第一图案化硬掩模叠层的所述部分是被转移到所述下方材料的切口。
9.根据权利要求8所述的方法，其中所述边缘是所述邻近图案化硬掩模叠层的与所述切口邻近的边缘或侧边。
10.一种用于制造半导体结构的方法，包括：
形成包括夹在硬掩模层之间的半导体材料的材料叠层；
图案化所述半导体材料和位于所述半导体材料上方的所述硬掩模层的部分以形成多个掩模；
将图案蚀刻到所述多个掩模中的第一掩模的所述半导体材料和位于所述半导体材料之上的所述硬掩模材料和邻近掩模的边缘部分的所述半导体材料和位于所述半导体材料之上的所述硬掩模层；
在所述邻近掩模的在所述边缘处的所述半导体材料处生长材料以修复所述邻近掩模；以及
将所述第一掩模和修复的所述邻近掩模的所述图案转移到在所述半导体材料下方的所述硬掩模层。
11.根据权利要求10所述的方法，进一步包括将包含修复的所述邻近掩模的所述多个掩模的所述图案转移到下方材料。
12.根据权利要求11所述的方法，其中所述下方材料是金属材料，并且所述第一掩模的所述图案化至少形成到所述金属材料的金属线中的切口。
13.根据权利要求11所述的方法，其中所述下方材料是鳍材料，并且所述第一掩模的所述图案化至少形成到所述鳍材料的鳍结构中的切口。
14.根据权利要求11所述的方法，其中所述下方材料是栅极材料。
15.根据权利要求11所述的方法，其中在所述半导体材料上生长的材料是外延材料。
16.根据权利要求15所述的方法，其中所述外延材料是SiGe，其邻近在所述第一掩模中形成的切口选择性地生长在所述邻近掩模的暴露的半导体材料上。
17.根据权利要求15所述的方法，其中在所述图案的所述蚀刻之前，所述外延材料将所述邻近掩模修复成其图案形状。
18.一种半导体结构，包括：
具有切口特征的第一图案化掩模，其包括：
位于下方材料上的第一硬掩模材料；
位于所述第一硬掩模材料上的第一半导体材料；
位于所述半导体材料上的覆盖材料；以及
与所述第一图案化掩模邻近的第二图案化掩模，其包括：
所述第一硬掩模材料，
位于所述第一硬掩模材料上的所述第一半导体材料和第二半导体材料，其中所述第二半导体材料位于所述第一半导体材料的侧壁上；以及
位于所述第一半导体材料上的所述覆盖材料。
19.根据权利要求18所述的结构，其中所述第二半导体材料是SiGe。
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