JP2015061038A - 半導体装置 - Google Patents

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Abstract

【課題】複数のトランジスタピラーに隣接配置されるダミーピラーの影響を抑え、安定した特性のトランジスタを得る。
【解決手段】半導体装置１００は、半導体基板表面に配置される素子分離領域２で区画された活性領域１Ａと、活性領域内において第１方向に沿って配置される複数のトランジスタピラー５Ａ１〜５Ａ３と、複数のトランジスタピラーに対して第１方向に位置するように素子分離領域に配置される第１ダミーピラー７と、複数のトランジスタピラーと第１ダミーピラーの間に配置される第２ダミーピラー６と、複数のトランジスタピラーの各々の側面を囲んで連続するゲート電極１１ａと、第１ダミーピラーの側面を囲む第１給電用ゲート電極１１ｂａと、第２ダミーピラーの側面を囲み、かつゲート電極と第１給電用ゲート電極とに接続される第２給電用ゲート電極１１ｂｂと、を含む。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、縦型トランジスタを含む半導体装置に関する。
近年、トランジスタの微細化の技術として、縦型トランジスタが提案されている。縦型トランジスタは、半導体基板の主面に対して垂直方向に延びる半導体ピラーをチャネルとして用いるトランジスタである。具体的には、縦型トランジスタは、半導体基板から立ち上がるように半導体ピラー（基柱）が設けられており、半導体ピラーの側面にはゲート絶縁膜を介してゲート電極が設けられている。半導体ピラーの下部の横側にはドレイン領域が設けられ、半導体ピラーの上部にはソース領域が設けられている。また、半導体（シリコン）ピラーと隣接するように、ゲート電極へ給電するためのゲート吊り半導体（シリコン）ピラーが設けられている（例えば、特許文献１参照）。
縦型トランジスタはチャネルを基板平面に平行に配置したプレーナ型のトランジスタに比べ、平面上の占有面積が小さい。また、チャネル長（ゲート長）を長くしてもトランジスタの平面上の占有面積の増加がない。つまり、トランジスタの平面上の占有面積を大きくすることなく、短チャネル効果が抑制できる。また、チャネルの完全空乏化が可能であり、良好なＳ値（Subthreshold swing value）および大きなドレイン電流が得られるという利点を有している。
特開２００９−８８１３４号公報
縦型トランジスタでは、チャネルの完全空乏化を実現するために、半導体ピラーの断面積を小さくする。そのため、縦型トランジスタでは、大きな電流駆動能力を得ることができない。そこで、縦型トランジスタを用いる半導体装置では、縦型トランジスタの特性を維持しつつ、高い電流駆動能力を得るために、複数の半導体ピラーを設けて、並列トランジスタとして用いる場合がある。この場合も、複数の半導体ピラーの側面に形成されるゲート電極への給電を可能にするため、複数の半導体ピラーと隣接するようにゲート吊り絶縁膜ピラーが配置される。
ゲート吊り絶縁膜ピラーの平面パターンは、配線パターンやコンタクトの配置等に基づいて定められるので、半導体ピラーの平面パターンよりもその面積（断面積）が大きくなる。複数の半導体ピラーとそれとは平面パターン面積の異なるゲート吊り絶縁膜ピラーを一列に並ぶように形成する場合、リソグラフィー時の各ピラーへの光近接効果による影響は、その配置により異なる。複数の半導体ピラーとゲート吊り絶縁膜ピラーを一方向に沿って配列した場合、ゲート吊り絶縁膜ピラーに隣接する半導体ピラーの平面寸法は、他の半導体ピラーの平面寸法とは異なるものとなる。その結果、複数の半導体ピラーを用いて形成される複数のトランジスタの特性にバラツキが生じる。こうして、関連する半導体装置には、並列トランジスタ全体の特性がばらついてしまうという問題がある。そこで、複数の半導体ピラーを同じ寸法で構成する方策が望まれる。
本発明の一実施の形態に係る半導体装置は、半導体基板表面に配置される素子分離領域で区画された活性領域と、前記活性領域内において第１方向に沿って配置される複数のトランジスタピラーと、前記複数のトランジスタピラーに対して前記第１方向に位置するように前記素子分離領域に配置される第１ダミーピラーと、前記複数のトランジスタピラーと前記第１ダミーピラーの間に配置される第２ダミーピラーと、前記複数のトランジスタピラーの各々の側面を囲んで連続するゲート電極と、前記第１ダミーピラーの側面を囲む第１給電用ゲート電極と、前記第２ダミーピラーの側面を囲み、かつ前記ゲート電極と前記第１給電用ゲート電極とに接続される第２給電用ゲート電極と、を含むことを特徴とする。
本発明によれば、トランジスタピラーと第１ダミーピラーの間に第２ダミーピラーが配置されている。これにより、ゲート給電用の第１ダミーピラーとトランジスタピラーの平面パターンの大きさが異なることに起因するパターン変形は、トランジスタとしては機能しない第２ダミーピラーに発生し、トランジスタピラーには発生しない。これにより、複数のトランジスタピラーの平面寸法のばらつきを抑制して、トランジスタの特性を安定化させることが可能な半導体装置を提供することができる。
本発明の第１の実施形態に係る半導体装置１００の構造を示す模式図（平面図）である。 図１のＸ１−Ｘ１’断面図である。 図１のＹ１−Ｙ１’断面図である。 本発明の第１の実施形態に係る半導体装置１００の製造方法を説明するための図（平面図）である。 図４のＹ１−Ｙ１’断面図である。 第１の実施形態に係る半導体装置１００の製造方法を説明するための露光マスクの図面（平面図）である。 本発明の第１の実施形態に係る半導体装置１００の製造方法を説明するための図（平面図）である。 図７のＸ１−Ｘ１’断面図である。 図７のＹ１−Ｙ１’断面図である。 第１の実施形態に係る半導体装置１００の製造方法を説明するための図（平面図）である。 図１０のＸ１−Ｘ１’断面図である。 図１０のＹ１−Ｙ１’断面図である。 第１の実施形態に係る半導体装置１００の製造方法を説明するための図（断面図）である。 第１の実施形態に係る半導体装置１００の製造方法を説明するための図（断面図）である。 第１の実施形態に係る半導体装置１００の製造方法を説明するための図（平面図）である。 図１５のＸ１−Ｘ１’断面図である。 図１５のＹ１−Ｙ１’断面図である。 本発明の第２の実施形態に係る半導体装置２００の構造を示す模式図（平面図）である。 （ａ）は、半導体装置３００のレイアウトを示す平面図であり、（ｂ）は（ａ）のレイアウトを実現するために用いられる露光用マスクのパターンレイアウトを示す平面図である。 図１９（ａ）のＹ１−Ｙ１’断面図である。
（実験例）
本発明の実施形態を説明する前に、本願発明者が実施した実験例について図１９および図２０を用いて説明する。
図１９（ａ）は、実験例に用いた半導体装置３００（並列トランジスタ）のレイアウトを示す平面図である。素子分離領域２に囲まれた活性領域１Ａ内には、Ｙ方向に沿って整列する３つの（第１乃至第３）トランジスタピラー５Ａ１、５Ａ２、５Ａ３が配置されている。また、列の端部に位置する第１トランジスタピラー５Ａ１のＹ方向に隣接させてゲート電極給電用のダミーピラー７が配置されている。実際には、図１９（ａ）は、半導体装置３００の製造工程中の状態を示しており、トランジスタを構成する第１乃至第３トランジスタピラー５Ａ１、５Ａ２、５Ａ３の位置に対応する第１乃至第３マスクパターン６０ａ、６０ｂ、６０ｃと、第１トランジスタピラー５Ａ１のＹ方向に隣接するゲート給電用のダミーピラー７の位置に対応するマスクパターン６０ｄ及び周囲マスクパターン２ｃのレイアウトを示している。
図１９（ｂ）は、上記のマスクパターン６０ａ、６０ｂ、６０ｃ、６０ｄを形成するためのリソグラフィに用いられる露光用マスクのパターンレイアウトを示している。露光用マスクパターンは、活性領域１Ａに配置され同一サイズからなる３つの（第１乃至第３）トランジスタピラーパターン６０ａａ、６０ｂｂ、６０ｃｃと、第１トランジスタピラーパターン６０ａａに隣接し第１トランジスタピラーパターン６０ａａよりも大きなサイズからなるダミーピラーパターン６０ｄｄと、ピラー溝形成領域Ａの周囲を覆う周囲遮蔽パターン２ａａと、で構成される。
図１９（ｂ）に示す露光用マスクパターンを有する露光用マスクを用いて、半導体基板上に形成されたマスク膜６０にパターンを転写すると、図１９（ａ）に示すようなマスクパターン６０ａ〜６０ｄが得られる。この結果から、第１トランジスタピラー５Ａ１に対応する第１マスクパターン６０ａの（Ｘ方向及びＹ方向の各々の）幅Ｘａが、他のトランジスタピラー５Ａ２，５Ａ３に対応するマスクパターン６０ｂ、６０ｃの幅Ｘｂよりも小さくなってしまう（Ｘｂ＞Ｘａ）ことが明らかとなった。これは、ダミーピラーパターン６０ｄｄと第１トランジスタピラーパターン６０ａａの平面サイズが異なることに起因する光近接効果の影響のためであると考えられる。
図２０は、図１９（ａ）におけるＹ１−Ｙ１’線断面図である。詳細には、マスクパターン６０ａ、６０ｂ、６０ｃ、６０及び２ａをマスクとして、ピラー溝形成領域Ａ内に位置する活性領域（半導体基板）１Ａおよび素子分離領域２を異方性ドライエッチング法を用いてエッチングした状態の断面図を示している。前述したように、第１マスクパターン６０ａの幅Ｘａは、第２、第３マスクパターン６０ｂ、６０ｃの幅Ｘｂよりも小さい。それゆえ、第１マスクパターン６０ａで覆われた第１トランジスタピラー５Ａ１の幅も、第２マスクパターン６０ｂで覆われた第２トランジスタピラー５Ａ２並びに第３マスクパターン６０ｃで覆われた第３トランジスタピラー５Ａ３の幅より狭小化する。この結果、並列トランジスタを構成する個々のトランジスタピラーの幅（断面積）が変化してしまい、並列トランジスタとしての特性がばらつく問題がある。
（第１実施形態）
（半導体装置）
以下、図面に基づいて本発明に好適な実施形態を詳細に説明する。
まず、図１、図２及び図３を参照して、本発明の第１の実施形態に係る半導体装置１００の概略構成を説明する。なお、各図においては、理解を容易にするために、各構成要素の縮尺や個数等が実際とは異なっている。また、一部の構成要素を透過状態としたり、破線で示したりしている。また、各図には、半導体装置１００に含まれるシリコン基板の主面を基準とするＸＹＺ座標系を設定している。ここで、Ｚ方向はシリコン基板の主面に垂直な方向であり、Ｘ方向はシリコン基板の主面とに平行な方向、Ｙ方向はシリコン基板の主面に平行かつＸ方向と直交する方向である。また、今後の説明では、Ｙ方向を「第１方向」、Ｘ方向を「第２方向」、Ｚ方向を「第３方向」と称する場合がある。また、「上」及び「下」という語は、Ｚ方向に関して用いられる。
まず、図１を参照する。図１は、本発明の第１の実施の形態に係る半導体装置１００の構成を示す平面図である。半導体装置１００は、シリコン単結晶からなる半導体基板１（図２，３参照）の上面において、素子分離領域２と、素子分離領域２で囲まれた半導体基板１からなる活性領域１Ａと、を備えている。素子分離領域２は、シリコン酸化膜などからなる絶縁膜２ｂで構成される。
活性領域１Ａ内には、半導体基板表面から上方へ突き出るように設けられた第１トランジスタピラー５Ａ１、第２トランジスタピラー５Ａ２、第３トランジスタピラー５Ａ３がＹ方向に一直線上に並んで配置されている。各々のトランジスタピラー５（５Ａ１〜５Ａ３）は、縦型トランジスタ５０Ａ（５０Ａ１〜５０Ａ３）を構成し、各々第１トランジスタ５０Ａ１、第２トランジスタ５０Ａ２、第３トランジスタ５０Ａ３に対応する。図１では、３つのトランジスタが示されているが、これに限るものではなく、さらに多くのトランジスタが配置されても良い。
各縦型トランジスタ５０Ａの上部には第１プラグ３０が配置される。これらの第１プラグ３０は、それらの上面に接して配置される配線３３によって相互に接続されている。また、各トランジスタピラー５の周囲に位置する活性領域１Ａの表面部分には不純物拡散層が設けられ、第１乃至第３トランジスタ５０Ａ１〜５０Ａ３に共有される下部拡散層を構成している。さらに、活性領域１Ａには、下部拡散層に接続され、縦型トランジスタ５０Ａに共有される第２プラグ３１が配置されている。このように、３つの縦型トランジスタ５０Ａ１〜５０Ａ３は、下部拡散層を共有することにより下部が互いに接続され、配線３３を配置することにより上部が互いに接続される構成となっている。すなわち、半導体装置１００は、３つの縦型トランジスタが並列接続された一つの並列トランジスタを構成している。
一方、活性領域１Ａと、活性領域１ＡのＹ方向に隣接する素子分離領域２の一部とでピラー溝形成領域Ａが構成されている。ピラー溝形成領域Ａ内の素子分離領域２には、複数のトランジスタピラー５に対し、Ｙ方向に位置する第１ダミーピラー７が配置されている。すなわち、第１ダミーピラー７は、一端部に位置する第１トランジスタピラー５Ａ１に所定の間隔を空けて隣接して配置されている。また、複数のトランジスタピラー５と第１ダミーピラー７の間には第２ダミーピラー６が配置されている。すなわち、第２ダミーピラー６は、一端部に位置する第１トランジスタピラー５Ａ１と第１ダミーピラー７の間に配置されている。複数のトランジスタピラー５、第２ダミーピラー６及び第１ダミーピラー７は、Ｙ方向に沿って一直線上に配置されている。
図１に示すように、第２ダミーピラー６は、ピラー溝形成領域Ａ内の活性領域１Ａと素子分離領域２の境界部分に跨るように配置されている。第２ダミーピラー６は、活性領域１Ａ側に配置される第２ダミーシリコンピラー６Ａと、素子分離領域２側に配置される第２ダミー絶縁膜ピラー６Ｂで構成される。即ち、第２ダミーシリコンピラー６Ａと第２ダミー絶縁膜ピラー６Ｂは一側面が互いに接触して合体した複合ピラーを構成している。
第１ダミーピラー７は、各々のトランジスタを構成するゲート電極１１ａへの給電用ピラーとして機能する。第２ダミーピラー６は、一端部に位置する第１トランジスタピラー５Ａ１の平面パターンが他のトランジスタピラー５Ａ２、５Ａ３の平面パターンと同じになるようにパターン補正するパターン補正用ピラーとして機能する。また、第２ダミーピラー６は、給電用ピラーとしても機能する。
図１を参照して、半導体装置１００の構成について、さらに詳細に説明する。各々のトランジスタ５０Ａのチャネルを構成する各々のトランジスタピラー５Ａは、Ｙ方向（第１方向）の幅およびＹ方向に垂直なＸ方向（第２方向）の幅が同一の矩形となるように構成されている。ここでは幅を５０ｎｍとする。
３つのトランジスタ５０Ａは、平面視でＹ方向の同一線上にそれらの中心が位置するように一定の間隔で配置される。さらに詳細に説明すると、前記３つのトランジスタピラー（５Ａ１、５Ａ２、５Ａ３）と第２ダミーピラー６と第１ダミーピラー７のＸ方向における幅の中心は、Ｙ方向へ延在した同一線上に位置するように所定の間隔で配置されている。ここでは、トランジスタ５０Ａ同士の間隔を３０ｎｍとしている。各々のトランジスタの直上には、シリコンプラグ１９、第１プラグ３０及び配線３３が配置されている。
また、第１のトランジスタピラー５Ａ１とＹ方向に所定の間隔で隣接するように、平面視矩形状の第２ダミーピラー６が配置されている。第２ダミーピラー６におけるＸ方向の幅およびＹ方向の幅は、トランジスタピラー５よりも小さく構成されている。ここでは、幅を４０ｎｍとして、第１のトランジスタピラーとの間隔を３５ｎｍとしている。
なお、各々のトランジスタピラー５並びに第２ダミーピラー６の平面形状は、矩形に限らず、円形であっても良い。いずれにしても、第２ダミーピラー２の平面パターンの面積は、各トランジスタピラー５の平面パターンの面積よりも小さい。
さらに、第２ダミーピラー６とＹ方向で隣接するように、平面視矩形状の第１ダミーピラー７が、素子分離領域２に配置されている。第１ダミーピラー７の平面パターンの面積は、各トランジスタピラー５の平面パターンの面積よりも大きい。例えば、第１ダミーピラー７におけるＸ方向の幅およびＹ方向の幅は、トランジスタピラー５を基準にして、Ｘ方向の幅は等しく、Ｙ方向の幅が１倍より大きくかつ１．５倍以内となるような矩形として構成されている。ここでは、Ｘ方向の幅を５０ｎｍ、Ｙ方向の幅を７５ｎｍとして、第２ダミーピラー６との間隔を３５ｎｍとしている。
第１ダミーピラー７の上には、コンタクトプラグ４１が配置されている。また、コンタクトプラグ４１の上面には、配線４２が配置されている。
コンタクトプラグ４１は、平面視において、第１ダミーピラー７と部分的に重なる位置に配置されているが、Ｙ方向において、第１ダミーピラー７の外側に若干はみ出した構成となっている。なお、図１では、コンタクトプラグ４１が第１ダミーピラー７に対してＸ方向及びＹ方向にオフセットしているが、これに限るものではなく、活性領域１Ａ並びに各々のトランジスタピラーに接触しない範囲の任意の位置でＸ方向及びＹ方向のいずれか一方にオフセットされても良い。
各々のトランジスタピラーの全側面を囲むようにゲート絶縁膜１０（図２及び図３参照）を介してゲート電極１１ａが設けられている。ゲート電極１１ａは、各トランジスタピラーを囲む部分が、各々隣接するトランジスタピラー間の隙間（空間）を埋設することによって相互に接続されて構成され、複数のトランジスタピラーに共有される１つのゲート電極１１ａとして機能する。
一方、第１ダミーピラー７の全側面を囲むように第１給電用ゲート電極１１ｂａが設けられ、第２ダミーピラー６の全側面を囲むように第２給電用ゲート電極１１ｂｂが配置される。ゲート電極１１ａと第２給電用ゲート電極１１ｂｂとは、第２ダミーピラー６に最も近接するトランジスタピラー（図１では５Ａ１）との間の隙間を埋設することによって接続されている。また、第２給電用ゲート電極１１ｂｂと第１給電用ゲート電極１１ｂａとは、第２ダミーピラー６と第１ダミーピラー７との間の隙間を埋設することにより接続されている。したがって、第１給電用ゲート電極１１ｂａは、パターン補正用ピラーとなる第２ダミーピラー６の側面に配置される第２給電用ゲート電極１１ｂｂを介してゲート電極１１ａに接続される。
コンタクトプラグ４１は、平面視において第１ダミーピラー７からはみ出した部分で第１給電用ゲート電極１１ｂａと接続されている。ゲート電極１１ａ、第１および第２給電用ゲート電極１１ｂａ、１１ｂｂの平面視の厚さ（図２におけるＸ方向の厚さ）は２０ｎｍとしている。以下、ゲート電極１１ａ、第１および第２給電用ゲート電極１１ｂａ、１１ｂｂを総称してゲート電極１１と記載する。ゲート電極１１の厚さを２０ｎｍとすれば、前述のように３０ｎｍとした各々のトランジスタピラー同士の間隔、および３５ｎｍとした第１トランジスタピラー５Ａ１と第２ダミーピラー６の間隔、さらに３５ｎｍとした第２ダミーピラー６と第１ダミーピラー７の間隔は、いずれもゲート電極１１の厚みの２倍以下となる。したがって、各々のピラー間の隙間はゲート電極１１で埋設され、各ピラーの側面を囲うゲート電極部分は１つのゲート電極１１として機能する。これにより、第１ダミーピラー７の第１給電用ゲート電極１１ｂａに供給されたゲート電圧は、第２ダミーピラー６の第２給電用ゲート電極１１ｂｂを介して、第１トランジスタピラー５Ａ１のゲート電極１１ａに供給される。
一方、第２プラグ３１の直上には、配線３４が配置されている。配線３４は、第２プラグ３１を介して、各々のトランジスタを構成するピラー下部拡散層９（図２参照）と接続されており、ピラー下部拡散層への給電配線となっている。
次に、図２および図３の断面図を参照する。図２は、図１のＸ１−Ｘ１’線断面図であり、図３は、図１のＹ１−Ｙ１’線断面図である。
図２及び図３に示すように、シリコン基板１の上面には、絶縁膜２ｂからなる素子分離領域２が設けられている。素子分離領域２に囲まれたシリコン基板１からなる活性領域１Ａには、半導体の基柱（半導体ピラー）である、第１のトランジスタピラー５Ａ１乃至第３のトランジスタピラー５Ａ３の３つのトランジスタピラー５が立設されている。
各々のトランジスタピラー５は、対応する各々のトランジスタ５０Ａのチャネル部を構成する柱状の半導体である。従って、各々のトランジスタ５０Ａは縦型トランジスタである。３つのトランジスタピラー５は、素子分離領域２に区画された活性領域１Ａに全てが同一の高さとなるように配置されている。また、各々のトランジスタピラーの太さ（シリコン基板１の基板表面に平行な面で切った断面積）は、完全空乏化が可能な太さ（大きさ）にしている。
各々のトランジスタ５０Ａは、トランジスタピラー５の上端部と下端部に、それぞれ不純物拡散層１６，９を有している。トランジスタピラー５の上端部に位置したピラー上部拡散層１６はソース／ドレインの一方であり、トランジスタピラー５の下端部に位置したピラー下部拡散層９はソース／ドレインの他方である。ピラー上部拡散層１６とピラー下部拡散層９との間に挟まれたトランジスタピラーの中央部は、チャネル部を構成している。
図３に示すように、３つのトランジスタピラー５Ａ１〜５Ａ３のうち、Ｙ方向の一方の端部となっている第１のトランジスタピラー５Ａ１に対して、Ｙ方向に隣接するように第２ダミーピラー６が配置されている。トランジスタピラー５と第２ダミーシリコンピラー６Ａは、シリコン基板１の表面をエッチングして設けられており、第２ダミー絶縁膜ピラー６Ｂは、素子分離領域２の表面をエッチングして設けられている。
第２ダミーシリコンピラー６Ａは、シリコン基板１の表面から突出した柱状の半導体であり、第２ダミー絶縁膜ピラー６Ｂは、素子分離領域２において突出する柱状の絶縁体である。
第２ダミーピラー６のＹ方向に隣接して第１ダミーピラー７が配置される。第１ダミーピラー７は、素子分離領域２内に配置され、絶縁膜２ｂからなる柱状の絶縁体である。第１ダミーピラー７は、第１給電用ゲート電極１１ｂａの高さを嵩上げして第１給電用ゲート電極１１ｂａと上層の配線４２との距離を小さくするための突起層として機能する。
複数のトランジスタピラー５の側面を囲むゲート電極１１ａ、第２ダミーピラー６の側面を囲む第２給電ゲート電極１１ｂｂおよび第１ダミーピラー７の側面を囲む第１給電ゲート電極１１ｂａは、各々のピラー間の隙間を埋設することにより相互に接続され、連続する一つのゲート電極１１となっている。
複数のトランジスタピラー５と第２ダミーシリコンピラー６Ａの周囲に位置する活性領域１Ａ（シリコン基板１）の上面には、絶縁膜８が設けられている。絶縁膜８は、複数のトランジスタピラー５と第２ダミーシリコンピラー６Ａの下部周囲を覆って、素子分離領域２に達している。
ピラー下部拡散層９は、絶縁膜８の下方で絶縁膜８と重なるように配置されている。ピラー下部拡散層９とゲート電極１１とは、絶縁膜８によって電気的に絶縁されている。ピラー下部拡散層９は、３つのトランジスタピラー５同士を電気的に接続しており、３つのトランジスタ５０Ａである第１のトランジスタ５０Ａ１乃至第３のトランジスタ５０Ａ３に共通の下部拡散層を構成する。
なお、素子分離領域２は、ピラー下部拡散層９よりも深く設けられており、素子分離領域２を挟んで隣接する活性領域間でピラー下部拡散層９同士が電気的に接続されないようになっている。
トランジスタピラー５と第２ダミーシリコンピラー６Ａの側面には、ゲート絶縁膜１０が配置されている。また、ゲート絶縁膜１０を介してトランジスタピラー５と第２ダミーシリコンピラー６Ａの各々の側面に厚さ２０ｎｍ（図２のＸ方向の厚さ）のゲート電極１１ａおよび第２給電用ゲート電極１１ｂｂが配置されている。第２ダミー絶縁膜ピラー６Ｂと第１ダミーピラー７の側面には、ゲート絶縁膜１０は配置されることなく、給電用ゲート電極１１ｂが配置されている。
ゲート絶縁膜１０は、トランジスタピラー５の外周面を覆って絶縁膜８と接続されている。トランジスタピラー５のチャネル部とピラー上部拡散層１６と絶縁膜８の下方に配置されたピラー下部拡散層９は、ゲート絶縁膜１０と絶縁膜８によって、ゲート電極１１と電気的に絶縁されている。
図２に示したように、例えば第２トランジスタ５０Ａ２は、ピラー下部拡散層９、ピラー上部拡散層１６、ゲート絶縁膜１０、ゲート電極１１ａで構成される。
再び、図２に加え図３を参照すると、素子分離領域２と第２ダミーピラー６と第１ダミーピラー７の上面には、絶縁膜３が配置されている。また、素子分離領域２と第２ダミーピラー６と第１ダミーピラー７の上面には、絶縁膜３を覆ってマスク膜４が設けられている。さらに、ゲート電極１１と絶縁膜８を覆って第１層間絶縁膜１２が設けられている。第１層間絶縁膜１２は、ピラー溝形成領域Ａを埋設して設けられている。すなわち、第１層間絶縁膜１２は、素子分離領域２と絶縁膜３とマスク膜４の壁面に囲まれた領域に設けられている。
マスク膜４と第１層間絶縁膜１２の上面には、第２層間絶縁膜２０が設けられている。第２層間絶縁膜２０を覆ってストッパー膜２１が設けられ、さらにストッパー膜２１を覆って第３層間絶縁膜２４が設けられている。第３層間絶縁膜２４の上面には、配線３３，３４及び４２が配置されている。
配線４２は、第３層間絶縁膜２４、ストッパー膜２１、第２層間絶縁膜２０及び第１層間絶縁膜１２を貫通するコンタクトプラグ４１によって第１給電用ゲート電極１１ｂａと接続されている。
配線３３は、第３層間絶縁膜２４、ストッパー膜２１及び第２層間絶縁膜２０を貫通する第１プラグ３０と、第１層間絶縁膜１２とゲート電極１１で取り囲まれたシリコンプラグ１９とを介して、各々のトランジスタピラーのピラー上部拡散層１６と接続されている。
シリコンプラグ１９は、シリコン中にヒ素等の不純物を注入（拡散）したものであり、ピラー上部拡散層１６と共にトランジスタ５０Ａのソース／ドレインの一方を構成している。シリコンプラグ１９の側面には、サイドウォール膜１８と絶縁膜１７が配置されており、サイドウォール膜１８と絶縁膜１７によって、シリコンプラグ１９とゲート電極１１ａとが電気的に絶縁されている。
配線３４は、第３層間絶縁膜２４、ストッパー膜２１、第２層間絶縁膜２０、第１層間絶縁膜１２及び絶縁膜８を貫通する第２プラグ３１によって、ピラー下部拡散層９と接続されている。
図１９および図２０を参照して説明した実験例では、第１方向に配置される複数のトランジスタピラー５に隣接してゲート給電用のダミーピラー７を配置した。その結果、トランジスタピラー５の平面パターンとダミーピラー７の平面パターンの大きさが異なることに起因してリソグラフィによるパターン形成時の光近接効果によって端部に位置する第１トランジスタピラー５Ａ１の平面パターンが第２および第３トランジスタピラーの平面パターンと異なる形状となった。トランジスタピラーの形状ばらつきは、並列トランジスタの特性がばらつく問題を引き起こす。
これに対し、第１の実施形態に係る半導体装置１００では、トランジスタピラー５とゲート給電用ピラーとなる第１ダミーピラー７との間にパターン補正用ピラーとなる第２ダミーピラー６を配置する構成としている。この構成により、第１ダミーピラー７の平面パターンが大きいことに起因する光近接効果はトランジスタとしては機能しない第２ダミーピラー６に及ぶが、第１トランジスタピラー５Ａ１には影響しない。したがって、第１乃至第３トランジスタピラーの平面形状を同一として特性が安定する並列トランジスタを得ることができる。
（半導体装置の製造方法）
次に、第１の実施形態に係る半導体装置１００の製造方法について、図４乃至図１７を参照して詳細に説明する。以下の説明で用いるシリコン基板１は、ｐ型の単結晶基板とするが、これに限るものではない。
まず、図４及び図５を参照する。図４は、半導体装置１００の製造工程を説明するための平面図、図５は、そのＹ１−Ｙ１’線断面図である。
図４および図５に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、シリコン基板１に溝２ａを形成する。溝２ａは、活性領域１Ａを画定するように、即ち活性領域１Ａの周囲を囲むように形成される。溝２ａの深さは、例えば２５０ｎｍとする。次に、溝２ａの内部を埋め込むように、シリコン基板１の全面へシリコン窒化膜やシリコン酸化膜からなる絶縁膜２ｂをＣＶＤ（Chemical Vapor Deposition）法によって堆積させる。その後、シリコン基板１上に形成された不要な絶縁膜２ｂをＣＭＰ（Chemical Mechanical Polishing）法により除去して、絶縁膜２ｂを溝２ａの内部だけに残すことにより、素子分離領域２を形成する。これにより、素子分離領域２で囲まれた活性領域１Ａが形成される。図４では、活性領域１Ａの形状を矩形としたが、活性領域１Ａの形状はこれに限るものではない。また、活性領域１ＡのＸ方向、Ｙ方向の寸法は、活性領域１Ａ内に配置されるトランジスタピラーの数に応じて任意に変更することができる。
次に図６を参照する。図６は、図７で説明するフォトリソグラフィ工程で用いる露光マスク１５０の構成を示す平面図である。露光マスク１５０は、ポジ型ホトレジストの使用を前提とするものである。
露光マスク１５０は、ピラー溝形成領域Ａを除いた領域に相当する遮光部５２と、３つのトランジスタピラー（５Ａ１乃至５Ａ３）の領域に相当する第１遮光部５３（５３Ａ，５３Ｂ，５３Ｃ）と、第２ダミーピラー６の領域に相当する第２遮光部５４と、さらに第１ダミーピラー７の領域に相当する第３遮光部５５と、ピラー溝形成領域Ａにおいてトランジスタピラー並びに各々のダミーピラーの領域を除いた領域に相当する光透過部５６で構成されている。
さらに、第１遮光部５３を詳細に説明すると、第１遮光部５３は、第１トランジスタピラー５Ａ１の領域に相当する第１遮光部５３Ａと、第２トランジスタピラー５Ａ２の領域に相当する第１遮光部５３Ｂと、第３トランジスタピラー５Ａ３の領域に相当する第１遮光部５３Ｃとで構成されている。
第１遮光部５３は、Ｘ方向およびＹ方向の幅が各々５０ｎｍとなる矩形で形成されており、第２遮光部５４は、第１遮光部５３と同じ平面サイズとしている。また、第３遮光部５５は、Ｘ方向の幅が５０ｎｍ、Ｙ方向の幅が７５ｎｍとなる矩形で形成している。なお、各々の第１遮光部５３並びに第２遮光部５４の平面形状は、矩形に限らず、円形であっても良い。
本実施形態の半導体装置の製造方法で用いる露光マスク１５０は、第１トランジスタピラー５Ａ１の平面パターンに相当する第１遮光部５３Ａと、ゲート給電用ピラーとなる第１ダミーピラー７の平面パターンに相当する第３遮光部５５と、の間にパターン補正用ピラーとなる第２ダミーピラー６の平面パターンに相当する第２遮光部５４を配置したパターン構成を有している。
次に、図７乃至図９を参照する。図７は、図４及び図５に示す工程に続く工程を説明するための平面図、図８はそのＸ１−Ｘ１’線断面図、図９はＹ１−Ｙ１’線断面図である。
図７乃至図９に示すように、ＣＶＤ法によって、シリコン基板１上にシリコン酸化膜からなる厚さ２ｎｍの絶縁膜３を形成してから、シリコン窒化膜からなる厚さ１２０ｎｍのマスク膜４を形成する。次に、露光マスク１５０を用いたフォトリソグラフィ法により、遮光部５２〜５５の配置に相当するホトレジストマスク３６〜３９を形成する。即ち、遮光部５２の配置に相当するホトレジストマスク３６を形成する。同時に、３つの第１遮光部５３の配置に相当する第１ホトレジストマスク３７Ａ、３７Ｂ、３７Ｃを形成する。また第２遮光部５４の配置に相当する第２ホトレジストマスク３８を形成する。さらに、第３遮光部５５の配置に相当する第３ホトレジストマスク３９を形成する。なお、ホトレジストマスク（３６乃至３９）の下に、非晶質カーボン膜などのハードマスクを形成しておいても良い。
このリソグラフィでは、図６に示した露光マスク１５０を介して半導体基板１上のホトレジストを露光すると、第２遮光部５４が第１遮光部５３と同じ露光マスク寸法（５０ｎｍ）を有しているにもかかわらず、隣接する第３遮光部５５の平面寸法が大きいことに起因して第２遮光部５４周囲を透過する平面光強度分布が変化し、半導体基板１上に形成される第２ホトレジストマスク３８の寸法は４０ｎｍに縮小する。一方、第２遮光部５４を配置することによって、第３遮光部５５から離れた位置に配置されることとなる３つの第１遮光部５３Ａ、５３Ｂ、５３Ｃの周囲を透過する透過光の平面的光強度分布は第３遮光部５５の影響を受けることなく均一となる。したがって、半導体基板上の第１ホトレジストマスク３７Ａ、３７Ｂ、３７Ｃは露光マスク寸法に忠実にパターンが形成される。すなわち、第２遮光部５４は、トランジスタピラー形成用のマスクとなる第１ホトレジストマスク３７Ａ、３７Ｂ、３７Ｃのパターンばらつきを回避して均一化させるためのパターン補正用露光マスクとして機能する。
上記のように、第２遮光部５４を配置した露光マスク１５０を用いることで、第１遮光部５３Ａの周囲における露光強度が一定となる。その結果、半導体装置１００では、第１遮光部５３Ａによって形成される第１ホトレジストマスク３７Ａの完成寸法ばらつきを低減させることができる。
ここで、第１ホトレジストマスク３７乃至第３ホトレジストマスク３９の間隔は、この後形成するゲート電極の膜厚の２倍以下とする。具体例を挙げれば、図７において、Ｙ方向の同一線上に中心が位置するように設けられた第１ホトレジストマスク３７Ａ乃至第１ホトレジストマスク３７Ｃの間隔は、夫々３０ｎｍとする。また、ゲート電極の膜厚の２倍以下の間隔で、第１ホトレジストマスク３７ＡとＹ方向に隣接するように、第２ホトレジストマスク３８を１つ配置する。ここでは、第１ホトレジストマスク３７Ａと第２ホトレジストマスク３８の間隔は３５ｎｍとする。さらに、ゲート電極の膜厚の２倍以下の間隔で、第２ホトレジストマスク３８とＹ方向に隣接するように、第３ホトレジストマスク３９を１つ配置する。ここでは、第２ホトレジストマスク３８と第３ホトレジストマスク３９の間隔も３５ｎｍとする。第３ホトレジストマスク３９は、例えば、Ｘ方向の幅が５０ｎｍ、Ｙ方向の幅が７５ｎｍとする。
次に、ホトレジストマスク（３６乃至３９）を用いた異方性ドライエッチング法により、マスク膜４と絶縁膜３にホトレジストマスクのパターンを転写する。これにより、パターニングした開口部（ピラー溝形成領域Ａ）内には、シリコン基板１の上面と素子分離領域２の上面が露出する。その後、ホトレジストを（ハードマスクを形成した場合には、ハードマスクも）除去する。
次に、マスク膜４をマスクとして、露出させたシリコン基板１と素子分離領域２を深さが１５０ｎｍとなるように異方性ドライエッチングして掘り下げ、トランジスタのチャネルとなる３つのトランジスタピラー５（５Ａ１乃至５Ａ３）と、第２ダミーピラー６と、給電用ゲート電極を上層配線に接続するための第１ダミーピラー７を形成する。
各々のピラーは、掘り下げられたシリコン基板１の上面、および素子分離領域２の上面から上方に突き出るように形成される。これにより、各トランジスタピラー（５Ａ１乃至５Ａ３）は、Ｘ方向およびＹ方向の幅を５０ｎｍとする矩形で形成される。また、図９に示すように、第２ダミーピラー６は、活性領域１Ａ側に立設する第２ダミーシリコンピラー６Ａの一側面と、素子分離領域２側に立設する第２ダミー絶縁膜ピラー６Ｂの一側面とが接触して合体する複合ピラーとして形成される。
次に、トランジスタピラー５と第２ダミーシリコンピラー６Ａの側面を熱酸化法で５ｎｍ厚となるように酸化し（図示せず）、ＣＶＤ法によるシリコン窒化膜を２０ｎｍ厚となるように成膜後、全面エッチバックを行って、トランジスタピラー５と第２ダミーピラー６とマスク膜４の側面にサイドウォール膜（図示せず）を形成する。
次に、図１０乃至図１２を参照する。図１０は、図７及び図９の工程に続く工程を説明するための平面図、図１１はそのＸ１−Ｘ１’線断面図、図１２はＹ１−Ｙ１’線断面図である。
図１０乃至図１２に示すように、熱酸化法によって、各々のトランジスタピラーの周囲に位置して上面が露出している活性領域１Ａに３０ｎｍ厚の絶縁膜８を形成する。このとき、トランジスタピラー５と第２ダミーピラー６の側面はシリコン窒化膜（サイドウォール膜）で覆われているので酸化されない。次に、イオン注入法によって、絶縁膜８の下方にピラー下部拡散層９を形成する。ここで、ピラー下部拡散層９は、３つのトランジスタピラー５（５Ａ１乃至５Ａ３）で共有される。なおイオン注入には、ｎ型不純物となるヒ素を用いることができる。
次に、ドライエッチング法あるいはウェットエッチング法によって、トランジスタピラー５と第２ダミーピラー６の側面に形成したサイドウォール膜と熱酸化膜を除去する。
次に、熱酸化法によって、トランジスタピラー５と第２ダミーシリコンピラー６Ａの側面に３ｎｍ厚のシリコン酸化膜からなるゲート絶縁膜１０を形成する。次に、シリコン基板１の全面にゲート電極となる２０ｎｍ厚のポリシリコン膜（多結晶シリコン膜）をＣＶＤ法により成膜してから、全面エッチバックを行う。これにより、トランジスタピラー５の側面にゲート電極１１ａが形成される。また、同時に、第１ダミーピラー７の側面に第１給電用ゲート電極１１ｂａが形成され、第２ダミーピラー６の側面に第２給電用ゲート電極１１ｂｂが形成される。第２ダミーピラー６は、トランジスタピラーとしては機能しないが、ゲート電極１１ａと第１給電用ゲート電極１１ｂａとを接続するためのゲート電極接続ピラーとしても機能する。
トランジスタピラー５同士の間隔、並びにトランジスタピラー５と第２ダミーピラー６の間隔、さらに第２ダミーピラー６と第１ダミーピラー７の間隔は、前述のように、ゲート電極１１の膜厚の２倍以下としている。それゆえ、トランジスタピラー５同士の間および第１のトランジスタピラー５Ａ１と第２ダミーピラー６の間、さらに第２ダミーピラー６と第１ダミーピラー７の間は、図１２に示すように、ゲート電極１１ａおよび給電用ゲート電極１１ｂｂ、１１ｂａで完全に埋められ、これらの電極は互いに接続され一体化する。
次に図１３に示すように、電極１１を覆い、かつトランジスタピラー５と第２ダミーピラー６と第１ダミーピラー７を埋め込むように、ＣＶＤ法によって、シリコン酸化膜からなる第１層間絶縁膜１２を形成する。次に、ＣＭＰ法によって、第１層間絶縁膜１２をマスク膜４が露出するように平坦化する。続いて、ＣＶＤ法によって、露出したマスク膜４及び第１層間絶縁膜１２上に、シリコン酸化膜からなる厚さ５０ｎｍのマスク膜１３を成膜する。次に、フォトリソグラフィ法とエッチング法を用いて、マスク膜１３の一部を除去する。除去するマスク膜１３の一部は、平面視において、トランジスタピラー５を配置した部分及びその周辺である。マスク膜１３を除去した開口部１４には、トランジスタピラー５の上方におけるマスク膜４が露出する。次に、露出したマスク膜４をウェットエッチングによって選択的に除去し、さらに新たに露出した絶縁膜３を除去する。これにより、トランジスタピラー５の上方に開口部１５を形成する。開口部１５の底面には、トランジスタピラー５の上面が露出しており、側面にはゲート電極１１ａの一部が露出している。
次に図１４に示すように、熱酸化法によって、開口部１５に露出するトランジスタピラー５（シリコン）の上面及び電極１１（ポリシリコン）の側面に熱酸化膜（シリコン酸化膜）からなる絶縁膜１７を形成する。次に、開口部１５からトランジスタピラー５の上部に不純物（Ｎ型トランジスタとするのであれば、燐やヒ素など）をイオン注入し、ピラー上部拡散層１６を形成する。次に、ＣＶＤ法により厚さ１０ｎｍのシリコン窒化膜を成膜してから、エッチバックを行うことにより、開口部１５の内壁へサイドウォール膜１８を形成する。このサイドウォール膜１８の形成時に、トランジスタピラー５の上面に形成されていた絶縁膜１７も除去して、トランジスタピラー５の上面を露出させる。このとき絶縁膜１７の一部は、サイドウォール膜１８の下方と開口部１５におけるゲート電極１１ａの露出面上に残留する。サイドウォール膜１８は、この後形成するシリコンプラグとゲート電極１１ａとの間の絶縁を確保する役割を果たす。次に、選択エピタキシャル成長法を用いて、開口部１５を塞ぐようにトランジスタピラー５の上面へシリコンプラグ１９を成長させる。その後、ヒ素などをイオン注入して、シリコンプラグ１９内をｎ型の導電体として、トランジスタピラー５の上部に形成したピラー上部拡散層１６と電気的に接触させる。
次に図１５乃至図１７を参照する。図１５は、図１４の工程に続く工程を説明するための平面図、図１６はそのＸ１−Ｘ１’線断面図、図１７はＹ１−Ｙ１’線断面図である。図１５では、構成要素の配置状況を明確にするため、最上層の下地となった構成要素を破線で示している。
図１５乃至図１７に示すように、ＣＶＤ法によって、開口部１４を埋め込むようにシリコン酸化膜を成膜し、マスク膜１３を含む第２層間絶縁膜２０を形成する。次に、第２層間絶縁膜２０の上面を平坦化した後、ＣＶＤ法によって、厚さ２０ｎｍのシリコン窒化膜からなるストッパー膜２１を成膜する。次に、ＣＶＤ法によって、厚さ１５０ｎｍのシリコン酸化膜からなる第３層間絶縁膜２４を成膜する。次に、フォトリソグラフィ法およびドライエッチング法を用いて、コンタクト孔２７乃至２９を形成する。
図１５に示したように、コンタクト孔２７は、第１ダミーピラー７の中心からずれた位置に形成される。コンタクト孔２８は、その中心をトランジスタピラー５の中心に一致させるように形成される。コンタクト孔２９は、活性領域１Ａにおいて、第１のトランジスタピラー５Ａ１および第２のトランジスタピラー５Ａ２と所定の間隔を空けて隣接するように形成される。これらのコンタクト孔２７乃至２９の断面形状は、円形とすることができる。
コンタクト孔２７は、第１ダミーピラー７の中心からずらした位置に形成しているので、その底部には、図１７から理解されるように、第１ダミーピラー７の上方に形成したマスク膜４と、第１ダミーピラー７の側面に形成した給電用ゲート電極１１ｂの一部が露出している。また、図１６及び図１７から理解されるように、コンタクト孔２８の底部には、シリコンプラグ１９の少なくとも一部が露出している。さらに、図１６から理解されるように、コンタクト孔２９の底部には、ピラー下部拡散層９の一部が露出している。
コンタクト孔２８の形成では、ドライエッチングをストッパー膜２１で一旦止めることで、シリコンプラグ１９までの深さを制御している。これらのコンタクト孔２７乃至２９は同時に形成しても良いが、別々に形成しても良い。
次に、ＣＶＤ法によって、第３層間絶縁膜２４を覆うようにタングステン（Ｗ）と窒化チタン（ＴｉＮ）とチタン（Ｔｉ）で構成された金属積層膜を成膜して、コンタクト孔２７乃至コンタクト孔２９の内部を埋め込む。次にＣＭＰ法によって、第３層間絶縁膜２４の上面における金属積層膜を除去して、シリコンプラグ１９に接続される第１プラグ３０と、ピラー下部拡散層９に接続される第２プラグ３１と、給電用ゲート電極１１ｂに接続されるコンタクトプラグ４１を形成する。
次に、図１乃至図３に示したように、スパッタ法によるタングステン（Ｗ）と窒化タングステン（ＷＮ）で構成された配線３３と配線３４と配線４２を形成する。このとき、コンタクトプラグ４１は、配線４２と接続される。また、ピラー下部拡散層９に接続している第２プラグ３１は、配線３４と接続される。さらに、トランジスタピラー５に形成されたピラー上部拡散層１６に接続している第１プラグ３０は、配線３３に接続される。こうして、半導体装置１００が完成する。
上述したように、本実施の形態によれば、トランジスタピラーと第１ダミーピラーの間に第２ダミーピラーが配置されている。これにより、トランジスタピラーと第１ダミーピラーの平面パターンの大きさが異なることにより生じる形成時の光近接効果の影響を抑制し、トランジスタピラーの寸法変動を抑えることができる。その結果、安定した特性の半導体装置（並列トランジスタ）を得ることができる。
（第２実施形態）
次に、第２の実施形態に係る半導体装置２００について、図１８を参照しながら説明する。第２の実施形態は、第１の実施形態における第２ダミーピラーと隣接するように、さらに第３のダミーピラーを追加配置したものである。なお、第２の実施形態において、第１の実施形態と同様の機能を果たす構成要素については同一の番号を付して説明を割愛しており、第１の実施形態と異なる部分について主に説明する。
図１８を参照すると、ピラー溝形成領域Ａ内の活性領域１Ａと素子分離領域２の境界部分には、第２ダミーピラー６が配置されている。また、ピラー溝形成領域Ａ内の素子分離領域２には、第１ダミーピラー７とＸ方向で隣接するように、平面視矩形状の第３ダミーピラー４５が、所定の間隔を空けて配置されている。さらに詳細に説明すると、第２ダミーピラー６のＹ方向における一方の端部Ｓ１は、第１ダミーピラー７のＹ方向における一方の端部Ｓ２と対峙している。また、第１ダミーピラー７のＹ方向における他方の端部Ｓ３と第３ダミーピラー４５のＹ方向における一方の端部Ｓ４は、Ｘ方向の同一直線上に配置されている。なお、第１ダミーピラー７のＹ方向における他方の端部Ｓ３と第３ダミーピラー４５のＹ方向における他方の端部Ｓ５が、Ｘ方向の同一直線上に配置されてもよい。第３ダミーピラー４５におけるＸ方向の幅とＹ方向の幅は、トランジスタピラー５を基準にして、一方の幅が１倍より大きくかつ１．５倍以内となるような矩形として構成されている。ここでは、Ｘ方向の幅を７５ｎｍ、Ｙ方向の幅を５０ｎｍとして、第１ダミーピラー７との間隔を３０ｎｍとしている。
第３ダミーピラー４５上には、平面視円形のコンタクトプラグ４１が中心をずらすように配置されている。コンタクトプラグ４１は、平面視において、第３ダミーピラー４５と部分的に重なる位置に配置されているが、Ｙ方向において第３ダミーピラー４５の外側に若干はみ出した構成となっている。なお、図１８では、コンタクトプラグ４１が第３ダミーピラー４５に対してＸ方向及びＹ方向にオフセットしているが、これに限るものではなく、活性領域１Ａ並びに各々のトランジスタピラーに接触しない範囲の任意の位置でＸ方向及びＹ方向のいずれか一方にオフセットされても良い。コンタクトプラグ４１の上面には、Ｙ方向の他方に延在している配線４２が配置されており、さらに配線４２と隣接するように、配線３５が配置されている。さらに詳細に説明すると、配線３５は、第１ダミーピラー７と第２ダミーピラー６の中心が配置されている同じ線上に設けられている。
第１ダミーピラー７と第２ダミーピラー６と第３ダミーピラー４５の側面には、給電用ゲート電極１１ｂ（１１ｂａ，１１ｂｂ，１１ｂｃ）が設けられている。コンタクトプラグ４１は、第３ダミーピラーからはみ出した部分で第３ダミーピラー４５の側面に設けられた給電用ゲート電極１１ｂｃと接続されている。第１ダミーピラー７と、第３ダミーピラー４５の側面に設けられた厚さ２０ｎｍのゲート電極１１ｂａ，１１ｂｃは、これらのピラー間で互いに接触し、１つのゲート電極として機能する。これにより、第３ダミーピラー４５の給電用ゲート電極１１ｂｃから供給されたゲート電圧は、第１ダミーピラー７及び第２ダミーピラー６の給電用ゲート電極１１ｂａ，１１ｂｂを介して、第１トランジスタピラー５Ａ１のゲート電極１１ａに供給される。
上記の構成によって、第２の実施形態に係る半導体装置２００では、第１の実施形態に係る半導体装置１００と同様に、トランジスタ特性がばらつく問題を回避することができる。さらに、半導体装置２００では、第１ダミーピラー７と第２ダミーピラー６が配置された仮想直線（以降、第１線上と称する）と直交し、第１ダミーピラー７を横切る第２線上へ第３ダミーピラー４５を配置している。これにより、コンタクトプラグ４１を、第１線上から外れた位置に配置することができ、配線に関する設計の自由度を高めることができる。例えば、Ｙ方向へ延在させた配線４２と平行に第１線上に配線３５を配置することができる。
半導体装置２００の製造は、露光マスク１５０に代えて、第３ダミーピラー４５に対応するマスクパターン（遮光部）が形成された露光マスクを用いる点を除き、半導体装置１００の製造方法と同様であるため、その説明は割愛する。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施の形態では、Ｙ方向に一列に並ぶ複数のトランジスタピラーのうち、列の一方の端部に位置するトランジスターピラーの平面形状の変化に着目したが、列の他方の端部に位置するトランジスタピラーに関しても、リソグラフィー条件によっては、隣に他のトランジスタピラーが存在しないことに起因する平面形状の変化（歪み）が生じ得る。そのような場合には、列の他方の端部に位置するトランジスタピラーをダミーピラーとして用いたり、列の他方の端部に位置するトランジスタピラーに対してＹ方向に間隔を空けて隣接する新たなダミーピラーを配置したりすることができる。新たなダミーピラーは、シリコンピラーであっても、シリコンピラーと絶縁膜ピラーからなる複合ピラーであってもよく、また絶縁ピラーであってもよい。この様なダミーピラーを設けることで、それに隣接するトランジスタピラーに生じる平面形状の歪みを抑えることができる。
１ 半導体基板
１Ａ 活性領域
２ 素子分離領域
２ａ 溝
２ａａ 周囲遮蔽パターン
２ｂ 絶縁膜
２ｃ 周囲マスクパターン
３ 絶縁膜
４ マスク膜
５Ａ１，５Ａ２，５Ａ３ トランジスタピラー
６ 第２ダミーピラー
６Ａ 第２ダミーシリコンピラー
６Ｂ 第２ダミー絶縁膜ピラー
７ （第１）ダミーピラー
８ 絶縁膜
９ ピラー下部拡散層
１０ ゲート絶縁膜
１１ａ ゲート電極
１１ｂ 給電用ゲート電極
１１ｂａ 第１給電用ゲート電極
１１ｂｂ 第２給電用ゲート電極
１２ 第１層間絶縁膜
１３ マスク膜
１４，１５ 開口部
１６ ピラー上部拡散層
１７ 絶縁膜
１８ サイドウォール膜
１９ シリコンプラグ
２０ 第２層間絶縁膜
２１ ストッパー膜
２４ 第３層間絶縁膜
２７，２８，２９ コンタクト孔
３０ 第１プラグ
３１ 第２プラグ
３３，３４，３５ 配線
３６ ホトレジストマスク
３７Ａ，３７Ｂ，３７Ｃ 第１ホトレジストマスク
３８ 第２ホトレジストマスク
３９ 第３ホトレジストマスク
４１ コンタクトプラグ
４２ 配線
４５ 第３ダミーピラー
５０Ａ１，５０Ａ２，５０Ａ３ 縦型トランジスタ
５２ 遮光部
５３Ａ、５３Ｂ，５３Ｃ 第１遮光部
５４ 第２遮光部
５５ 第３遮光部
５６ 光透過部
６０ａ，６０ｂ，６０ｃ，６０ｄ マスクパターン
６０ａａ，６０ｂｂ，６０ｃｃ トランジスタピラーパターン
６０ｄｄ ダミーピラーパターン
１００，２００，３００ 半導体装置
１５０ 露光マスク
Ａ ピラー溝形成領域

Claims (9)

  1. 半導体基板表面に配置される素子分離領域で区画された活性領域と、
    前記活性領域内において第１方向に沿って配置される複数のトランジスタピラーと、
    前記複数のトランジスタピラーに対して前記第１方向に位置するように前記素子分離領域に配置される第１ダミーピラーと、
    前記複数のトランジスタピラーと前記第１ダミーピラーの間に配置される第２ダミーピラーと、
    前記複数のトランジスタピラーの各々の側面を囲んで連続するゲート電極と、
    前記第１ダミーピラーの側面を囲む第１給電用ゲート電極と、
    前記第２ダミーピラーの側面を囲み、かつ前記ゲート電極と前記第１給電用ゲート電極とに接続される第２給電用ゲート電極と、を含むことを特徴とする半導体装置。
  2. 前記第１ダミーピラーの平面パターンは前記複数のトランジスタピラーの各々の平面パターンよりも大きく、
    前記第２ダミーピラーの平面パターンは複数のトランジスタピラーの各々の平面パターンよりも小さい、
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１ダミーピラーの平面パターンの面積は前記複数のトランジスタピラーの各々の平面パターンの面積の１．５倍以下であることを特徴とする請求項２に記載の半導体装置。
  4. 前記第１ダミーピラーの平面パターンは、前記第１方向に関して前記複数のトランジスタピラーの各々の平面パターンの１．０倍より大きくかつ１．５倍以下であり、前記第１の方向に直交する第２方向に関して１．０倍であることを特徴とする請求項３に記載の半導体装置。
  5. 前記複数のトランジスタピラーの各々は完全空乏化していることを特徴とする請求項１，２，３又は４に記載の半導体装置。
  6. 前記第１ダミーピラーに接続されたコンタクトプラグをさらに含み、
    前記ゲート電極への給電が、前記コンタクトプラグ、前記第１給電用ゲート電極及び前記第２給電用ゲート電極を介して行われることを特徴とする請求項１乃至５のいずれか一つに記載の半導体装置。
  7. 前記ゲート電極、前記第１給電用ゲート電極及び前記第２給電用ゲート電極は、同一工程で形成される同一の導電層からなることを特徴とする請求項１乃至６のいずれか一つに記載の半導体装置。
  8. 前記第１ダミーピラーに隣接して前記素子分離領域に配置された第３ダミーピラーと、
    前記第３ダミーピラーの側面を囲み、前記第１給電用ゲート電極に接続される第３給電用ゲート電極と、
    前記第３ダミーピラーに接続されたコンタクトプラグと、をさらに含み、
    前記ゲート電極への給電が、前記コンタクトプラグ、前記第３給電用ゲート電極、前記第１給電用ゲート電極及び前記第２給電用ゲート電極を介して行われることを特徴とする請求項１乃至５のいずれか一つに記載の半導体装置。
  9. 前記ゲート電極、前記第１給電用ゲート電極、前記第２給電用ゲート電極及び前記第３給電用ゲート電極は、同一工程で形成される同一の導電層からなることを特徴とする請求項８に記載の半導体装置。
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