KR20070009162A - 반도체소자의 트랜지스터 및 그 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 트랜지스터 및 그 형성방법에 관한 것으로,
셀부의 리세스 게이트 형성공정으로 채널 길이를 증가시키는 동시에 주변회로부의 활성영역에 핀 채널을 형성하여 채널 폭을 증가시키고, 공정을 단순화시켜 반도체소자의 수율 및 생산성을 향상시킬 수 있도록 하는 기술이다.

Description

반도체소자의 트랜지스터 및 그 형성방법{Transistor of semiconductor device and method for forming the same}
도 1 은 디램의 주변회로부에 형성되는 활성영역을 도시한 레이아웃.
도 2 내지 도 4 는 종래기술에 따른 트랜지스터의 레이아웃 및 단면도.
도 5 내지 도 8 은 본 발명의 제1실시예에 따른 반도체소자의 트랜지스터를 도시한 평면도 및 단면도.
도 9 는 본 발명의 제2실시예에 따른 반도체소자의 트랜지스터를 도시한 평면도.
도 10 은 본 발명의 제3실시예에 따른 반도체소자의 트랜지스터를 도시한 평면도.
본 발명은 반도체소자의 트랜지스터 및 그 형성방법에 관한 것으로, 특히 고집적화에 의해 숏채널을 갖는 주변회로부의 트랜지스터 동작 속도를 증가시킬 수 있도록 하는 기술에 관한 것이다.
최근 반도체소자의 추세는 저전력에서 트랜지스터의 동작 전류를 증가시켜 속도 증가 요구에 대해 대응할 수 있다.
그렇다면 반도체소자의 특성을 개선하여야 한다. 반도체소자의 동작전류를 좌우하는 인자 중에서 가장 중요한 것은 동작전류가 흐르는 채널부분의 면적이라 할 수 있다.
디램 소자의 경우 역시 주변회로에 핀형 채널을 형성함에 의해 숏채널효과의 개선 및 액티브 면적 증대를 통한 동작 전류 증가를 가져올 수 있을 것으로 기대되고 있다.
종래에 사용되는 핀형 채널을 가진 트랜지스터는 지속적으로 감소하고 있는 소자 크기에서 신호를 전달하는 트랜지스터 동작 전류의 감소를 해결할 수 있는 기술로 각광받고 있다.
도 1 내지 도 5 는 종래기술에 따른 반도체소자의 트랜지스터 및 그 형성방법을 도시한 레이아웃 및 단면도이다.
도 1 은 전형적인 디램의 주변회로부를 도시한 레이아웃도로서, 동작 전류의 확보를 위하여 반도체기판(11)에 큰 크기의 활성영역(13)을 통째로 사용하는 것을 도시한 것이다.
도 2a 는 디램의 주변회로부에 핀형 채널을 형성하기 위한 활성영역을 도시한 레이아웃도로서, 반도체기판(21)에 일정간격을 갖는 직사각형 형태의 활성영역(23)이 설계된 것이다.
도 2b 는 상기 도 2a 의 A-A 절단면을 따라 도시한 단면도로서, 소자분리막(42)을 형성한 것이다.
도 2b를 참조하면, 상기 소자분리막은 다음과 같은 공정으로 형성한다.
먼저, 반도체기판(31) 상에 패드산화막(39) 및 패드질화막(41)을 적층한다.
상기 도 2a의 레이아웃과 같이 활성영역(도 2a의 '23')을 정의하는 트렌치(33)를 상기 반도체기판(31)에 형성하며, 상기 활성영역의 반도체기판(31) 상부에만 상기 패드산화막(39)과 패드질화막(41)을 남긴다.
그 다음, 상기 트렌치(33)의 표면에 산화막(35) 및 질화막(37)을 소정두께로 형성하고, 상기 트렌치(33)를 매립하는 소자분리용 산화막을 전체표면상부에 형성한다.
상기 패드질화막(41)이 노출되도록 상기 소자분리용 산화막을 평탄화식각하여 소자분리막(42)을 형성한다.
도 3a 는 상기 도 2a의 활성영역(23)에 중첩되는 게이트 영역(43)을 도시한 레이아웃도로서, 상기 게이트 영역(43)은 상기 활성영역(23)의 장축 중앙부에서 수직한 형태로 설계된 것이다.
도 3b 는 상기 도 3a의 레이아웃을 이용하여 소자분리막(도 2b의 '42')을 소정깊이 식각한 단면도로서, 상기 소자분리막(42)과 반도체기판(31)의 식각선택비 차이를 이용하여 실시한 것이다. 이때, 상기 게이트 영역(도 3a의 '43')의 반도체기판(31)에 핀형 돌출부가 구비된다.
그 다음, 상기 패드질화막(41) 및 패드산화막(39)을 제거하고, 채널 불순물 이온 주입공정으로 상기 핀형 돌출부에 불순물 이온을 도핑하여 핀 채널(45)을 형성한다.
도 4 는 상기 도 3b 의 공정후에 상기 핀 채널(45)의 표면에 게이트산화막(47)을 형성하고 상기 게이트 영역(도 3a의 '43') 상에 게이트 구조물(49)을 형성한다.
상기한 바와 같이 종래기술에 따른 반도체소자의 트랜지스터 및 그 형성방법은, 핀 채널을 형성할 수 있도록 하나의 큰 활성영역을 다수의 직사각형 형태로 분류시켜 형성함으로써 패터닝의 난이도가 증가하게 되고 그로 인하여 비용의 증가와 함께 공정의 복잡함으로 반도체소자의 수율이 감소될 수 있는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 주변회로부에 형성되는 트랜지스터의 채널폭을 증가시키기 위하여 주변회로부의 활성영역을 다수로 나누지 않고 하나의 활성영역을 유지할 수 있도록 함으로써 활성영역을 정의하기 위한 패터닝 공정을 생략할 수 있도록 하는 반도체소자의 트랜지스터 및 그 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 트랜지스터는,
주변회로부에 활성영역을 정의하는 소자분리막과,
상기 활성영역의 중앙부에 형성되되, 게이트 영역 상에서 적어도 2개 이상이 소정거리 이격되어 구비되는 트렌치들과,
상기 트렌치들이 중첩되도록 게이트 영역 상에 구비되는 게이트 구조물이 구비되는 것과,
상기 소자분리막은 200∼2000 ㎚ 깊이로 형성된 것과,
상기 트렌치들은 50∼1000 ㎚ 깊이로 형성된 것과,
상기 트렌치들은 하나의 활성영역에 구비되는 이웃하는 트렌치와 20∼500 ㎚ 만큼 이격되어 구비되는 것과,
상기 트렌치들은 원형, 타원형, 라인형, 사각형 또는 이들의 조합 중에서 선택된 형태로 평면구조가 구비되는 것과,
상기 게이트 구조물은 게이트산화막 및 게이트도전층으로 형성되는 것과,
상기 게이트산화막은 실리콘산화막, 하프늄산화막, 알루미늄산화막, 지르코늄산화막, 실리콘질화막 또는 이들의 조합으로 이루어진 것과,
상기 게이트산화막은 1∼10 ㎚ 두께로 구비되는 것과,
상기 게이트 구조물에 의하여 분할되는 활성영역에 소오스/드레인 영역이 구비되는 것을 특징으로 한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 트랜지스터 형성방법은,
셀부의 리세스 게이트 형성공정시 주변회로부에 트랜지스터를 형성하는 방법에 있어서,
반도체기판 상에 활성영역을 정의하는 트렌치형 소자분리막을 형성하는 공정과,
상기 활성영역의 반도체기판에 게이트 영역의 선폭보다 큰 폭으로 상기 게이트 영역 상에서 소정거리 이격된 적어도 2개 이상의 트렌치들을 형성하는 공정과,
상기 트렌치들을 포함하는 반도체기판의 게이트 영역에 게이트산화막 및 게이트 도전층을 이용하여 게이트 구조물을 형성하고, 이를 기준으로 분할되는 활성영역에 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 공정을 포함하는 것과,
상기 소자분리막은 200∼2000 ㎚ 깊이의 트렌치 형태로 형성된 것과,
상기 트렌치들은 50∼1000 ㎚ 깊이로 형성된 것과,
상기 트렌치들은 하나의 활성영역에 구비되는 이웃하는 트렌치와 20∼500 ㎚ 만큼 이격되어 구비되는 것과,
상기 트렌치들은 원형, 타원형, 라인형, 사각형 또는 이들의 조합 중에서 선택된 형태로 평면구조가 구비되는 것과,
상기 게이트 구조물은 게이트산화막 및 게이트도전층의 적층구조가 포함되는 것과,
상기 게이트산화막은 실리콘산화막, 하프늄산화막, 알루미늄산화막, 지르코늄산화막, 실리콘질화막 또는 이들의 조합으로 1∼10 ㎚ 두께만큼 구비되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 설명하면 다음과 같다.
도 5a 내지 도 5c, 그리고 도 8 은 본 발명의 제1실시예에 따른 반도체소자의 트랜지스터 및 그 형성방법을 도시한 단면도로서, 종래기술에서 언급된 도 1 의 X-X 절단면을 따라 도시한 것이고, 도 6 및 도 7 은 상기 제1실시예를 도시한 평면도이다.
도 9 및 도 10 은 본 발명의 제2실시예와 제3실시예에 따라 형성된 반도체소자의 트랜지스터를 도시한 평면도이다.
도 5a를 참조하면, 반도체기판(51) 상에 패드산화막(59) 및 패드질화막(61)을 형성하고 소자분리마스크(미도시)를 이용한 사진식각공정으로 상기 패드질화막(61), 패드산화막(59) 및 소정깊이의 반도체기판(51)을 식각하여 패드산화막(59)패턴, 패드질화막(61)패턴 및 제1트렌치(53)를 형성한다. 이때, 상기 제1트렌치(53)는 200∼2000 ㎚ 깊이로 형성한다.
그 다음, 상기 제1트렌치(53) 표면에 산화막(55) 및 질화막(57)을 형성하고 상기 제1트렌치(53)를 매립하는 소자분리막(62)을 형성한다.
상기 도 5b 및 도 5c 는 상기 도 6의 Y-Y 절단면을 따라 도시한 단면도이고, 상기 도 6 은 상기 도 1 의 중앙부, 즉 핀 채널 형성을 원하는 부분의 활성영역(도 1의 '13')에 일정간격으로 제2트렌치(63)를 형성한 것이다. 이때, 상기 제2트렌치(63)는 게이트 영역(도 3a의 '43')의 선폭보다 큰 폭을 갖는 장방형으로 구비되며, 셀부의 핀 채널 형성공정시 형성된 것이다. 상기 제2트렌치(63)는 50∼1000 ㎚ 의 깊이로 형성된 것이다.
도 5b, 도 5c 및 도 6을 참조하면, 상기 제2트렌치(63)가 형성될 영역의 패드질화막(61)패턴 및 패드산화막(59)패턴을 식각하여 상기 제2트렌치(63)가 형성될 영역의 반도체기판(51)을 노출시킨다. 이때, 상기 제2트렌치(63)가 형성될 영역은 이웃하는 영역과 20∼500 ㎚ 만큼 이격되어 적어도 2개 이상 형성된다.
상기 패드질화막(61)패턴 및 소자분리막(62)을 마스크로 하여 상기 반도체기 판(51)을 식각하는 셀부의 리세스 게이트 영역(미도시) 형성공정시 상기 제2트렌치(63)를 형성한다.
여기서, 셀부의 게이트 영역은 셀부에서 "T" 또는 "I" 형태를 갖는 활성영역의 장축에 수직한 방향으로 형성되되, 셀부의 리세스 게이트 영역은 상기 셀부의 게이트 영역 선폭보다 작거나 같은 크기로 리세스되어 형성되고, 상기 게이트 영역의 단축방향으로 형성되는 채널의 길이를 증가시키는 역할을 하는데 비하여,
주변회로부에 형성되는 제2트렌치(63)는 주변회로부의 게이트 영역 선폭보다 넓게 형성된 장방형으로서, 장방형의 활성영역 중앙부에 위치한 게이트 영역에 위치하여 채널 폭을 증가시키는 역할을 한다.
이때, 상기 주변회로부의 게이트 영역은 상기 셀부의 게이트 영역과 장축방향이 동일할 수도 있지만 그렇지 않을 수도 있다.
그 다음, 상기 셀부의 리세스 게이트 영역 형성시 주변회로부에 제2트렌치(63)를 형성하여 공정을 단순화시키고 공정 단가를 절감하며 공정을 용이하게 실시할 수 있도록 한다.
도 7 및 도 8 은 상기 도 6 및 도 5c 의 공정후 형성된 게이트 구조물을 도시한 평면도 및 단면도로서, 상기 도 7 은 게이트 형성공정후 소오스/드레인 영역에 형성되는 다수의 오믹 콘택 영역(69)을 도시한 것이고, 상기 도 8 은 상기 도 7 의 Z-Z 절단면을 따라 도시한 것이다.
도 7 및 도 8을 참조하면, 상기 활성영역(11) 상부의 패드산화막(59)패턴 및 패드질화막(61)패턴을 제거한다.
상기 제2트렌치(63)를 포함한 상기 반도체기판(51)의 게이트 영역에 게이트 구조물(67) 및 게이트산화막(65)의 적층구조로 구비되는 게이트를 형성한다.
이때, 상기 적층구조는 제2트렌치(63)를 포함한 전체표면상부에 게이트산화막(65) 및 게이트구조물(67)을 적층하고 게이트 마스크(미도시)를 이용한 사진식각공정으로 패터닝하여 형성한 것이다.
상기 게이트 산화막(65)은 실리콘산화막, 하프늄산화막, 알루미늄산화막, 지르코늄산화막, 실리콘질화막 또는 이들의 조합으로 이루어지는 박막으로 1∼10 ㎚ 두께만큼 형성한 것이다.
도 9 는 본 발명의 제2실시예에 따른 반도체소자의 트랜지스터를 도시한 평면도이다.
상기 도 9 는 상기 제1실시예에 따른 트랜지스터가 도시된 도 7 의 상태에서, 채널 폭을 증가시키는 핀 채널을 형성하기 위하여, 도 7 의 제2트렌치(도 5c의 63)를 장방형으로 형성하는 대신, 게이트에 수직한 라인 형태로 활성영역에만 형성한 것이다.
도 10 는 본 발명의 제3실시예에 따른 반도체소자의 트랜지스터 및 그 형성방법을 도시한 평면도이다.
상기 도 10 은 상기 제1실시예에 따른 트랜지스터가 도시된 도 7 의 상태에서, 채널 폭을 증가시키는 핀 채널을 형성하기 위하여, 도 7 의 제2트렌치(도 5c의 63)를 장방형으로 형성하는 대신, 원형이나 타원형으로 형성한 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 트랜지스터 및 그 형성방법은, 셀부의 리세스 게이트를 형성하는 동시에 주변회로부에 핀 채널을 형성하여 채널 폭을 증가시키는 효과를 제공하고, 공정을 단순화시켜 생산 단가를 절감하며 그에 다른 반도체소자의 수율 및 생산성을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (16)

  1. 주변회로부에 활성영역을 정의하는 소자분리막과,
    상기 활성영역의 중앙부에 형성되되, 게이트 영역 상에서 적어도 2개 이상이 소정거리 이격되어 구비되는 트렌치들과,
    상기 트렌치들이 중첩되도록 게이트 영역 상에 구비되는 게이트 구조물이 구비되는 것을 특징으로 하는 반도체소자의 트랜지스터.
  2. 제 1 항에 있어서,
    상기 소자분리막은 200∼2000 ㎚ 깊이로 형성된 것을 특징으로 하는 반도체소자의 트랜지스터.
  3. 제 1 항에 있어서,
    상기 트렌치들은 50∼1000 ㎚ 깊이로 형성된 것을 특징으로 하는 반도체소자의 트랜지스터.
  4. 제 1 항에 있어서,
    상기 트렌치들은 하나의 활성영역에 구비되는 이웃하는 트렌치와 20∼500 ㎚ 만큼 이격되어 구비되는 것을 특징으로 하는 반도체소자의 트랜지스터.
  5. 제 1 항에 있어서,
    상기 트렌치들은 원형, 타원형, 라인형, 사각형 또는 이들의 조합 중에서 선택된 형태로 평면구조가 구비되는 것을 특징으로 하는 반도체소자의 트랜지스터.
  6. 제 1 항에 있어서,
    상기 게이트 구조물은 게이트산화막 및 게이트도전층으로 형성되는 것을 특징으로 하는 반도체소자의 트랜지스터.
  7. 제 6 항에 있어서,
    상기 게이트산화막은 실리콘산화막, 하프늄산화막, 알루미늄산화막, 지르코늄산화막, 실리콘질화막 또는 이들의 조합으로 이루어진 것을 특징으로 하는 반도체소자의 트랜지스터.
  8. 제 6 항에 있어서,
    상기 게이트산화막은 1∼10 ㎚ 두께로 구비되는 것을 특징으로 하는 반도체소자의 트랜지스터.
  9. 제 1 항에 있어서,
    상기 게이트 구조물에 의하여 분할되는 활성영역에 소오스/드레인 영역이 구비되는 것을 특징으로 하는 반도체소자의 트랜지스터.
  10. 셀부의 리세스 게이트 형성공정시 주변회로부에 트랜지스터를 형성하는 방법에 있어서,
    반도체기판 상에 활성영역을 정의하는 트렌치형 소자분리막을 형성하는 공정과,
    상기 활성영역의 반도체기판에 게이트 영역 선폭보다 큰 폭으로 상기 게이트 영역 상에서 소정거리 이격된 적어도 2개 이상의 트렌치들을 형성하는 공정과,
    상기 트렌치들을 포함하는 반도체기판의 게이트 영역에 게이트산화막 및 게이트 도전층을 이용하여 게이트 구조물을 형성하고, 이를 기준으로 분할되는 활성영역에 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 공정을 포함하는 반도체소자의 트랜지스터 형성방법.
  11. 제 10 항에 있어서,
    상기 소자분리막은 200∼2000 ㎚ 깊이의 트렌치 형태로 형성된 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  12. 제 10 항에 있어서,
    상기 트렌치들은 50∼1000 ㎚ 깊이로 형성된 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  13. 제 10 항에 있어서,
    상기 트렌치들은 하나의 활성영역에 구비되는 이웃하는 트렌치와 20∼500 ㎚ 만큼 이격되어 구비되는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  14. 제 10 항에 있어서,
    상기 트렌치들은 원형, 타원형, 라인형, 사각형 또는 이들의 조합 중에서 선택된 형태로 평면구조가 구비되는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  15. 제 10 항에 있어서,
    상기 게이트 구조물은 게이트산화막 및 게이트도전층의 적층구조가 포함되는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  16. 제 10 항에 있어서,
    상기 게이트산화막은 실리콘산화막, 하프늄산화막, 알루미늄산화막, 지르코늄산화막, 실리콘질화막 또는 이들의 조합으로 1∼10 ㎚ 두께만큼 구비되는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
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