KR100631960B1 - 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 공정의 복잡함을 초래함이 없이 공정 및 특성의 안정화를 이루면서 페리 지역에서의 디자인 룰 감소에 부합할 수 있도록 한 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명의 반도체 소자는, 길이 방향으로 중앙부가 리세스된 활성영역을 구비한 실리콘기판; 상기 활성영역을 한정하도록 실리콘기판 내에 형성된 소자분리막; 상기 리세스된 활성영역 부분 상에 리세스 길이 보다 작은 크기로 형성된 게이트; 상기 게이트가 형성되지 않은 리세스된 활성영역 부분의 표면내에 형성된 소오스/드레인 확장 영역; 상기 게이트의 양측벽에 형성된 스페이서; 및 상기 스페이서를 포함한 게이트 양측의 활성영역 표면내에 형성된 소오스/드레인 영역;을 포함하는 것을 특징으로 한다.

Description

반도체 소자 및 그의 제조방법{Semiconductor device and method of manufacturing the same}
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2 내지 도 4는 게이트가 형성되지 않은 리세스된 활성영역 부분의 크기와 스페이서 크기간 오정렬에 따른 연관 관계를 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 실리콘기판 2 : 소자분리막
3 : 감광막패턴 4 : 리세스된 활성영역
5 : 게이트 절연막 6 : 폴리실리콘막
7 : 금속계막 8 : 하드마스크막
10 : 게이트 11 : 소오스/드레인 확장 영역
12 : 절연막 12a : 스페이서
13 : 소오스/드레인 영역
본 발명은 반도체 소자에 관한 것으로, 보다 자세하게는, 페리 지역에서의 디자인 룰 감소에 부합할 수 있도록 한 반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 소자의 디자인 룰이 감소됨에 따라 셀 지역에 형성되는 트랜지스터의 채널 길이(channel length)가 감소되었고, 그 결과, 특정 소자에서 요구하는 문턱전압(Vt)의 타겟을 구현함에 있어서 공정 및 소자적으로 기존의 평면(planar) 트랜지스터 구조로는 그 한계에 부딪치게 되었다. 이에, 게이트가 형성될 실리콘기판 부분을 식각하여 홈을 형성한 후, 상기 홈 상에 게이트를 형성하여 채널 길이를 증가시켜주는 리세스 게이트(recess gate) 구조를 적용한 트랜지스터에 대한 연구가 활발하게 진행되고 있다.
한편, 상기 디자인 룰의 감소는 셀 지역에 형성되는 패턴들에 적용됨은 물론 주변회로 지역(peripheral region; 이하, '페리 지역'이라 칭함) 형성되는 패턴들에도 함께 적용된다. 이에, 페리 지역에 형성되는 트랜지스터의 형성시에도 마찬가지로 단채널 마진의 확보가 필수가 되었으며, 그래서, 수평 방향으로의 크기 축소(=lateral shrink)는 물론 수직 방향으로의 크기 축소(=vertical shrink)를 위해 다양한 방법들이 제안되고 있다. 예컨데, 수직 방향으로의 크기 축소를 위해 게이트 산화막의 두께 감소, 소오스/드레인 확장(Extension) 영역(이하, 'SDE'라 칭함)의 형성 및 소오스/드레인 영역의 깊이 축소 등이 활발하게 진행되고 있다.
그러나, 상기한 방법들 중에서, 소오스/드레인 영역의 깊이 축소는 후속 실리사이드 공정에서 소비되는 일정량의 실리콘을 고려할 때, 실질적으로 그 실현이 어렵다. 따라서, 이러한 어려움을 보완하고자 게이트 스페이서 식각후에 에피텍시(epitaxy) 공정을 통해 소오스/드레인 영역을 확장시키는 엘리베이티드 소오스/드레인 구조(elevated source/drain structure)가 제안되고 있다.
그런데, 상기 엘리베이티드 소오스/드레인 구조의 적용은 "에피텍시"라는 새로운 공정을 도입해야 하는 바, 장비 투자가 요구됨은 물론 고온의 에피텍시 공정 진행으로 인해 소자 특성이 저하되는 문제점이 있다. 또한, 상기 엘리베이티드 소오스/드레인 구조의 적용은 에피텍시 성장의 균일도 및 모양(uniformity & shape)에 따라 트랜지스터 특성이 바뀌는 문제점이 있다. (Low Thermal Budget Elevated Source/Drain Technology Utilizing Novel Solid Phase Epitaxy and Selective Vapor Phase Etching, 2000 IEDM page 433)
결국, 페리 지역에의 상기 엘리베이티드 소오스/드레인 구조의 적용은 실질적으로 곤란하며, 그래서, 상기 페리 지역에서의 디자인 룰 감소에 부합하는 새로운 구조 또는 방법의 적용이 시급하다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 공정의 복잡함을 초래함이 없이 페리 지역에서의 디자인 룰 감소에 부합할 수 있도록 하는 반도체 소자 및 그의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 공정의 안정화를 이루면서 페리 지역에서의 디자인 룰 감소에 부합할 수 있도록 하는 반도체 소자 및 그의 제조방법을 제공함에 그 목적이 있다.
게다가, 본 발명은 특성의 안정화를 이루면서 페리 지역에서의 디자인 룰 감소에 부합할 수 있도록 하는 반도체 소자 및 그의 제조방법을 제공함에 그 또 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 길이 방향으로 중앙부가 리세스된 활성영역을 구비한 실리콘기판; 상기 활성영역을 한정하도록 실리콘기판 내에 형성된 소자분리막; 상기 리세스된 활성영역 부분 상에 리세스 길이 보다 작은 크기로 형성된 게이트; 상기 게이트가 형성되지 않은 리세스된 활성영역 부분의 표면내에 형성된 소오스/드레인 확장 영역; 상기 게이트의 양측벽에 형성된 스페이서; 및 상기 스페이서를 포함한 게이트 양측의 활성영역 표면내에 형성된 소오스/드레인 영역;을 포함하는 반도체 소자를 제공한다.
여기서, 상기 리세스 깊이는 소오스/드레인 영역 깊이의 1/3∼1/2이며, 상기 리세스 길이는 게이트가 형성되지 않는 리세스된 활성영역 부분의 크기가 스페이서 크기의 1.5∼2배가 되도록 하는 길이이다.
상기 스페이서는 리세스된 활성영역 부분 상에만 형성된다.
또한, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 실리콘기판 상에 활성영역을 한정하는 소자분리막을 형성하는 단계; 상기 활성영역의 길이 방향의 중심부를 리세스시키는 단계; 상기 리세스된 활성영역 부분 상에 그의 양측 가장자리를 노출시키는 형태로 게이트를 형성하는 단계; 상기 게이트 양측의 리세스된 활성영역 부분의 표면내에 소오스/드레인 확장 영역을 형성하는 단계; 상기 기판 전면 상에 게이트 양측의 리세스된 활성영역 부분을 완전 매립시키는 두께로 절연막을 형성하는 단계; 상기 절연막을 식각하여 게이트의 양측벽에 스페이서를 형성하는 단계; 및 상기 스페이서를 포함한 게이트 양측의 활성영역 표면내에 소오스/드레인 영역을 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 활성영역의 리세스는 소오스/드레인 영역 깊이의 1/3∼1/2 깊이를 갖도록 수행하며, 상기 활성영역의 리세스는 게이트가 형성되지 않는 리세스된 활성영역 부분이 스페이서 크기의 1.5∼2배 크기를 갖도록 수행한다.
상기 스페이서는 리세스된 활성영역 부분 상에만 배치되도록 형성하며, 아울러, 상기 스페이서는 게이트 양측의 리세스된 활성영역 부분에 매립된 절연막이 식각되지 않도록 리세스되지 않은 기판 활성영역 부분의 표면이 드러날 때까지만 상기 절연막을 식각해서 형성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명의 기술적 원리를 설명하면, 본 발명은 얕은 깊이의 소오스/드레인 영역 상에 에픽텍시 공정을 이용해 실리콘층을 성장시키는 방법 대신에 채널 예정 영역을 리세스시키는 방법을 이용해서 페리 지역에서의 엘리베이티드 소오스/드레인 구조를 갖는 트랜지스터를 구현한다.
이 경우, 본 발명은 엘리베이티드 소오스/드레인 구조의 구현을 통해 단채널 마진을 확보할 수 있으며, 그래서, 페리 지역에서의 디자인 룰 감소에 부합하는 반 도체 소자를 구현할 수 있다. 특히, 본 발명은 엘리베이티드 소오스/드레인 구조를 구현하기 위한 기존의 에피텍시 공정을 진행하지 않아도 되므로, 공정의 복잡함을 초래하지 않으며, 또한, 공정 및 특성의 안정화를 이루면서 페리 지역에서의 디자인 룰 감소에 부합하는 반도체 소자를 구현할 수 있다.
자세하게, 도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. 여기서, 각 도면 및 그에 대한 설명은 페리 지역에 대한 것이다.
도 1a를 참조하면, 공지의 STI(Shallow Trench Isolation) 공정에 따라 페리 지역에서의 활성영역을 한정하는 트렌치형의 소자분리막(2)이 형성된 실리콘기판(1)을 마련한다. 그런다음, 상기 소자분리막(2)을 포함한 기판(1)의 전면 상에 감광막을 도포한 후, 이를 노광 및 현상해서 활성영역의 길이 방향에 따른 중앙부, 즉, 채널 예정 영역을 노출시키는 감광막패턴(3)을 형성한다.
도 1b를 참조하면, 감광막패턴을 식각마스크로 이용해서 노출된 기판 활성영역 부분을 소정 두께만큼 식각하고, 이를 통해, 채널 예정 영역에 해당하는 활성영역 부분을 리세스시킨다. 그런다음, 상기 식각마스크로 이용한 감광막패턴을 공지의 공정, 예컨데, O2 에슁 공정으로 제거한다. 도면부호 4는 리세스된 활성영역을 나타낸다.
여기서, 리세스 깊이, 즉, 상기 리세스된 활성영역 부분(4)의 깊이는 통상적인 소오스/드레인 영역 깊이, 다시말해, 후속에서 형성될 소오스/드레인 영역 깊이의 1/2 이하, 바람직하게, 1/3∼1/2 정도가 되도록 한다. 이때, 리세스된 활성영역 부분(4)의 길이, 즉, 리세스 길이(L)는 게이트 크기(CD) 및 게이트와 리세스된 활성영역 부분의 끝 부분(이하, "리세스 단부"라 칭함) 사이의 크기(s)들을 합한 길이가 된다. (L = gate CD + 2*s)
한편, 상기 페리 지역에 대한 채널 영역의 리세스는 셀 지역에 대해서 리세스 게이트 구조(scheme)을 사용하는 디램 소자를 제조하는 경우에 상기 셀 지역의 리세스 게이트 식각시 함께 진행함이 바람직하다.
도 1c를 참조하면, 상기 기판 결과물에 대하여 웰 이온주입 및 문턱전압 이온주입 등 공지의 이온주입 공정들을 차례로 진행한다. 그런다음, 상기 기판 전면 상에 게이트 절연막(5)과 게이트 도전막(6, 7) 및 게이트 하드마스크막(8)을 차례로 형성한 후, 상기 게이트 하드마스크막(8)과 게이트 도전막(7,6) 및 게이트 절연막(5)을 차례로 식각해서 리세스된 활성영역 부분(4) 상에 게이트(10)를 형성한다. 이때, 상기 게이트(10)는 리세스된 활성영역 부분(4)의 양측 가장자리를 노출시키는 형태로 형성한다.
여기서, 상기 게이트 절연막(5)으로서는 산화막, 질화막 또는 산화막과 질화막의 적층막 중 어느 하나를 이용하며, 상기 게이트 도전막(6,7)으로서는 폴리실리콘막(6)과 금속계막(7), 즉, 금속막 또는 금속실리사이드막의 적층막을 이용하고, 그리고, 상기 게이트 하드마스크막(8)으로서는 질화막을 이용한다.
도 1d를 참조하면, 기판 결과물에 대해 게이트(10)를 이온주입 마스크로 이용해서 이온주입 공정을 수행하고, 이를 통해, 상기 게이트(10) 양측의 기판 활성영역 표면내에, 보다 정확하게는, 게이트(10)가 형성되지 않은 리세스된 활성영역 부분의 표면내에 SDE 영역(11)을 형성한다.
도 1e를 참조하면, 게이트(10)를 덮도록 기판 전면 상에 산화막 또는 질화막으로 이루어진 절연막(12)을 형성한다. 이때, 상기 절연막(12)의 두께는 게이트(10)와 리세스 단부 사이의 공간을 완전히 덮을 수 있도록 상기 공간 크기(s)의 1/2 보다 크게 한다.
도 1f를 참조하면, 상기 절연막을 블랭킷 식각하고, 이를 통해, 상기 게이트(10)의 양측벽에 스페이서(12a)를 형성한다. 이때, 상기 스페이서(12a)는 리세스된 활성영역 부분(4) 상에만, 보다 구체적으로는, 게이트(10)가 형성되지 않은 리세스된 활성영역 부분의 표면내에 형성된 SDE 영역(11) 상에만 배치되도록 형성한다. 아울러, 상기 스페이서(12a)는 게이트(10)가 형성되지 않은 리세스된 활성영역 부분에 매립된 절연막이 식각되지 않도록 리세스되지 않은 기판 활성영역 부분의 표면이 드러날 때까지만 절연막을 식각해서 형성한다.
그다음, 상기 기판 결과물에 대해 소오스/드레인 이온주입 공정을 수행해서 상기 스페이서(12a)를 포함한 게이트(10) 양측의 기판(10) 활성영역 표면 내에 소오스/드레인 영역(13)을 형성한다. 이때, 본 발명에서는 게이트(10)와 리세스 단부 사이의 공간이 스페이서(12a)에 의해 매몰된 상태로 유지되기 때문에 소오스/드레인 접합 프로파일의 변동은 일어나지 않게 된다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정들을 차례로 진행하여 본 발명에 따른 반도체 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명은 채널 영역을 미리 리세스시킴으로써 에피텍시 공정의 진행없이 엘리베이티드 소오스/드레인 구조를 얻을 수 있다. 따라서, SDE와 거의 동등 깊이의 소오스/드레인 영역을 얻을 수 있어서 단채널 마진을 크게 향상시킬 수 있으며, 특히, 상기 에피텍시 공정의 진행을 배제함으로써 공정상의 결함 발생 및 특성 열화의 문제를 근본적으로 해결할 수 있다.
한편, 본 발명에 따른 반도체 소자를 제조함에 있어서, 게이트 형성 과정에서 오정렬이 일어날 수 있으며, 이는 단채널 마진의 개선에 불리하게 작용될 수 있다. 그러나, 전술한 바와 같이, 본 발명은 절연막의 두께를 게이트와 리세스 단부 사이의 공간 크기의 1/2 보다 크게 설정함으로써, 다시말해, 상기 공간 크기를 스페이서 크기 보다 2배 이하, 바람직하게, 1.5∼2배로 설정함으로써 오정렬이 일어나는 경우에도 단채널 마진을 여전히 확보할 수 있다.
보다 자세하게, 본 발명은 기판 활성영역을 리세스함에 있어서 게이트와 리세스 단부 사이의 공간 크기를 오정렬의 오차 범위 보다 더 큰 값을 갖도록 설정하며, 특히, 상기 공간 크기를 스페이서 크기 보다 2배 이하의 값을 갖도록 설정한다.
이렇게 하면, 도 2에 도시된 바와 같이, 오정렬이 일어나더라도 소오스/드레인 영역(13)의 모양 변형을 방지할 수 있으며, 따라서, 트랜지스터의 특성 변형 또한 방지할 수 있고, 결국, 단채널 마진을 확보할 수 있게 된다.
반면, 도 3에 도시된 바와 같이, 게이트(10)와 리세스 단부 사이의 공간 크기(s)가 스페이서(12a) 크기의 2배 보다 크게 된 경우, 소오스/드레인 영역(13)이 SDE 영역(11) 보다 깊게 형성되며, 따라서, 단채널 마진의 개선은 거의 없게 된다.
아울러, 도 4에 도시된 바와 같이, 오정렬 크기와 스페이서(12a) 크기의 합이 게이트(10)와 리세스 단부 사이의 공간 크기 보다 큰 경우, 오정렬이 발생되면, 게이트(10)의 변형 및 소오스/드레인 영역(13)의 변형이 일어나므로 이 역시 단채널 마진의 확보는 어려우며, 그래서, 트랜지스터의 특성 및 균일도가 크게 떨어지게 된다.
그러므로, 본 발명에 따른 반도체 소자의 경우, 게이트와 리세스 단부 사이의 공간 크기를 오정렬의 오차 범위 보다 더 크게 설정하면서 상기 공간 크기를 스페이서 크기의 2배 보다 작게 설정하는 것이 매우 중요하다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 페리 지역에서의 트랜지스터 형성시 채널 영역을 리세스시킴으로써 에피텍시 공정을 진행하지 않고도 엘리베이티드 소오스/드레인 구조의 트랜지스터를 구현할 수 있다. 따라서, 본 발명은 에피텍시 공정의 배제를 통해 공정의 안정화는 물론 소자 특성의 안정화를 도모할 수 있으며, 결과적으로, 공정의 복잡함 야기를 초래하지 않음은 물론 공정 안정화 및 소자 특성 안정화를 얻으면서 엘리베이티드 소오스/드레인 구조의 구현을 통해 페리 지역에서의 디자인 룰의 감소에 부합하는 반도체 소자를 구현할 수 있다.

Claims (9)

  1. 길이 방향으로 중앙부가 리세스된 활성영역을 구비한 실리콘기판;
    상기 활성영역을 한정하도록 실리콘기판 내에 형성된 소자분리막;
    상기 리세스된 활성영역 부분 상에 리세스 길이 보다 작은 크기로 형성된 게이트;
    상기 게이트가 형성되지 않은 리세스된 활성영역 부분의 표면내에 형성된 소오스/드레인 확장 영역;
    상기 게이트의 양측벽에 형성된 스페이서; 및
    상기 스페이서를 포함한 게이트 양측의 활성영역 표면내에 형성된 소오스/드레인 영역;을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 리세스 깊이는 소오스/드레인 영역 깊이의 1/3∼1/2인 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 리세스 길이는 게이트가 형성되지 않는 리세스된 활성영역 부분의 크기가 스페이서 크기의 1.5∼2배가 되도록 하는 길이인 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 스페이서는 리세스된 활성영역 부분 상에만 형성된 것을 특징으로 하는 반도체 소자.
  5. 실리콘기판 상에 활성영역을 한정하는 소자분리막을 형성하는 단계;
    상기 활성영역의 길이 방향의 중심부를 리세스시키는 단계;
    상기 리세스된 활성영역 부분 상에 그의 양측 가장자리를 노출시키는 형태로 게이트를 형성하는 단계;
    상기 게이트 양측의 리세스된 활성영역 부분의 표면내에 소오스/드레인 확장 영역을 형성하는 단계;
    상기 기판 전면 상에 게이트 양측의 리세스된 활성영역 부분을 완전 매립시키는 두께로 절연막을 형성하는 단계;
    상기 절연막을 식각하여 게이트의 양측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서를 포함한 게이트 양측의 활성영역 표면내에 소오스/드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 활성영역의 리세스는 소오스/드레인 영역 깊이의 1/3∼1/2 깊이를 갖도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 5 항에 있어서,
    상기 활성영역의 리세스는 게이트가 형성되지 않는 리세스된 활성영역 부분이 스페이서 크기의 1.5∼2배 크기를 갖도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 5 항에 있어서,
    상기 스페이서는 리세스된 활성영역 부분 상에만 배치되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 5 항에 있어서,
    상기 스페이서는 게이트 양측의 리세스된 활성영역 부분에 매립된 절연막이 식각되지 않도록 리세스되지 않은 기판 활성영역 부분의 표면이 드러날 때까지만 상기 절연막을 식각해서 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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