JP3461277B2 - 半導体装置及びその製造方法 - Google Patents
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Description
その製造方法に係り、特に高速性に優れたMIS型電界
効果型トランジスタ(以下MISFET; Metal-Insula
tor-Semiconductor Field Effect Transistor と呼ぶ)
の素子構造と製造方法に関するものである。
として、シリコン基板上に形成されたダイナミック型R
AM、スタティック型RAMなどの記憶装置や、CMO
S論理回路を用いた演算装置等が多量に生産されてき
た。
上するためには、その構成要素であるMISFETの微
細化が必須の要件であり、微細化技術の進展と共にMI
SFETの短チャネル効果と寄生抵抗抑制の必要性が半
導体装置の世代の推移と共に増大している。
えば図10に示すようなLightly Doped Drain 構造(以
下LDD構造と呼ぶ)が知られている。LDD構造のM
ISFETでは、ゲート酸化膜3を介して半導体基板上
にポリシリコンゲート4を形成し、これをマスクにして
イオン注入することにより、ゲート電極下部のチャネル
領域に隣接して前記ポリシリコンゲート4の両側に浅い
不純物拡散層を形成し、さらに絶縁膜を用いて前記ポリ
シリコンゲート4のソース・ドレイン側にゲート側壁部
6を設け、このゲート側壁部6とポリシリコンゲート4
とをマスクとしてイオン注入することにより深い不純物
拡散層を形成する。
動作電流を供給するソース・ドレイン領域7として用い
られるので、抵抗による電圧降下を低減するためこの部
分の不純物濃度をできるだけ高くしなければならない。
イオン注入で不純物濃度の高い拡散層を形成するために
は、単位面積当り不純物注入量(以下ドーズ量と呼ぶ)
を増加すると同時に、イオン注入の加速電圧を増加しな
ければならない。
オンの注入の深さが大となるので、通常ソース・ドレイ
ン領域7には深い不純物拡散層が形成される。ソース・
ドレイン領域7の不純物拡散層の深さが大きくなり、ま
たMISFETの微細化に伴いゲート長が短く、かつ、
前記ソース・ドレイン領域の間隔が小さくなれば、半導
体基板1に基板電流10が流れ、MISFETのしきい
値電圧に影響を与えると共にMISFETの動作特性を
大幅に低下させる。
を活性化するためには、高温の熱処理を行わなければな
らないが、このとき不純物は横方向にも拡散するので深
く注入されたソース・ドレイン領域の間隔はさらに小さ
くなり、基板電流10を抑制することが困難となる。M
ISFETの微細化に伴う上記の特性の変化は通常短チ
ャネル効果と呼ばれている。
ため、上記したようにポリシリコンゲート4の両側に隣
接して浅い拡散層を形成し、ポリシリコンゲート4の長
さが短くなってもソース・ドレイン領域7の深い拡散層
の間隔ができるだけ大きくなるようにして基板電流10
を抑制する。図10に示す浅い拡散層5はソース・ドレ
イン・エクステンション領域(以下単にエクステンショ
ン領域という)と呼ばれている。
リシリコンゲート4の抵抗とを低減するため、図10に
示すように前記ソース・ドレイン領域7とポリシリコン
ゲート4の上に高融点金属シリサイド8からなる低抵抗
層を形成する。前記シリサイド層8の形成は自己整合的
に行われるので、このような高速MISFETの構造は
SALICIDE(Self-Aligned Silicide)構造と呼ば
れている。
の高性能化を図るためには、ゲート長方向の寸法を縮小
すると同時に、深さ方向の寸法も比例縮小しなければな
らない。したがって、LDD構造において前記短チャネ
ル効果を低減しようとすれば、エクステンション領域5
を設けると同時にソース・ドレイン領域7を浅くしなけ
ればならないが、上記したようにイオン注入を浅くすれ
ば不純物濃度が低下することから浅くすることには一定
の限界がある。
10の破線の囲み9で示すようにドレイン側においてエ
クステンション領域5の接合面とシリサイド層8の先端
部が近接することになり、ドレイン領域上のシリサイド
層8形成時の歪みがドレイン接合のリーク電流を増加さ
せる。このようなリーク電流の増加はMISFETの動
作時に大きい電圧が加わるドレイン接合でとくに問題と
なる。また、MISFETを用いた低消費電力で、かつ
高集積度のCMOS回路を構成する場合には、このリー
ク電流を除去することが必須の要件となる。
11に示すようなエレベーテッド・ソース・ドレイン構
造が提案されている。この構造ではソース・ドレイン領
域の上にエピタキシャル層51を成長したのち、ゲート
側壁部6とポリシリコンゲート4とをマスクとしてソー
ス・ドレイン拡散層にイオン注入する。このとき、イオ
ン注入はエピタキシャル層51を通して行われるため、
シリコン基板1の表面からのソース・ドレイン領域7の
深さが小さくなり、短チャネル効果が抑制される。
ン構造では800℃以上の高温におけるシリコン選択エ
ピタキシャル工程が加わることになり、工数が増加する
と同時に、すでに形成されたエクステンション領域やし
きい値制御のためチャネル領域に注入された不純物の再
拡散を促すことになり、ディープサブミクロン領域の生
産技術としては必ずしも良好な結果が得られていない。
ベーテッド・ソース・ドレイン構造と同様な利点を有す
る新たなMISFETの構造を実現する手段が強く望ま
れていた。
・ソース・ドレイン構造において(100)シリコン基
板上にエピタキシャル層51を形成する際、ポリシリコ
ンゲート4に対向して(311)ファセットを生じやす
く、この(311)ファセット上のシリサイド層8とポ
リシリコンゲート4との間に寄生容量を形成し、このゲ
ート・ドレイン間の前記寄生容量がMISFETの高周
波特性を低下させる欠点がある。ここにファセットとは
方向性をもった微小な結晶面のことである。
て、図12に示すようにシリコン基板1にU字型の深い
溝を形成し、ソース・ドレイン領域62とエクステンシ
ョン領域61とをシリコン基板表面に形成するUMOS
構造が知られている。
酸化膜3とは深い溝の内面に形成され、この溝を埋め込
むようにゲート電極63が形成される。この構造ではソ
ース・ドレイン領域7がシリコン基板1の内部で互いに
対向する面をもたないので、短チャネル効果を回避する
点では優れた構造である。しかし、ゲート電極63とド
レイン領域62が薄いゲート酸化膜3を介して隣接する
ので、ゲート・ドレイン間に大きな寄生容量を生じ、M
ISFETの高周波特性を低下させる欠点がある。
のディープサブミクロン領域のMISFETは、短チャ
ネル効果を抑制するためソース・ドレイン領域を浅くし
ようとすれば、直列抵抗を低減するのに必要な高濃度の
不純物拡散層が得られず、また、エレベーテッド・ソー
ス・ドレイン構造を用いて実効的にソース・ドレイン領
域を浅くしようとすれば、エピタキシャル工程のような
高温の熱工程が必要となり、またUMOS構造ではゲー
ト・ドレイン間の寄生容量が過大となり高周波特性が低
下するという問題があった。
たもので、新たな熱工程を伴うことなく、ディープサブ
ミクロン領域において短チャネル効果を抑制し、かつ、
高周波特性の優れた新たなMISFET構造を実現する
ことを目的としている。
その製造方法は、SALICIDE工程においてドレイ
ン接合のリーク電流の発生を防止するのに十分なソース
・ドレイン領域の拡散層深さを有し、かつ、短チャネル
効果を抑制することができる高性能MISFETの構造
とその製造方法を提供する。また高温の熱工程を用いる
ことなく、エレベーテッド・ソース・ドレイン構造より
優れた特性を有する高性能MISFETの構造とその製
造方法を提供する。
基板に形成された凹部と、この凹部の底面に形成された
チャネル領域と、このチャネル領域の両端に接続され、
凹部の底面に形成されたソース・ドレイン・エクステン
ション領域と、凹部の側面に近接又は隣接し、半導体基
板表面に沿って深さ方向に形成され、ソース・ドレイン
・エクステンション領域に接続されたソース・ドレイン
領域とを有し、この凹部は、半導体基板表面からその深
さ方向に形成された溝からなり、この溝のソース・ドレ
イン側の側面は凹の曲面状をなし、かつ、前記溝の底面
部は平面形状をなし、前記ソース・ドレイン領域の深さ
方向の不純物濃度が最大になる位置と、前記溝の底面部
に形成されたソース・ドレイン・エクステンション領域
の深さ方向の不純物濃度が最大になる位置とが、前記半
導体基板表面から所定の深さの平面上で略一致するMI
S型電界効果トランジスタを具備することを特徴とす
る。
ト絶縁膜を介して形成されたゲートと、このゲートの側
面に形成された絶縁物からなるゲート側壁部とを備え、
前記ゲート側壁部はゲートのソース・ドレイン側に広が
る溝の側面の1部を覆うように形成されたことを特徴と
する。
トのソース・ドレイン側に広がる溝の側面の全てを覆う
ように形成されたことを特徴とする。
とソース・ドレイン・エクステンション領域との形成部
を含む開口部を設けた第1の絶縁膜からなるエッチング
マスクを半導体基板上に形成し、エッチングマスクの開
口部に対応して半導体基板に溝を形成し、溝の内面に第
2の絶縁膜からなるゲート絶縁膜を形成し、第2の絶縁
膜上にゲート材料膜を形成し、ゲート材料膜をパターン
形成することにより、溝のソース・ドレイン側の両辺の
中央部に第2の絶縁膜を介してゲートを形成し、ゲート
をマスクとして、溝の底面に不純物イオンを注入するこ
とによりソース・ドレイン・エクステンション領域を形
成し、この工程を経た半導体基板の表面を覆うように第
3の絶縁膜を形成し、異方性エッチングを用いて第3の
絶縁膜からなるゲート側壁部をゲートのソース・ドレイ
ン側に広がる溝の内面を覆うように形成し、ゲート側壁
部を備えたゲートをマスクとしてソース・ドレイン領域
に不純物イオンを注入することにより、半導体基板の溝
の側面に近接または隣接し、かつ、溝の底面のソース・
ドレイン・エクステンション領域に接続され、かつ、そ
の深さ方向の不純物濃度の最大になる位置が、前記ソー
ス・ドレイン・エクステンション領域の深さ方向の不純
物濃度が最大になる位置と略一致するようにソース・ド
レイン領域を形成することを特徴とする。
ートとソース・ドレイン・エクステンション領域との形
成部を含む開口部を設けた第1の絶縁膜からなるエッチ
ングマスクを半導体基板上に形成し、このエッチングマ
スクの開口部に対応して半導体基板に溝を形成し、溝の
内面に第2の絶縁膜からなるゲート絶縁膜を形成し、こ
の工程を経た半導体基板の表面を覆うようにゲート材料
膜を形成し、このゲート材料膜の上にさらに第3の絶縁
膜を形成し、第3の絶縁膜とゲート材料膜の上面を後退
させることにより、マスク開口部のソース・ドレイン側
の両辺の中央部にゲート材料膜に埋め込まれた第3の絶
縁膜からなるゲート形成用エッチングマスクを形成し、
さらにゲート材料膜に埋め込まれた第3の絶縁膜をマス
クとして、ゲート材料膜を異方性エッチングして前記溝
のソース・ドレイン側の両辺の中央部に自己整合的なゲ
ートを形成し、このゲートをマスクとして、前記溝の底
面に不純物イオンを注入することによりソース・ドレイ
ン・エクステンション領域を形成し、この工程を経た半
導体基板の表面を覆うように第4の絶縁膜を形成し、異
方性エッチングを用いて前記第4の絶縁膜からなるゲー
ト側壁部をゲートのソース・ドレイン側に広がる前記溝
の内面を覆うように形成し、ゲート側壁部を備えたゲー
トをマスクとしてソース・ドレイン領域に不純物イオン
を注入することにより、半導体基板の溝の側面に近接ま
たは隣接し、かつ、前記溝の底面のソース・ドレイン・
エクステンション領域に接続され、かつ、その深さ方向
の不純物濃度の最大になる位置が、ソース・ドレイン・
エクステンション領域の深さ方向の不純物濃度が最大に
なる位置と略一致するようにソース・ドレイン領域を形
成することを特徴とする。
スタのゲート長をL、第1の絶縁膜からなるエッチング
マスクの開口部のゲート長方向の長さをLW 、ゲート材
料膜の厚さをdとするとき、L≦LW −2dの関係が成
り立つことを特徴とする。
とソース・ドレイン・エクステンション領域との形成部
を含む開口部を設けた第1の絶縁膜からなるエッチング
マスクを半導体基板上に形成し、このエッチングマスク
の開口部に対応して前記半導体基板に溝を形成し、溝の
内面に第2の絶縁膜からなるゲート絶縁膜を形成し、こ
の工程を経た半導体基板の表面を覆うように第3の絶縁
膜を形成し、異方性エッチングを用いて前記第3の絶縁
膜からなる側壁部を前記マスク開口部のソース・ドレイ
ン側の側面にそれぞれ形成し、この工程を経た半導体基
板の表面を覆うようにゲート材料膜を形成し、第1、第
3の絶縁膜と前記ゲート材料膜の上面を後退させること
により、マスク開口部のソース・ドレイン側の両辺の中
央部で側壁部の間に埋め込まれたゲート材料膜からなる
自己整合的なゲートを形成し、第1の絶縁膜、及び前記
第3の絶縁膜からなる側壁部を選択的に除去し、ゲート
をマスクとして、前記溝の底面に不純物イオンを注入す
ることによりソース・ドレイン・エクステンション領域
を形成し、この工程を経た半導体基板の表面を覆うよう
に第4の絶縁膜を形成し、異方性エッチングを用いて前
記第4の絶縁膜からなるゲート側壁部を前記ゲートのソ
ース・ドレイン側に広がる前記溝の内面を覆うように形
成し、ゲート側壁部を備えたゲートをマスクとしてソー
ス・ドレイン領域に不純物イオンを注入することによ
り、半導体基板の溝の側面に近接または隣接し、かつ、
前記溝の底面のソース・ドレイン・エクステンション領
域に接続され、かつ、その深さ方向の不純物濃度の最大
になる位置が、前記ソース・ドレイン・エクステンショ
ン領域の深さ方向の不純物濃度が最大になる位置と略一
致するようにソース・ドレイン領域を形成することを特
徴とする。
ン側の側面が凹の曲面状をなすように等方性エッチング
により形成されることを特徴とする。また好ましくは前
記MIS型電界効果トランジスタは、そのしきい値電圧
を制御するためのイオン注入が溝の底面にのみ行われる
ことを特徴とする。
膜は、それぞれTEOSを用いたLPCVD法によるS
iO2 膜、シリコンの熱酸化によるSiO2 膜及びCV
D法によるSiN膜であることを特徴とする。また前記
第1の絶縁膜は、半導体基板上にバッファ層として設け
られた熱酸化膜に積層して形成されることを特徴とす
る。
造方法は、半導体基板の表面を覆うように高融点金属膜
を形成し熱処理することにより、ソース・ドレイン領域
とポリシリコンからなるゲートの上面で露出したシリコ
ン表面に高融点金属シリサイド膜を形成した後、ゲート
側壁部に残留した高融点金属膜を除去する工程をさらに
備えたことを特徴とする。
施の形態を詳細に説明する。図1は本発明の全ての実施
の形態に係るMISFETのソース・ドレイン領域及び
エクステンション領域の不純物拡散層を形成するイオン
注入プロファイルの構成を説明するための図である。
クロン領域におけるnチャネル型MISFETのポリシ
リコンゲートをマスクとするエクステンション領域への
浅いイオン注入は、例えばAsを加速電圧10keV、
ドーズ量5×1014cm-2程度の注入条件で行われる。
速電圧で定まるシリコン基板表面からの注入深さRp1で
加速エネルギーを失うので、注入されたAsイオンの活
性化のためのアニール工程後、エクステンション領域と
してRp1における電子濃度が1×1020cm-3程度のピ
ーク値を有する誤差関数状の電子濃度分布プロファイル
の浅い不純物拡散層が得られる。ここにAsイオンの活
性化とは、Asイオンをドナーとして電子を供給できる
状態にすることをいう。
等を用いてゲート側壁部を形成し、このゲート側壁部を
備えたポリシリコンゲートをマスクとして、例えばAs
等のドナー不純物の深いイオン注入を行い、ソース・ド
レイン領域の不純物拡散層を形成する。この時のAsの
イオン注入条件は、加速電圧60keV、ドーズ量3×
1015cm-2程度である。
れば、Asイオンの注入深さと注入量が増加するので、
注入されたAsイオンの活性化のためのアニール工程
後、ソース・ドレイン領域として、Rp1より深いRp2に
おいて電子濃度1×1021cm-3以上のピーク値の誤差
関数状電子濃度分布プロファイルを有する深い不純物拡
散層が得られる。
た従来のLDD構造を形成すれば、エクステンション領
域5の深さ方向の電子濃度のピークの位置Rp1とソース
・ドレイン領域7の電子濃度のピークの位置Rp2との間
にRp2−Rp1だけ段差を生じることになる。すなわち図
1に示されるように、ソース・ドレイン領域7は、深さ
Rp2より表面側の電子濃度が著しく低下した部分におい
て、前記エクステンション領域5に接続される。
濃度のピーク値を十分高くしても、接続部における不純
物濃度が大幅に低下するため、ソース・ドレイン間の直
列抵抗が増大しMISFETの動作速度を低下させる。
この問題を回避するため、図10を用いて説明したよう
に、伝導度の大きいシリサイド膜8をソース・ドレイン
領域7の不純物拡散層の表面から一定の深さまでシリサ
イド反応により形成し、前記不純物濃度の低下を補うS
ALICIDE構造にすることが有効な対策となる。
イン拡散層の表面における前記不純物濃度の低下をSA
LICIDE構造で回避しようとすれば、Rp2の近くま
でシリサイド反応を進める必要があり、このとき、図1
0の破線の囲みに示されるように、格子欠陥を多量に含
むシリサイド膜の先端部がソース・ドレイン接合に近接
し、MISFETの動作時に高い逆方向電圧が印加され
るドレイン接合でリーク電流が発生する。
施の形態に係るnチャネル型MISFETの構造につい
て説明する。図2に示す本発明のMISFETは半導体
基板1に深さ約Rp2−Rp1の浅い凹部2を備え、この浅
い凹部2のソース・ドレイン側の両辺中央部にゲート酸
化膜3を介してポリシリコンゲート4を設け、これをマ
スクとして形成された浅いエクステンション領域5と、
ポリシリコンゲート4に窒化膜等からなるゲート側壁部
6を設け、このゲート側壁部6が丁度前記浅い凹部2の
内部を埋めるようにし、これをマスクとして形成された
深いソース・ドレイン領域7とを備えている。
構造MISFETは、さらにその高速性を高めるため
に、ソース・ドレイン領域7とポリシリコンゲート4の
上面にシリサイド膜8を備えている。
い凹部2を備えたMISFETにイオン注入を用いてL
DD構造を形成すれば、図1に破線で示すように、エク
ステンション領域5の浅い拡散層の電子濃度分布プロフ
ァイルがソース・ドレイン領域の深い拡散層の電子濃度
分布プロファイルに対して深さ方向にRp2−Rp1程度だ
けシフトし、破線の矢印で示すピーク濃度の位置を前記
ソース・ドレイン領域の深い拡散層のピーク濃度の位置
とほぼ一致させることができる。ここで前記ピーク濃度
の位置とほぼ一致させるに必要なRp2−Rp1の許容範囲
は、完全一致の条件に対して±0.01μm程度であ
る。
ス・ドレイン領域7の電子濃度が最大となる部分におい
て、前記エクステンション領域5と前記ソース・ドレイ
ン領域7とが接続されるので、従来のLDD構造に比べ
てソース・ドレイン間の直列抵抗が低減され、MISF
ETの動作速度を向上させることができる。
改善するために、図2に示すようにシリサイド膜8をソ
ース・ドレイン領域上に形成する際、浅い凹部2を備え
た本発明のMISFETの有する利点についてさらに説
明する。
浅い凹部2が存在すればRp2に達するまでシリサイド反
応が進められても、格子欠陥を多量に含むシリサイド膜
8の先端部がソース・ドレイン接合にさほど近接するこ
とはなく、MISFETの動作時に高い逆方向電圧が印
加されるドレイン接合のリーク電流の増加を完全に回避
することができる。
8がソース・ドレイン領域7の電子濃度最大となる位置
に達するようにし、かつ、前記電子濃度が最大となる位
置にエクステンション領域5が接続されるようにすれ
ば、従来のSALICIDE構造に比べてソース・ドレ
イン間の直列抵抗が大幅に低減し、かつ、ドレイン接合
のリーク電流の値を無視し得る程度に小さくすることが
できる。このようにすればMISFETの動作速度を大
幅に向上すると共に、製造歩留まりと信頼性の高い半導
体装置を得ることができる。
MISFETの各部の寸法を一例として示せば次のとお
りである。すなわち、浅い凹部2の深さが0.04μm
〜0.05μm、ソース・ドレイン間の浅い凹部2のチ
ャネル方向の幅が0.3μm、ポリシリコンゲート4の
長さが0.1μm、ポリシリコンゲート4の高さが0.
2μm、エクステンション領域5の浅い凹部2の底面か
らの接合深さが0.04μm、半導体基板表面からのソ
ース・ドレイン領域7の接合深さが0.15μmであ
る。
部の深さに相当するRp2−Rp1の値が約0.025μm
であるから、浅い凹部の深さを0.04μm〜0.05
μmとするためにはソース・ドレイン領域7へのAsの
深いイオン注入は、図1に示す値より大きい加速電圧と
ドーズ量を用いて行わなければならない。このように凹
部2の深さに合わせてソース・ドレイン領域7のピーク
濃度とソース・ドレイン接合の深さを短チャネル効果の
増大なしに大きくできることが本発明の特徴の1つであ
る。
本発明の浅い凹部2を備えたpチャネル型MISFET
が得られる。このときp型エクステンション領域への浅
いイオン注入は、例えばGeを加速電圧10keV、ド
ーズ量5×1014cm-2の条件で注入し、あらかじめシ
リコン基板表面をアモルファス(無定形)化した後、さ
らにBF2 を加速電圧7keV、ドーズ量5×1014c
m-2注入する条件で行う。
オン注入は、例えばBを加速電圧7keV、ドーズ量3
×1015cm-2、又はBF2 を加速電圧35keV、ド
ーズ量3×1015cm-2の条件で注入する。
部2を備えたMISFETでは、最も好ましくは、ゲー
ト側壁部6が丁度前記浅い凹部2の内部を埋めるように
されるが、その理由は次の通りである。
部を越えて周辺のシリコン基板表面を覆うようになれ
ば、ポリシリコンゲート4をマスクとするエクステンシ
ョン領域5aの形状は図3(a)に示すような形状にな
る。このようにエクステンション領域の実効的な長さが
設計値よりも長くなれば、エクステンション領域に寄生
抵抗5aを生じMISFETの高速性が阻害される。
リシリコンゲート4に窒化膜等からなるゲート側壁部6
を設け、このゲート側壁部6が丁度前記浅い凹部2の内
部を埋めるようにしなければならない。
スクとしてソース・ドレイン領域7に注入された不純物
は、活性化熱処理の過程で0.05μm程度の横方向拡
散を生じる。このため前記ゲート側壁部6が厚過ぎて、
前記横方向の拡散長程度浅い凹部周辺のシリコン基板表
面を覆うようになつても、図3(a)の破線の囲み9に
示す異常形状部分がソース・ドレイン領域の横方向拡散
により埋められ、前記寄生抵抗5aの問題を回避するこ
とができる。したがってゲート側壁部6がシリコン基板
の上面にかかる長さの許容範囲は約0.05μmであ
る。
部6が小さくて浅い凹部2の底面の一部が露出する場合
には、エクステンション領域5とソース・ドレイン領域
7とが同一平面上で接続されるので、図10でのべた従
来のLDD構造と同様の問題が接続部に発生する。
じ接続部の抵抗が増加すること、深いソース・ドレイン
領域の間隔が設計値よりも小さくなり基板電流10が流
れて短チャネル効果が増大すること、またSALICI
DE構造にしたとき、シリサイド層8がソース・ドレイ
ン接合に接近し、ドレイン接合リークの原因になる等の
問題点を生じる。しかしこの場合も、ゲート側壁部6が
少なくとも前記浅い凹部の側面の一部にかかるようにす
ればこれらの問題点は大幅に緩和される。
覆われるようにすることが、半導体装置の信頼性を向上
させるばかりでなく、その性能を最適化する面からも重
要である。またドレイン接合のリーク電流が極めて小さ
いSALICIDE構造が高い歩留まりで得られること
から、低消費電力で高速性に優れた高集積度のCMOS
回路からなる半導体装置を提供することができる。
FETは、エピタキシャル成長を用いたエレベーテッド
・ソース・ドレイン構造に比べて高速性に関連するゲー
ト・ドレイン間の寄生容量が小さいという特徴がある。
ッド・ソース・ドレイン構造ではゲート側壁の底部とソ
ース・ドレイン上のエピタキシャル層とが接するところ
で、(311)ファセットが形成されポリシリコンゲー
ト4と平面的に対向し、シリサイド層8が形成されれば
ドレイン領域7の全表面が等電位となるため、前記ポリ
シリコンゲート4と(311)ファセットとの間に直接
大きな信号電圧が加わり、ここに大きな寄生容量を生じ
る。
SFETではシリサイド層8とポリシリコンゲート4と
は互いに直角な面として対向し、かつ凹部2の側面が凹
の曲率をもつように形成されることで、凹部2の側面が
ポリシリコンゲート4から遠ざけられるので、ゲート・
ドレイン間の寄生容量を最小にすることができる。
の実施の形態に係る半導体装置の製造方法について説明
する。まず図4(a)に示すように、シリコン基板1の
上にバッファ層として薄いSiO2 からなる熱酸化膜2
1を形成し、引き続きTEOS(tetraethylorthosilica
te) を原料とする低圧気相成長法(以下LPCVD;Low
pressure Chemical Vapor Depositionと呼ぶ) を用い
てSiO2 からなる酸化膜22を堆積する。
の形成領域が開口されたマスクパターンを形成する。こ
のマスクパターンを用いてRIE(Reactive Ion Etchin
g)により、図4(b)に示すように酸化膜21、22を
開口し、シリコン基板1の表面を露出する。
21、22をエッチングマスクとして、露出したシリコ
ン基板1の表面をエッチングする。このときのエッチン
グはシリコン基板を等方的にエッチングする化学的ドラ
イエッチング法( 以下CDE; Chemical Dry Etchig と
呼ぶ) を用いて行われる。ここにCDEとはプラズマに
よる活性イオン種を用いて電圧加速することなく化学的
にドライエッチングすることをいう。
イオン照射によるダメージが少ないこと、エッチングが
等方的に行われることを利用して、図4(c)に示すよ
うに、CDEにより形成された浅い凹部2の側面が底面
との間に凹の曲率をもつようにすることが可能となる。
イオン照射により浅い凹部2の内部に露出したシリコン
基板表面へのダメージが加われば、ここに形成されるチ
ャネル領域やゲート酸化膜の特性に大きな悪影響を及ぼ
しMISFETの特性を劣化させる。
に、シリコン基板1の浅い凹部2の側面が、例えばRI
Eのような異方性エッチングを用いて底面に対して垂直
に形成されれば、ゲート酸化膜3を形成後RIEを用い
て前記凹部のチャネル方向の中央にポリシリコンゲート
を形成する際、前記凹部の角の部分に24に示すような
ポリシリコンのRIEの殘渣が発生しやすく、後の工程
の障害となるおそれがある。
は、先にのべたようにソース・ドレイン領域7の深い拡
散層形成時におけるイオン注入条件に依存するが、ポリ
シリコンゲート4の高さの半分以下でなければゲート・
ドレイン間の寄生容量が大きくなり不利となる。
クとして用いた酸化膜22の上に同様な開口部を設けた
レジスト膜を積層し(図示せず)、これをイオン注入マ
スクとして用いることによりMISFETのしきい値制
御のイオン注入を前記凹部2の内部のみに限定的に行う
ことができる。このようにすれば、ソース・ドレイン領
域の不純物拡散層直下のウエル濃度等を低くすることが
できるので寄生容量の低減に役立つ。
ン注入を行うために、マスク合わせを用いて位置ずれを
高精度に制御し、チャネル領域への限定的なイオン注入
を行う方法がとられてきたが、このためには高価でかつ
多大な工数を要するステッパーを使用しなければならな
いのでコストアップの原因となっていた。
は、浅い凹部2の形成の際使用したマスク材を用い、そ
の上に低い位置合わせ精度でレジストマスクを積層し、
ゲート形成領域のみにイオン注入することが可能となる
ため、位置合わせの工数と高価なステッパーの使用頻度
が少なくなる利点がある。
て用いた酸化膜21、22をフッ化アンモニウム等で除
去した後、熱酸化によりSiO2 からなるゲート酸化膜
3を形成し、その上にゲート電極となるポリシリコン膜
4を堆積し、さらにレジスト膜23を用いてポリシリコ
ンゲートのパタ−ニングを行う。
いてポリシリコンゲート4を形成し、これをマスクとし
てエクステンション領域5のイオン注入を行い、さらに
ゲート側壁部6を形成するためSi3 N4 からなるシリ
コン窒化膜を約0.1μm堆積する。引き続きRIEを
用いてシリコン窒化膜を異方性エッチングすることによ
り、前記浅い凹部2を丁度埋めるようにゲート側壁部6
とポリシリコンゲート4からなるゲート電極が形成され
る。
部6を備えたポリシリコンゲート4をマスクとして、ソ
ース・ドレイン領域7をイオン注入により形成する。こ
のとき、前記エクステンション領域5の電子濃度のピー
クとソース・ドレイン領域7の電子濃度のピークとの間
に段差を生じないようにイオン注入条件を最適化する。
活性化する熱処理は、熱拡散による電子濃度プロファイ
ルのずれを防止するため、高温短時間の熱処理( 以下R
TA; Rapid Thermal Aneal と呼ぶ) により行う。RT
Aの条件は1000℃、20秒以下の範囲で最適化す
る。
明のMISFETは、図5(f)までの段階で、前記凹
部2を有しない従来のプレーナ型MISFETに比べて
優れた高速性を示すが、さらにソース・ドレイン間の直
列抵抗とポリシリコンゲートの抵抗を低減して高速性を
向上するため、図6に示すSALICIDE工程を導入
する。
金属Ti膜25を前記工程を経たシリコン基板全面にス
パッタ法を用いて堆積し、熱工程を加えることによりポ
リシリコンゲート4、及びソース・ドレイン領域7の上
面でシリサイド反応が生じるようにし、図6(h)に示
すようにTiSi2 からなるシリサイド膜8を形成す
る。
厚さと熱処理条件で定められ、浅い凹部2を備えた本発
明のMISFETでは、ドレイン接合のリーク電流がゲ
ート・ドレイン間の逆方向電圧3V印加の条件で0.5
fA/μm2 以下となるように前記熱処理条件が定めら
れる。なお、ゲート側壁部6上に残留した未反応のTi
膜25はH2 SO4 とH2 O2 との混合液によりエッチ
ング除去され、図2に示した浅い凹部2を有する本発明
のMISFETが完成される。
膜としてTiを用いたが、同様にCoを用いてCoSi
2 からなるシリサイド膜を形成することができる。また
シリサイド反応を精密に制御する熱処理工程としては通
常の2ステップRTA工程を用いれば良い。
施の形態に係る半導体装置の製造方法について説明す
る。前記第2の実施の形態のMISFETの製造方法で
は、浅い凹部2と前記凹部2のチャネル方向の中央部の
ポリシリコンゲート4との位置合わせがマスク合わせに
より行われたが、この方法ではゲートパターンの合わせ
ずれにより0.1μm程度のずれを生じることがある。
このようなずれがあればソース側またはドレイン側で、
図3(a)、図3(b)で説明したような問題を生じる
おそれがある。
形態としてポリシリコンゲート4の位置を正確に浅い凹
部2のチャネル方向の中央に位置合わせすることができ
るセルフアライン工程について説明する。
にバッファ酸化膜21とTEOSを用いた酸化膜22を
堆積し、開口した後CDEにより等方性エッチグを行っ
て浅い凹部2を形成し、酸化膜22をマスクとして限定
的にしきい値制御のイオン注入を行う。この工程までは
前記図4(c)と同様である。
酸化膜3を形成したのちポリシリコン膜4を堆積する。
このとき、浅い凹部2のチャネル方向の幅と堆積するポ
リシリコン4の膜厚との間に、前記凹部2のチャネル方
向の幅を決めるマスク開口部の幅をLw 、ポリシリコン
ゲートの長さをL、ポリシリコン4の膜厚をdとすると
き、L≦LW −2dの関係が成り立つようにする。例え
ばL=0.1μm、Lw =0.3μmならばポリシリコ
ン4の堆積膜厚dは0.1μm程度にする。
ン膜4の上にシリコン窒化膜31を堆積し、化学機械的
研磨 (以下CMP; Chemical Mechanical Polishと呼
ぶ) を用いて破線32の上部を除去したのち、RIEを
用いてポリシリコン4に埋め込まれた窒化膜31をマス
クとして、ポリシリコン4を酸化膜22の表面が露出す
るまでエッチングし、さらに表面が露出した酸化膜22
を除去すれば、図7(c)に示すような断面構造が得ら
れる。
リコン4を介して形成された窒化膜31をマスクとし
て、RIEにより前記ポリシリコン4を異方性エッチン
グすれば、図8に示すように、浅い凹部2のチャネル方
向の中央部にポリシリコンゲート4がセルフアライン的
に形成される。
(e)、図5(f)で説明した工程を追加すれば、SA
LICIDE工程前までの浅い凹部2を備えた本発明の
MISFETが得られる。このとき図5(f)との相違
は、ポリシリコンゲート4の上にエッチングマスクとし
て用いた窒化膜31が残留することであるが、さらにS
ALICIDE工程を進める場合には、図8の段階で窒
化膜31を除去した後図5(e)から図6(h)までに
説明した工程を行えばよい。
シリコン基板上の浅い凹部2に対してセルフアライン的
にゲート長のもっとも短いポリシリコンゲート4を形成
する方法を示したが、集積回路の設計上、部分的にゲー
ト長のより大きいMISFETを要する場合には、図7
(c)の段階でマスク合わせで窒化膜31の上にこれを
覆うようにレジストマスク(図示せず)を形成し、これ
を新たなマスクとしてRIEによるポリシリコンゲート
4の異方性エッチングを行えばよい。
の問題を生じることになるが、ゲート長の大きいMIS
FETに対しては現在のマスク合わせ精度の範囲で充分
に本発明の目的を達することができる。
態の半導体装置の製造方法について説明する。図9
(a)に示すように、シリコン基板上にバッファ酸化膜
21とTEOSを用いた酸化膜22を堆積し、開口した
後CDEにより等方性エッチグを行って浅い凹部2を形
成し、酸化膜22をマスクとして限定的にしきい値制御
のイオン注入を行う。この工程までは前記図4(c)と
同様である。
ト酸化膜3を形成した後にシリコン窒化膜41を堆積す
る。このとき、浅い凹部2のチャネル方向のマスク開口
部の幅をLw とすると、堆積する窒化膜41の膜厚dは
2d≧LW となるようにして、前記開口部が前記窒化膜
41で完全に埋め込まれるようにする。
選択的に異方性エッチングすることにより、酸化膜22
の開口部の側壁に側壁部41を形成する。次に全面にポ
リシリコン膜4を堆積し、側壁部41の側面が浅い凹部
2の底面に対してほぼ垂直となる下部領域を残すように
42の破線から上部をCMP研磨により除去する。その
後窒化膜41と酸化膜21、22を除去すれば、図8に
おいて上部の窒化膜31が除去されたポリシリコンゲー
ト4が浅い凹部2のチャネル方向の中央部にセルフアラ
イン的に形成される。
5(e)、図5(f)で説明した工程を追加すれば、S
ALICIDE工程前までの浅い凹部2を備えた本発明
のMISFETが得られる。さらにSALICIDE工
程を進める場合には、図5(e)から図6(h)までに
説明した工程を追加すればよい。
ることはない。例えば本発明において、MISFETの
ゲート材料はポリシリコン膜とし、側壁部に窒化膜を用
いたが、同様の目的にポリシリコン以外のゲート材料
や、側壁部として酸化膜や他の絶縁膜を用いることがで
きる、またn型イオン注入不純物としてAsを用いた
が、本発明の構造ではイオン注入深さが大きいPをドナ
ー不純物として用いることができる。
Pが注入されるので、ディープサブミクロンMISFE
Tで問題となるゲート電極空乏化の問題を回避すること
ができる。ここにゲート電極空乏化とはゲート電極のキ
ャリア濃度が小さいため空乏層がゲート電極側にも形成
される現象をいう。
Asのイオン注入を行い、深いソース・ドレイン領域へ
の注入にはPを用いることも本発明の重要な手段の1つ
である。
いて説明したが、必ずしもシリコン基板に限定されるも
のではなく、一般に半導体基板上に高速MISFETを
形成する場合について、本発明のMISFET構造を同
様に用いることができる。
ングすることにより、半導体基板表面の下方に形成する
場合について説明したが、必ずしもこれに限定されるも
のではない。例えば半導体基板上のソース・ドレイン形
成領域に高不純物濃度のエピタキシャル層を形成する方
法により、エピタキシャル層表面に対してゲート及びエ
クステンション形成領域が凹部となるようにしても良
い。またこのとき、凹部をなす前記半導体基板表面がエ
ッチングされても良い。また前記凹部の側面には上方に
向けて広がるテーパー角が設けられても良い。その他本
発明の要旨を逸脱しない範囲で、種々変形して実施する
ことができる。
の製造方法によれば、従来のプレーナ型、エレベーテッ
ド・ソース・ドレイン型、及びUMOS型の各種MIS
FET構造に比べて次のような利点を生じる。 (イ)シリコン基板のゲート電極形成領域に浅い凹部を
設け、この凹部の外側に近接または隣接して形成する深
いソース・ドレイン領域のキャリア濃度のピーク位置
と、前記凹部の底面でチャネルに接続される浅いエクス
テンション領域のキャリア濃度のピーク位置とをシリコ
ン基板中でほぼ一致させることにより、ソース・ドレイ
ン間の直列抵抗を低減し、また短チャネル効果が大幅に
抑制され、かつ、ゲート・ドレイン間の寄生容量が小さ
いため高速動作に優れた高性能の半導体装置を得ること
ができる。 (ロ)従来のプレーナ型のLDD構造MISFETで
は、SALICIDE工程を用いる際、特にドレイン接
合にリーク電流が発生しやすいという問題があったが、
浅い凹部を設けた本発明のMISFETでは、ソース・
ドレイン領域上に厚いシリサイド膜を形成してもドレイ
ン接合にリーク電流を生じることなく、高い歩留まりと
信頼性を有する半導体装置を提供することができる。 (ハ)本発明はnチャネル及びpチャネルのMISFE
Tに対して同様に適用することができ、かつSALIC
IDE工程で高速化することが容易であるため、高集積
度でかつ高速なCMOSからなる半導体装置を高い歩留
まりで提供することができる。 (ニ)セルフアライン型の製造工程を用いれば、ディー
プサブミクロン領域で浅い凹部を備えたMISFETか
らなる本発明の半導体装置を高い歩留まりで提供するこ
とができる。 (ホ)本発明の半導体装置の製造方法は、エレベーテッ
ド・ソース・ドレイン型に用いる選択エピタキシャル工
程が含まれないため、高温の熱工程に伴うMISFET
のしきい値変化やキャリア濃度プロファイルの変化に伴
う寄生抵抗の増加がなく、また選択エピタキシャル成長
工程に伴う酸化膜除去等の複雑な前処理も必要としな
い。 (ヘ)従来のチャネル領域に深い凹部を設けたUMOS
では、凹部の内面を形成するシリコン結晶の面方位を特
定することができないので、ゲート酸化膜と基板表面と
の間の界面準位密度が大きくなり、またゲート酸化膜の
品質も低いものとなるが、本発明の構造では浅い凹部の
底面をシリコンの(100)面とすることにより従来使
用実績の高いプレーナ型LDD構造のMISFETと同
様に低い界面準位密度と良好なゲート酸化膜が得られ
る。またUMOSに比べてゲート・ドレイン間の寄生容
量の値がいちじるしく小さい特徴がある。
イオン注入プロファイルの形成状況を従来のプレーナ型
LDD構造と比較して説明する図。
面構造を示す図。
明するための断面構造を示す図であって、(a)はゲー
ト側壁部が浅い凹部を越える場合を示す断面図。(b)
はゲート側壁部が浅い凹部の内面の一部を覆う場合を示
す断面図。
程断面図。
示す工程断面図。
示す工程断面図。
程断面図。
示す工程断面図。
程断面図。
断面図。
MISFETの断面図。
Claims (14)
- 【請求項1】 半導体基板に形成された凹部と、 前記凹部の底面に形成されたチャネル領域と、 前記チャネル領域の両端に接続され、前記凹部の底面に
形成されたソース・ドレイン・エクステンション領域
と、 前記凹部の側面に近接又は隣接し、前記半導体基板表面
に沿って深さ方向に形成され、前記ソース・ドレイン・
エクステンション領域に接続されたソース・ドレイン領
域とを有し、 前記凹部は、前記半導体基板表面からその深さ方向に形
成された溝からなり、前記溝のソース・ドレイン側の側
面は凹の曲面状をなし、かつ、前記溝の底面部は平面形
状をなし、前記ソース・ドレイン領域の深さ方向の不純
物濃度が最大になる位置と、前記溝の底面部に形成され
たソース・ドレイン・エクステンション領域の深さ方向
の不純物濃度が最大になる位置とが、前記半導体基板表
面から所定の深さの平面上で略一致するMIS型電界効
果トランジスタを具備することを特徴とする半導体装
置。 - 【請求項2】 前記溝は、上部にむけて開口が広がるよ
うなテーパ角が付与されたことを特徴とする請求項1に
記載の半導体装置。 - 【請求項3】 前記溝内は、その底面にゲート絶縁膜を
介して形成されたゲートと、前記ゲートの側面に形成さ
れた絶縁物からなるゲート側壁部とを備え、前記ゲート
側壁部は前記ゲートのソース・ドレイン側に広がる前記
溝の側面の一部を覆うように形成されたことを特徴とす
る請求項1に記載の半導体装置。 - 【請求項4】 前記ゲート側壁部は、前記ゲートのソー
ス・ドレイン側に広がる前記溝の側面の全てを覆うよう
に形成されたことを特徴とする請求項3に記載の半導体
装置。 - 【請求項5】 ゲートとソース・ドレイン・エクステン
ション領域との形成部を含む開口部を設けた第1の絶縁
膜からなるエッチングマスクを半導体基板上に形成し、 前記エッチングマスクの開口部に対応して前記半導体基
板に溝を形成し、 前記溝の内面に第2の絶縁膜からなるゲート絶縁膜を形
成し、 前記第2の絶縁膜上にゲート材料膜を形成し、 前記ゲート材料膜をパターン形成することにより、前記
溝のソース・ドレイン側の両辺の中央部に前記第2の絶
縁膜を介してゲートを形成し、 前記ゲートをマスクとして、前記溝の底面に不純物イオ
ンを注入することによりソース・ドレイン・エクステン
ション領域を形成し、 前記工程を経た半導体基板の表面を覆うように第3の絶
縁膜を形成し、 異方性エッチングを用いて前記第3の絶縁膜からなるゲ
ート側壁部を前記ゲートのソース・ドレイン側に広がる
前記溝の内面を覆うように形成し、 前記ゲート側壁部を備えたゲートをマスクとしてソース
・ドレイン領域に不純物イオンを注入することにより、
前記半導体基板の溝の側面に近接または隣接し、かつ、
前記溝の底面のソース・ドレイン・エクステンション領
域に接続され、かつ、その深さ方向の不純物濃度の最大
になる位置が、前記ソース・ドレイン・エクステンショ
ン領域の深さ方向の不純物濃度が最大になる位置と略一
致するようにソース・ドレイン領域を形成することを特
徴とするMIS型電界効果トランジスタを有する半導体
装置の製造方法。 - 【請求項6】 ゲートとソース・ドレイン・エクステン
ション領域との形成部を含む開口部を設けた第1の絶縁
膜からなるエッチングマスクを半導体基板上に形成し、 前記エッチングマスクの開口部に対応して、前記半導体
基板に溝を形成し、 前記溝の内面に第2の絶縁膜からなるゲート絶縁膜を形
成し、 前記工程を経た半導体基板の表面を覆うようにゲート材
料膜を形成し、 前記ゲート材料膜の上にさらに第3の絶縁膜を形成し、 前記第3の絶縁膜と前記ゲート材料膜の上面を後退させ
ることにより、前記マスク開口部のソース・ドレイン側
の両辺の中央部に前記ゲート材料膜に埋め込まれた前記
第3の絶縁膜からなるゲート形成用エッチングマスクを
形成し、 さらに前記ゲート材料膜に埋め込まれた前記第3の絶縁
膜をマスクとして、前記ゲート材料膜を異方性エッチン
グして前記溝のソース・ドレイン側の両辺の中央部に自
己整合的なゲートを形成し、前記ゲートをマスクとして、前記溝の底面に不純物イオ
ンを注入することによ りソース・ドレイン・エクステン
ション領域を形成し 、前記工程を経た半導体基板の表面を覆うように第4の絶
縁膜を形成し 、異方性エッチングを用いて前記第4の絶縁膜からなるゲ
ート側壁部を前記ゲートのソース・ドレイン側に広がる
前記溝の内面を覆うように形成し 、前記ゲート側壁部を備えたゲートをマスクとしてソース
・ドレイン領域に不純物イオンを注入することにより、
前記半導体基板の溝の側面に近接または隣接し、かつ、
前記溝の底面のソース・ドレイン・エクステンション領
域に接続され、かつ、その深さ方向の不純物濃度の最大
になる位置が、前記ソース・ドレイン・エクステンショ
ン領域の深さ方向の不純物濃度が最大になる位置と略一
致するようにソース・ドレイン領域を形成することを特
徴とするMIS型電界効果トランジスタを有する 半導体
装置の製造方法。 - 【請求項7】 前記MIS型電界効果トランジスタのゲ
ート長をL、前記第1の絶縁膜からなるエッチングマス
クの開口部の前記ゲート長方向の長さをLw、前記ゲー
ト材料膜の厚さをdとするとき、L≦Lw−2dの関係
が成り立つことを特徴とする請求項6に記載の半導体装
置の製造方法。 - 【請求項8】 ゲートとソース・ドレイン・エクステン
ション領域との形成部を含む開口部を設けた第1の絶縁
膜からなるエッチングマスクを半導体基板上に形成し、 前記エッチングマスクの開口部に対応して前記半導体基
板に溝を形成し、 前記溝の内面に第2の絶縁膜からなるゲート絶縁膜を形
成し、 前記工程を経た半導体基板の表面を覆うように第3の絶
縁膜を形成し、 異方性エッチングを用いて前記第3の絶縁膜からなる側
壁部を前記マスク開口部のソース・ドレイン側の側面に
それぞれ形成し、 前記工程を経た半導体基板の表面を覆うようにゲート材
料膜を形成し、 前記第1、第3の絶縁膜と前記ゲート材料膜の上面を後
退させることにより、前記マスク開口部のソース・ドレ
イン側の両辺の中央部で前記側壁部の間に埋め込まれた
前記ゲート材料膜からなる自己整合的なゲートを形成
し、 前記第1の絶縁膜、及び前記第3の絶縁膜からなる側壁
部を選択的に除去し、 前記ゲートをマスクとして、前記溝の底面に不純物イオ
ンを注入することによ りソース・ドレイン・エクステン
ション領域を形成し 、前記工程を経た半導体基板の表面を覆うように第4の絶
縁膜を形成し 、異方性エッチングを用いて前記第4の絶縁膜からなるゲ
ート側壁部を前記ゲートのソース・ドレイン側に広がる
前記溝の内面を覆うように形成し 、前記ゲート側壁部を備えたゲートをマスクとしてソース
・ドレイン領域に不純物イオンを注入することにより、
前記半導体基板の溝の側面に近接または隣接し、かつ、
前記溝の底面のソース・ドレイン・エクステンション領
域に接続され、かつ、その深さ方向の不純物濃度の最大
になる位置が、前記ソース・ドレイン・エクステンショ
ン領域の深さ方向の不純物濃度が最大になる位置と略一
致するようにソース・ドレイン領域を形成することを特
徴とするMIS型電界効果トランジスタを有する 半導体
装置の製造方法。 - 【請求項9】 前記溝は、前記ソース・ドレイン側の側
面が凹の曲面状をなすように等方性エッチングにより形
成されることを特徴とする請求項5、6、及び8のいず
れか1つに記載の半導体装置の製造方法。 - 【請求項10】 前記MIS型電界効果トランジスタ
は、そのしきい値電圧を制御するためのイオン注入が前
記溝の底面のみに行われることを特徴とする請求項5、
6、及び8のいずれか1つに記載の半導体装置の製造方
法。 - 【請求項11】 前記第1、第2及び第3の絶縁膜は、
それぞれTEOSを用いたLPCVD法によるSiO2
膜、シリコンの熱酸化によるSiO2膜及びCVD法に
よるSiN膜であることを特徴とする請求項5、6及び
8のいずれか1つに記載の半導体装置の製造方法。 - 【請求項12】 前記第1の絶縁膜は、半導体基板上に
バッファ層として設けられた熱酸化膜に積層して形成さ
れることを特徴とする請求項11に記載の半導体装置の
製造方法。 - 【請求項13】 半導体基板の表面を覆うように高融点
金属膜を形成し熱処理することにより、前記ソース・ド
レイン領域とポリシリコンからなるゲートの上面で露出
したシリコン表面に高融点金属シリサイド膜を形成した
後、前記ゲート側壁部に残留した前記高融点金属膜を除
去する工程をさらに備えたことを特徴とする請求項5、
6、及び8のいずれか1つに記載の半導体装置の製造方
法。 - 【請求項14】 前記ソース・ドレイン・エクステンシ
ョン領域の不純物濃度が最大になる位置と、前記ソース
・ドレイン領域の不純物濃度が最大になる位置とが略一
致する前記半導体基板表面からの前記所定の深さDは、
前記溝の深さをD1とし、前記ソース・ドレイン・エク
ステンション領域の不純物濃度が最大になる位置を、前
記溝の底面からの深さD2としたとき、D=D1+D2
で表されること特徴とする請求項1に記載の半導体装
置。
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