JP4851718B2 - 半導体装置 - Google Patents

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Description

本発明は、ＭＩＳトランジスタを備えた半導体装置に関する。
一般に、ゲート側壁を有するＭＩＳトランジスタにおいては、ソース・ドレイン層の浅接合化によるサリサイド接合リークマージンの低下が生じる。これを防止するために、ソース・ドレイン領域を選択エピタキシャル成長でシリコン基板より上に持ち上げたエレベーテッドソース・ドレイン構造が有効である。
しかしながら、ＭＩＳトランジスタは、ＳＴＩ(Shallow Trench Isolation)によって素子分離されているので、ＳＴＩとの境界でエレベーテッドソース・ドレインにファセットが生じる。このファセットによってソース・ドレイン領域が部分的に深くなり、ゲート長と、ソース・ドレイン領域の深さ（接合深さ）とのアスペクト比が、ファセット１５ａが生じた領域下では素子領域の他の領域に比べて小さくなる。このため、ＭＩＳトランジスタのショートチャネル効果が更に悪化するという問題点がある（例えば、非特許文献１参照）。
Jie. J. Sun et al., "Impact of Eρ Facets on Deep Submicron Elevated Source/Drain MOSFET Characteristics", IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL45.No.6, June 1998
本発明は、ＭＩＳトランジスタの特性が悪化するの防止することのできる半導体装置を提供する。
本発明の一態様による半導体装置は、半導体基板の、素子分離領域によって素子分離された素子領域を横断するように形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に形成されたソースドレイン領域と、前記ソース・ドレイン領域上に形成されたエレベーテッドソース・ドレインと、を有するＭＩＳトランジスタを備え、前記ゲート電極は、前記素子分離領域と前記素子領域との境界部分におけるゲート長が前記素子領域の中央部におけるゲート長よりも長くなるように構成されていることを特徴とする。
本発明によれば、ＭＩＳトランジスタの特性が悪化するのを防止することができる。
本発明の実施形態を以下に図面を参照して説明する。
本発明の一実施形態による半導体装置の構成を図１に示す。本実施形態による半導体装置は、エレベーテッドソース・ドレインを有するＭＩＳトランジスタを備えており、平面図を図１に示し、図１に示す切断線Ｂ−Ｂ’で切断したときの断面図を図２に示す。
本実施形態の半導体装置は、ＭＩＳトランジスタを有し、このＭＩＳトランジスタは半導体基板１の、ＳＴＩ３によって素子分離された素子領域に形成され、ゲート絶縁膜５と、ゲート絶縁膜５上に形成されたゲート電極７と、ゲート電極７の側部に形成された絶縁体からなるゲート側壁１２，１３と、ゲート電極７の両側の半導体基板１に設けられたエクステンション層１１と、ゲート電極７の両側の半導体基板１に設けられエクステンション層１１よりも接合深さが深くて不純物濃度が高いソース・ドレイン領域１７と、ソース・ドレイン領域１７領域上に設けられたエレベーテッドソース・ドレイン１５とを備えている。なお、ゲート電極７の上面は絶縁膜９で覆われている。ゲート側壁１２は例えば薄いＴＥＯＳからなり、ゲート側壁１３および絶縁膜９は例えばＳｉＮからなっている。
本実施形態に係るＭＩＳトランジスタは、選択エピタキシャル成長によって形成されるエレベーテッドソース・ドレイン１５を有しているため、エレベーテッドソース・ドレイン１５とＳＴＩ３との境界でエレベーテッドソース・ドレイン１５にファセット１５ａが生じる。このため、ファセット１５ａが生じた領域下のソース・ドレイン領域１７は接合深さが、素子領域中央部付近の接合深さに比べて深くなる。
しかし、本実施形態においては、図１に示すように、エレベーテッドソース・ドレイン１５とＳＴＩ３との境界近傍のゲート電極７のゲート長が素子領域中央部のゲート電極７のゲート長に比べて長くなるように構成されている。このため、ゲート長と、ソース・ドレイン領域の深さ（接合深さ）とのアスペクト比が、ファセット１５ａが生じる領域では、従来の場合に比べて大きくなり、ショート・チャネル効果が悪化するのを防止することができる。
次に、本実施形態の半導体装置の製造工程を図３乃至図１８を参照して説明する。 まず、図３に示すように、ＳＴＩ３によって素子分離された半導体基板１の素子領域上にゲート絶縁膜５を形成する。そして、このゲート絶縁膜５を覆うようにゲート電極膜７、ＳｉＮ膜９を順次堆積する。
続いて、図４、５、６に示すように、ＳｉＮ膜９上に、フォトレジストからなるレジストパターン１０を形成する。図４は平面図、図５は図４に示す切断線Ａ−Ａ’で切断したときの断面図、図６は図４に示す切断線Ｂ−Ｂ’で切断したときの断面図である。このレジストパターン１０は、素子領域２と、ＳＴＩ３との境界近傍では、素子領域の中央部に比べて幅が太くなるように形成される。すなわち、図６に示すレジストパターン１０の幅が図４に示すレジストパターン１０の幅よりも太い。
次に、レジストパターン１０をマスクとして、ＳｉＮ膜９、ゲート電極膜７、ゲート電極５をパターニングし、ゲート電極７を形成し、レジストパターン１０除去する（図７、８、９参照）。図７は平面図、図８は図７に示す切断線Ａ−Ａ’で切断したときの断面図、図９は図７に示す切断線Ｂ−Ｂ’で切断したときの断面図である。続いて、不純物をイオン注入し、接合深さが浅く不純物濃度が低いエクステンション層１１を形成する。このエクステンション層１１を形成するためのイオン注入条件は、エクステンション層１１がｎ型領域である場合には例えばＡｓイオンを加速電圧１ＫｅＶ、ドーズ量が８×１０１４ｃｍ−２とし、エクステンション層１１がｐ型領域である場合には例えばＢＦ２イオンを加速電圧１．５ＫｅＶ、ドーズ量が１．５×１０１５ｃｍ−２とする。なお、エクステンション層を形成する前に、オフセットスペーサを形成してもよい。エクステンション層１１に不純物を注入した後、エクステンション層１１に注入された不純物を活性化するためのアニールを行う。
次に、全面にＴＥＯＳ膜１２およびＳｉＮ膜１３を堆積し、異方性エッチング（例えばＲＩＥ）を行うことにより、図１０、１１、１２に示すようにゲート電極７の側部にＴＥＯＳ膜１２およびＳｉＮ膜１３からなるゲート側壁を形成する。図１０は平面図、図１１は図１０に示す切断線Ａ−Ａ’で切断したときの断面図、図１２は図１０に示す切断線Ｂ−Ｂ’で切断したときの断面図である。
次に、図１３、１４、１５に示すように、選択エピタキシャル成長により、半導体基板１上にエピタキシャルシリコンを形成する。図１３は平面図、図１４は図１３に示す切断線Ａ−Ａ’で切断したときの断面図、図１５は図１３に示す切断線Ｂ−Ｂ’で切断したときの断面図である。選択エピタキシャル成長ではゲート電極７上のＳｉＮ膜９、ゲート側壁のＳｉＮ膜１３と選択性を保ちつつ、シリコンをエピタキシャル成長させる。このとき、ＳＴＩ３は酸化膜からなっているためＳＴＩ３の端に沿ってエピタキシャルシリコン１５にはファセット１５ａが発生した状態になる（図１４参照）。
その後、イオン注入および活性化アニールを行い、ソース・ドレイン領域１７を形成する（図１６、１７、１８参照）。ソース・ドレイン領域１７を形成するためのイオン注入条件は、ソース・ドレイン領域１７がｎ型領域である場合には例えばＰイオンを加速電圧５ＫｅＶ、ドーズ量が１×１０１５ｃｍ−２とし、ソース・ドレイン領域１７がｐ型領域である場合には例えばＢイオンを加速電圧２ＫｅＶ、ドーズ量が４×１０１５ｃｍ−２とする。このとき、エピタキシャルシリコン１５はエレーベテッドソース・ドレインとなる。図１６は平面図、図１７は図１６に示す切断線Ａ−Ａ’で切断したときの断面図、図１８は図１６に示す切断線Ｂ−Ｂ’で切断したときの断面図である。
なお、図１７、図１８に示すように、ファセット１５ａが形成されていない部分の接合深さをＤ１、エレベーテッドソース・ドレイン１１によるシリコン基板１の表面の持ち上がり量をＥ１とすると、ファセット１５ａが形成された箇所の接合深さは、Ｄ１＋Ｅ１となる。持ち上がり量Ｅ１はサリサイドの接合リークを抑制するのに十分な値に設定する必要があり、おおよそ２０ｎｍ〜３０ｎｍの値となる。ファセット１５ａが形成された部分ではソース・ドレイン１７の接合深さが素子領域の中央付近でのソース・ドレイン１７の接合深さに比べて深くなるため、ショートチャネル効果が更に劣化する。
ショートチャネル効果の劣化を抑制するためには、ゲート長と、ソース・ドレイン領域の接合深さのアスペクト比をファセットが形成された箇所と形成されていない箇所で略同じ値となるようにすれば良い。すなわち、素子分離領域３と素子領域との境界部分におけるゲート長が素子領域の中央部分のゲート長よりも略（Ｄ１＋Ｅ１）／Ｄ１倍の長さであれば良いことになる。
具体例としては、エレベーテッドソース・ドレインによるシリコン基板１の表面の持ち上がり量Ｅ１を２０ｎｍ〜３０ｎｍ、ファセット１５ａが形成されていない部分の接合深さＤ１を８０ｎｍとすると、素子分離領域と素子領域との境界部分におけるゲート長は、素子領域の中央部分のゲート長の[（Ｄ１＋Ｅ１）／Ｄ１]倍となり、すなわち（８０＋２０）／８０＝１．２５倍から（８０＋３０）／８０＝１．３７５倍の長さとなる。なお、ファセット１５ａが形成されていない部分の接合深さを６０ｎｍとすると、（６０＋２０）／６０＝１．３３倍〜（６０＋３０）／６０＝１．５倍となる。
すなわち、１．２５倍〜１．５倍であることが好ましく、１．２５倍〜１．３７５倍であることが更に好ましい。
また、ゲート寸法Lは、ゲート絶縁膜厚をTox、空乏層幅をWdm、内蔵電位をΨbi、電源電圧をVdsとすると、一般的に以下の式（１）で表される。この（１）式用いれば、ゲート寸法Lをどれだけ太くすれば良いかが見積もることが可能となる。
Figure 0004851718
また、ファセット１５ａの寸法をX、ゲート電極のリソグラフィー合わせ余裕をdとすると、ＳＴＩ３の端部のファセット１５ａ上を太いゲート電極７で覆うために必要な最小寸法はX + dとなり、ソース・ドレイン領域におけるゲート電極７の幅をW1、ゲート電極７の細い部分の長さをW2とすると、これらの関係は以下の式（２）で表される（図１９参照）。
W2≦W1−２（X + d） （２）
以上説明したように、本実施形態によれば、ＳＴＩ端部で発生するファセットによるショートチャネル効果の悪化を防止することが可能となり、ＭＩＳトランジスタの特性が悪化するのを防止することができる。
なお、上記実施形態においては、半導体基板１はバルクシリコン基板であったが、ＳＯＩ基板であってもよい。ＳＯＩ基板においては、エレベーテッド層の形成は、絶縁膜上のシリコン層がサリサイド形成時に全てサリサイドになるのを防止する上で重要である。
本発明の一実施形態による半導体装置の構成を示す平面図。 図１に示す切断線Ｂ−Ｂ’で切断したときの断面図。 本発明の一実施形態による半導体装置の製造工程を示す断面図。 本発明の一実施形態による半導体装置の製造工程を示す平面図。 図４に示す切断線Ａ−Ａ’で切断した断面図。 図４に示す切断線Ｂ−Ｂ’で切断した断面図。 本発明の一実施形態による半導体装置の製造工程を示す平面図。 図７に示す切断線Ａ−Ａ’で切断した断面図。 図７に示す切断線Ｂ−Ｂ’で切断した断面図。 本発明の一実施形態による半導体装置の製造工程を示す平面図。 図１０に示す切断線Ａ−Ａ’で切断した断面図。 図１０に示す切断線Ｂ−Ｂ’で切断した断面図。 本発明の一実施形態による半導体装置の製造工程を示す平面図。 図１３に示す切断線Ａ−Ａ’で切断した断面図。 図１３に示す切断線Ｂ−Ｂ’で切断した断面図。 本発明の一実施形態による半導体装置の製造工程を示す平面図。 図１６に示す切断線Ａ−Ａ’で切断した断面図。 図１６に示す切断線Ｂ−Ｂ’で切断した断面図。 本発明の一実施形態による半導体装置のゲート電極の合わせズレの評価を説明する図。
符号の説明
１ 半導体基板
３ ＳＴＩ
５ ゲート絶縁膜
７ ゲート電極
９ 絶縁膜
１１ エクステンション層
１２ ＴＥＯＳ膜
１３ ゲート側壁
１５ エレベーテッドソース・ドレイン
１７ ソース・ドレイン領域

Claims (4)

  1. 半導体基板の、素子分離領域によって素子分離された素子領域を横断するように形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に形成されたソース・ドレイン領域と、前記ソース・ドレイン領域上に形成されたエレベーテッドソース・ドレインと、を有するＭＩＳトランジスタを備え、
    前記エレベーテッドソース・ドレインは前記素子分離領域と前記素子領域との境界部分にファセットを有し、
    前記ゲート電極は、前記素子分離領域と前記素子領域との境界部分におけるゲート長が前記素子領域の中央部におけるゲート長よりも長くなるように構成され、
    前記ゲート長が長くなるように構成された前記ゲート電極の部分は、前記ファセット上にあることを特徴とする半導体装置。
  2. 前記ゲート電極と前記エレベーテッドソース・ドレインとは、前記ゲート電極の側部に形成された絶縁体からなるゲート側壁によって電気的に絶縁されていることを特徴とする請求項１記載の半導体装置。
  3. 前記エレベーテッドソース・ドレインは、エピタキシャル成長膜であることを特徴とする請求項１または２記載の半導体装置。
  4. 前記素子分離領域と前記素子領域との境界部分におけるゲート長は、前記素子領域の中央部分のゲート長の１．２５倍から１．５倍の長さであることを特徴とする請求項１乃至３のいずかに記載の半導体装置。
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