JP4223026B2 - 半導体装置 - Google Patents
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Description
(実施の形態1)
まず、図1〜図7を用いて、この発明の実施の形態1について説明する。図1は、この発明の実施の形態1における半導体装置を示す断面図である。図2は、図1に示される半導体装置の平面図であり、I−I線に沿う断面が図1に示される断面図に対応する。
次に、図8〜図11を用いて、この発明の実施の形態2について説明する。図8は、この発明の実施の形態2における半導体装置を示す断面図である。
次に、図14〜図19を用いて、この発明の実施の形態3について説明する。図14は、この発明の実施の形態3における半導体装置を示す断面図である。
次に、図20〜図26を用いて、この発明の実施の形態4とその変形例とについて説明する。図20は、この発明の実施の形態4における半導体装置を示す断面図である。
次に、図27〜図31を用いて、この発明の実施の形態5について説明する。図27は、この発明の実施の形態5における半導体装置を示す断面図である。
次に、図32〜図40を用いて、この発明の実施の形態6とその変形例とについて説明する。図32は、この発明の実施の形態6における半導体装置を示す断面図である。
次に、図41〜図46を用いて、この発明の実施の形態7とその変形例とについて説明する。図41は、この発明の実施の形態7における半導体装置を示す断面図である。
Claims (2)
- SOI(Semiconductor On Insulator)構造を有する半導体装置であって、
主表面を有する半導体基板と、
前記半導体基板の主表面上に埋込絶縁層を介在して形成され、ソース/ドレイン領域が形成されるメサ状の半導体層と、
前記半導体層上に形成されたゲート絶縁層と、
前記半導体層の周縁部上に形成され、前記周縁部上で前記ゲート絶縁層から上方に傾斜する上面と、前記埋込絶縁層上で前記上方に傾斜する上面と連なる平坦な上面とを有する分離絶縁層と、
前記半導体層上から前記分離絶縁層上に延在するゲート電極と、
前記半導体層の周縁部近傍に形成されたチャネルストッパ領域とを備え、
前記分離絶縁層は、前記チャネルストッパ領域上と前記半導体層の周縁部上とに形成され、前記チャネルストッパ領域上に前記ゲート絶縁層から上方に傾斜する上面を有する、半導体装置。 - SOI(Semiconductor On Insulator)構造を有する半導体装置であって、
主表面を有する半導体基板と、
前記半導体基板の主表面上に埋込絶縁層を介在して形成され、ソース/ドレイン領域が形成されるメサ状の半導体層と、
前記半導体層上に形成されたゲート絶縁層と、
前記半導体層の周縁部上に形成され、前記周縁部上で前記ゲート絶縁層から上方に傾斜する上面と、前記埋込絶縁層上で前記上方に傾斜する上面と連なる平坦な上面とを有する分離絶縁層と、
前記半導体層上から前記分離絶縁層上に延在するゲート電極と、
前記半導体層の周縁部近傍に形成されたチャネルストッパ領域とを備え、
前記分離絶縁層は、前記チャネルストッパ領域上から前記半導体層の周縁部に近接する前記埋込絶縁層上に延在し、
前記半導体層上には前記ゲート絶縁層を介在して第1の導電層が形成され、
前記第1の導電層上には前記分離絶縁層上に延在するように第2の導電層が形成され、
前記第1と第2の導電層により前記ゲート電極が形成され、
前記平坦な上面は、前記第1の導電層の上面よりも前記半導体層の上面から高い位置にある、半導体装置。
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