JP2009302450A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】ドリフト領域のオン抵抗をより低減できると共に基板表面へのダメージを回避できる半導体装置およびその製造方法を提供する。
【解決手段】この半導体装置の製造方法によれば、第２の絶縁膜としてのシリコン酸化膜５上に犠牲膜６を形成しこの犠牲膜６でトレンチ４を埋め込み、図１Ｇに示すように、トレンチ４に埋め込んだ犠牲膜６と、犠牲膜６およびシリコン酸化膜５上に形成したレジストパターン７とをマスクとして、シリコン酸化膜５のうちで少なくともＰ型ウエル領域３の側面３Ａに接している部分を除去する。犠牲膜６を用いることにより、トレンチ４内に膜厚の異なる第１,第２の絶縁膜(シリコン酸化膜８,５)を形成するに際してトレンチ４内にレジストパターンを形成する必要を無くすることができる。また、犠牲膜６を形成することによりウエハ表面とトレンチ４内とでシリコン酸化膜５の膜厚が異ならないようにできる。
【選択図】図１Ｇ
【解決手段】この半導体装置の製造方法によれば、第２の絶縁膜としてのシリコン酸化膜５上に犠牲膜６を形成しこの犠牲膜６でトレンチ４を埋め込み、図１Ｇに示すように、トレンチ４に埋め込んだ犠牲膜６と、犠牲膜６およびシリコン酸化膜５上に形成したレジストパターン７とをマスクとして、シリコン酸化膜５のうちで少なくともＰ型ウエル領域３の側面３Ａに接している部分を除去する。犠牲膜６を用いることにより、トレンチ４内に膜厚の異なる第１,第２の絶縁膜(シリコン酸化膜８,５)を形成するに際してトレンチ４内にレジストパターンを形成する必要を無くすることができる。また、犠牲膜６を形成することによりウエハ表面とトレンチ４内とでシリコン酸化膜５の膜厚が異ならないようにできる。
【選択図】図１Ｇ
Description
この発明は、半導体装置およびその製造方法に関する。
従来、高耐圧用トランジスタとして、ＤＭＯＳ(Ｄouble Ｄiffused ＭＯＳ)やＬＤＭＯＳ(Ｌateral Ｄouble Ｄiffused ＭＯＳ)が一般的に用いられている。この内、ＤＭＯＳは半導体基板をドレインとするため、ＭＯＳトランジスタ等との混載を考慮すると、ドレイン端子が基板表面にでるＬＤＭＯＳの方が集積回路には適している。この集積回路の集積度を上げるための手法の１つとして、トレンチゲートの技術があげられる。
一般のＬＤＭＯＳのチャネル領域は基板表面に形成されるのに対し、トレンチゲート型ＬＤＭＯＳではトレンチの深さ方向にチャネル領域が形成される。このトレンチゲート型ＬＤＭＯＳにおいて、ゲート電極とチャネル領域間のゲート酸化膜の膜厚と、上記ゲート電極とドリフト領域表面間の酸化膜の膜厚は一般的に同じである。したがって、オン時にドリフト領域表面は空乏層が広がり、このドリフト領域のオン抵抗を上げることになってしまう課題がある。
この課題に対する対策として、例えば、特許文献１(特開平６−９７４５０号公報)では、ゲート電極とチャネル領域間のゲート酸化膜の膜厚に比べて、上記ゲート電極とドリフト領域表面との間の酸化膜の膜厚を厚くする構造およびその製造方法が提示されている。
すなわち、図３に示すように、Ｐ型半導体基板１１２の表面にＮ型分離領域１１７を形成し、上記Ｎ型分離領域１１７内にドリフト領域１１４とＰ型ウエル領域１１８を形成する。次に、エッチングにてトレンチを形成後、ウエハ表面に酸化にて酸化膜を形成する。さらに、上記酸化膜上にＳｉ３Ｎ４層を形成し、このトレンチ内の上記Ｓｉ３Ｎ４層の一部を覆うようにレジストパターンを形成する。次に、上記レジストパターンで覆われていない上記Ｓｉ３Ｎ４層および上記酸化膜を除去した後に酸化を行い、上記Ｓｉ３Ｎ４層および上記酸化膜を除去した領域にＳｉＯ２層１２４ｂを形成する。次に、上記Ｓｉ３Ｎ４層および上記酸化膜を除去した後、酸化にてＳｉＯ２層１２４ａを形成する。次に、Ｎ＋型の不純物を添加したポリシリコン１２６を形成する。次に、上記ポリシリコン１２６をドリフト領域１１４とＰ型ウエル領域１１８の表面が露出するまでエッチングした後、ウエハ表面にＳｉＯ２層１２４ｃを形成する。次に、Ｎ＋型イオン注入にてドレイン領域１１６およびソース領域１２０を形成する。なお、図３において、符号１１５はチャネルを示す。
ところで、上記製造方法では、上記トレンチ内に酸化膜とＳｉ３Ｎ４層を形成する工程において、Ｓｉ３Ｎ４層の形成が完了した時点で上記トレンチ内が埋まってしまう場合、ウエハ表面とトレンチ内とでＳｉ３Ｎ４層の膜厚が異なることとなる。このため、次にレジストパターンを形成した後に、上記トレンチ内のＳｉ３Ｎ４層をエッチングする際に、上記トレンチ内のＳｉ３Ｎ４層をエッチングで除去すると、ウエハ表面側では除去すべき酸化膜下のシリコン基板表面もエッチングしてしまうことになる。このために、表面が荒れるだけでなく、シリコン基板へのプラズマダメージも加わることとなる。
また、上記製造方法では、トレンチ内にレジストパターンを形成することから、厚い絶縁層としての厚いＳｉＯ２層１２４ｂをチャネル１１５の近傍まで延在させることが難しく、オン抵抗の抑制にも限度があった。
特開平６−０９７４５０号公報
そこで、この発明の課題は、ドリフト領域のオン抵抗をより低減できると共に基板表面へのダメージを回避できる半導体装置およびその製造方法を提供することにある。
上記課題を解決するため、この発明の半導体装置は、第１導電型の半導体基板と、
上記半導体基板上に形成された第２導電型のドリフト領域と、
上記ドリフト領域の一部分上に直接に接している第１導電型のウエル領域とを備え、
上記ドリフト領域の一部分の側面を含む上記ドリフト領域の溝面と上記ウエル領域の側面とを内壁面とするトレンチと、
上記ウエル領域の側面を直接に覆う第１の絶縁膜と、
上記第１の絶縁膜よりも膜厚が厚く、上記ドリフト領域の溝面を直接に覆うと共に上記ウエル領域の側面を覆わない第２の絶縁膜と、
上記トレンチ内に形成されたゲート電極と、
上記ウエル領域に形成されたソース領域と、
上記ドリフト領域に形成されたドレイン領域とを備えることを特徴としている。
上記半導体基板上に形成された第２導電型のドリフト領域と、
上記ドリフト領域の一部分上に直接に接している第１導電型のウエル領域とを備え、
上記ドリフト領域の一部分の側面を含む上記ドリフト領域の溝面と上記ウエル領域の側面とを内壁面とするトレンチと、
上記ウエル領域の側面を直接に覆う第１の絶縁膜と、
上記第１の絶縁膜よりも膜厚が厚く、上記ドリフト領域の溝面を直接に覆うと共に上記ウエル領域の側面を覆わない第２の絶縁膜と、
上記トレンチ内に形成されたゲート電極と、
上記ウエル領域に形成されたソース領域と、
上記ドリフト領域に形成されたドレイン領域とを備えることを特徴としている。
この発明の半導体装置によれば、ゲート電極が形成されるトレンチ内において、ゲート絶縁膜となる第１の絶縁膜で上記ウエル領域の側面を直接に覆い、上記第１の絶縁膜よりも膜厚が厚い第２の絶縁膜で上記ドリフト領域の溝面を直接に覆っている。この構成によれば、上記ドリフト領域の溝面を覆う膜厚の厚い第２の絶縁膜をチャネル領域近傍まで到達させることができ、オン時におけるドリフト領域の空乏層の延びを抑えて、従来に比べてドリフト領域のオン抵抗を低減できる。
また、一実施形態の半導体装置では、上記第２絶縁膜の膜厚が、２００ｎｍから４００ｎｍである。
この実施形態によれば、上記第２絶縁膜の膜厚を２００ｎｍ以上にしてオン時におけるドリフト領域の空乏層の延びを抑制すると共に上記第２絶縁膜の膜厚を４００ｎｍ以下にしてチップサイズを抑制できる。
また、一実施形態の半導体装置では、上記第１絶縁膜の膜厚が、１０ｎｍから４０ｎｍである。
この実施形態によれば、電源電圧が３０Ｖ程度の場合に好適である。上記第２絶縁膜の膜厚が下限値を下回るとゲート酸化膜としての耐圧が不足し、上記第２絶縁膜の膜厚が上限値を上回るとスイッチング速度が遅くなる。
また、一実施形態の半導体装置では、上記第１絶縁膜の膜厚が、３０ｎｍから４００ｎｍである。
この実施形態によれば、電源電圧が１００Ｖ程度の場合に好適である。上記第２絶縁膜の膜厚が下限値を下回るとゲート酸化膜としての耐圧が不足し、上記第２絶縁膜の膜厚が上限値を上回るとスイッチング速度が遅くなる。
また、一実施形態の半導体装置では、上記第１絶縁膜の膜厚が、２００ｎｍから４００ｎｍである。
この実施形態によれば、電源電圧が１００Ｖ以上の場合に好適である。上記第２絶縁膜の膜厚が下限値を下回るとゲート酸化膜としての耐圧が不足し、上記第２絶縁膜の膜厚が上限値を上回るとスイッチング速度が遅くなる。
また、一実施形態の半導体装置の製造方法では、第１導電型の半導体基板に第２導電型のドリフト領域を形成し、
上記ドリフト領域の一部分の上に直接に接している第１導電型のウエル領域を上記半導体基板に形成し、
上記ドリフト領域の一部分の側面を含む上記ドリフト領域の溝面と上記ウエル領域の側面とを内壁面とするトレンチを形成し、
上記トレンチの内壁面と上記半導体基板の表面に第２の絶縁膜を形成し、
上記第２の絶縁膜上に犠牲膜を形成しこの犠牲膜で上記トレンチを埋め込み、
上記犠牲膜のうちの上記トレンチの外に存在する部分を除去し、
上記犠牲膜および第２の絶縁膜上に形成したレジストパターンをマスクにして、上記第２の絶縁膜のうちの少なくとも上記ウエル領域の側面に接している部分を除去し、
上記犠牲膜を除去し、
上記ウエル領域の側面および上記第２の絶縁膜を覆うと共に上記第２の絶縁膜よりも膜厚が薄い第１の絶縁膜を形成し、
上記トレンチ内の上記第１の絶縁膜上にゲート電極を形成し、
上記ウエル領域にソース領域を形成し、
上記ドリフト領域にドレイン領域を形成する。
上記ドリフト領域の一部分の上に直接に接している第１導電型のウエル領域を上記半導体基板に形成し、
上記ドリフト領域の一部分の側面を含む上記ドリフト領域の溝面と上記ウエル領域の側面とを内壁面とするトレンチを形成し、
上記トレンチの内壁面と上記半導体基板の表面に第２の絶縁膜を形成し、
上記第２の絶縁膜上に犠牲膜を形成しこの犠牲膜で上記トレンチを埋め込み、
上記犠牲膜のうちの上記トレンチの外に存在する部分を除去し、
上記犠牲膜および第２の絶縁膜上に形成したレジストパターンをマスクにして、上記第２の絶縁膜のうちの少なくとも上記ウエル領域の側面に接している部分を除去し、
上記犠牲膜を除去し、
上記ウエル領域の側面および上記第２の絶縁膜を覆うと共に上記第２の絶縁膜よりも膜厚が薄い第１の絶縁膜を形成し、
上記トレンチ内の上記第１の絶縁膜上にゲート電極を形成し、
上記ウエル領域にソース領域を形成し、
上記ドリフト領域にドレイン領域を形成する。
この実施形態の半導体装置の製造方法によれば、上記第２の絶縁膜上に犠牲膜を形成しこの犠牲膜で上記トレンチを埋め込み、上記トレンチに埋め込んだ犠牲膜と、上記犠牲膜および第２の絶縁膜上に形成したレジストパターンとをマスクとして、上記第２の絶縁膜のうちで少なくとも上記ウエル領域の側面に接している部分を除去する。この犠牲膜により、上記トレンチ内に膜厚の異なる第１,第２の絶縁膜を形成するに際して、トレンチ内にレジストパターンを形成する必要を無くすることができるので、従来に比べてトレンチ幅を狭くすることが可能となって、チップ縮小が可能となる。また、トレンチ内に犠牲膜を形成するので、第２絶縁膜の形成時にトレンチを第２絶縁膜で埋まらないようにしてウエハ表面とトレンチ内とで第２絶縁膜の膜厚が異ならないようにすることができ、上記第２絶縁膜のエッチング時にウエハ表面にダメージが加わるのを回避できる。
また、一実施形態の半導体装置の製造方法では、上記第１絶縁膜は、酸化シリコンからなる。
この実施形態によれば、シリコン半導体を熱酸化することで第１絶縁膜を形成できる。
また、一実施形態の半導体装置の製造方法では、上記第２絶縁膜は、酸化シリコンからなる。
この実施形態によれば、シリコン半導体を熱酸化することで第２絶縁膜を形成できる。
また、一実施形態の半導体装置の製造方法では、上記犠牲膜は、窒化シリコンからなる。
この実施形態によれば、窒化シリコンからなる犠牲膜を、シリコン酸化膜とのエッチング速度の違いを利用して、酸化シリコンからなる第２絶縁膜を部分的にエッチング除去する際のマスクとすることができる。
また、一実施形態の半導体装置の製造方法では、上記犠牲膜は、ポリシリコンからなる。
この実施形態によれば、犠牲膜をポリシリコンにすることで、犠牲膜のCMP研磨をゲート電極のＮ＋ポリシリコンのＣＭＰ研磨と同様に処理することができる。すなわち、犠牲膜を窒化シリコンとした場合は、ゲート電極のＮ＋ポリシリコンのＣＭＰ研磨とは別の研磨材、研磨装置が必要となり、犠牲膜をポリシリコンにすることで、余分な研磨材、研磨装置が不要となる。
また、一実施形態の半導体装置の製造方法では、上記第２絶縁膜の膜厚が、２００ｎｍから４００ｎｍである。
また、一実施形態の半導体装置の製造方法では、上記第１絶縁膜の膜厚が、１０ｎｍから４０ｎｍである。
また、一実施形態の半導体装置の製造方法では、上記第１絶縁膜の膜厚が、３０ｎｍから４００ｎｍである。
この発明の半導体装置によれば、ゲート電極が形成されるトレンチ内において、ゲート絶縁膜となる第１の絶縁膜で上記ウエル領域の一部分の側面を直接に覆い、上記第１の絶縁膜よりも膜厚が厚い第２の絶縁膜で上記ドリフト領域の溝面を直接に覆っている。この構成によれば、上記ドリフト領域を覆う膜厚の厚い第２の絶縁膜をチャネル領域近傍まで到達させることができ、オン時におけるドリフト領域の空乏層の延びを抑えて、従来に比べてドリフト領域のオン抵抗を低減できる。
以下、この発明を図示の実施の形態により詳細に説明する。
図１Ａ〜図１Ｏを参照して、この発明の実施形態としての半導体装置の製造方法を説明する。
この実施形態では、まず、図１Ａに示すように、Ｐ型の半導体基板１の中に例えばＰ(リン)のイオン注入にてＮ型のドリフト領域２を形成する。ここで、上記Ｎ型ドリフト領域２の深さは５〜７μｍが好ましい。次に、上記ドリフト領域２の一部分２Ａの上に一部分３Ｂが直接に接するように、例えば、Ｂ(ホウ素)のイオン注入にてＰ型ウエル領域３を形成する。ここで、上記ドリフト領域２と上記Ｐ型ウエル領域３との界面Ｓが、上記半導体基板１の表面１Ａに対して垂直方向に延在する垂直方向界面Ｓ１と上記表面１Ａに対して平行方向に延在する平行方向界面Ｓ２とを有するようにする。なお、上記Ｐ型ウエル領域３の深さは１μｍから２μｍの範囲が好ましい。
次に、図１Ｂに示すように、半導体基板１内の上記ドリフト領域２と上記Ｐ型ウエル領域３との界面Ｓの内の上記垂直方向界面Ｓ１の全部および上記平行方向界面Ｓ２の一部を削除するように、トレンチ(溝)４を形成する。ここで、上記トレンチ４は、上記Ｐ型ウエル領域３よりも深く、かつ、上記ドリフト領域２よりも浅く形成されている。つまり、このトレンチ４は、上記Ｐ型ウエル領域３の側面３Ａからドリフト領域２の一部分２Ａにまで達している。また、このトレンチ４は、内壁面が上記Ｐ型ウエル領域３の側面３Ａと上記ドリフト領域２の溝面２Ｓとで構成されている。なお、一例として、上記トレンチ４の深さは２μｍから３μｍの範囲が好ましい。
次に、図１Ｃに示すように、上記半導体基板１の表面と上記ドリフト領域２の表面、および上記Ｐ型ウエル領域３の表面を覆うように、熱酸化により第２の絶縁膜としてのシリコン酸化膜５を形成する。なお、このシリコン酸化膜５の膜厚は２００ｎｍから４００ｎｍの範囲が好ましい。
次に、図１Ｄに示すように、上記シリコン酸化膜５の表面を覆うように犠牲膜６として、例えば、窒化シリコン膜を、例えばＣＶＤ(化学気相成長)法にて形成する。このとき、上記犠牲膜６の膜厚は、上記トレンチ４の幅や深さを考慮し、上記トレンチ４内を充填する膜厚とし、例えば、３０００ｎｍから６０００ｎｍの範囲が好ましい。この犠牲膜６でトレンチ４が埋め込まれる。なお、ここでは、上記シリコン酸化膜５の表面を覆う上記犠牲膜６として、窒化シリコン膜を記載したが、上記犠牲膜６として上記窒化シリコン膜の替わりにポリシリコン膜を形成しても構わない。
次に、図１Ｅに示すように、上記シリコン酸化膜５の表面が露出するまで、上記犠牲膜６をＣＭＰ(化学的機械的研磨)にて研磨する。なお、上記ＣＭＰの替わりに、上記シリコン酸化膜５の表面が露出するまで、上記犠牲膜６をドライエッチングしても構わない。
次に、図１Ｆに示すように、上記ドリフト領域２と上記犠牲膜６に挟まれた上記シリコン酸化膜５を覆うように、上記シリコン酸化膜５の表面の一部から上記犠牲膜６の表面の一部に亘ってレジストパターン７を形成する。
次に、図１Ｇに示すように、上記シリコン酸化膜５のうちの上記レジストパターン７にて覆われていない部分をウエットエッチングにて除去する。このウエットエッチングで使用する薬液としては、希フッ酸あるいはバッファードフッ酸が挙げられるが、エッチングレートの遅いバッファードフッ酸を用いることが好ましい。
なお、上記ウエットエッチングによって、上記ドリフト領域２および上記Ｐ型ウエル領域３と上記犠牲膜６に挟まれた上記シリコン酸化膜５を除去するが、少なくとも、上記Ｐ型ウエル領域３の上面と側面３Ａに形成された上記シリコン酸化膜５は全て除去する。また、ここでは、上記シリコン酸化膜５の除去をウエットエッチングで行っているが、ドライエッチングにて行ってもかまわない。ただし、ドライエッチングでは、上記半導体基板１の表面、上記ドリフト領域２の表面、および上記Ｐ型ウエル領域３の表面にプラズマダメージが加わることを考慮すると、上記シリコン酸化膜５の除去はウエットエッチングが好ましい。
次に、図１Ｈに示すように、上記レジストパターン７を除去した後に、上記犠牲膜６を除去する。この犠牲膜６を除去は、前述の如く、上記半導体基板１の表面、上記ドリフト領域２の表面、および上記Ｐ型ウエル領域３の表面へのプラズマダメージを考慮すると、ドライエッチングよりもウエットエッチングが好ましい。このウエットエッチングの薬液としては、例えばリン酸が挙げられる。
次に、図１Ｉに示すように、酸化にて、上記半導体基板１の表面、上記ドリフト領域２の表面、および上記Ｐ型ウエル領域３の表面に熱酸化にてシリコン酸化膜８を形成する。
なお、上記シリコン酸化膜８の膜厚は用途に応じて異なるが、例えば、電源電圧が３０Ｖ近辺の場合は１０ｎｍから４０ｎｍ、電源電圧が１００Ｖ近辺の場合は３０ｎｍから４００ｎｍ、電源電圧が１００Ｖ以上の場合は２００ｎｍから４００ｎｍの範囲が好ましい。上記Ｐ型ウエル領域３の表面に形成されたシリコン酸化膜８はゲート酸化膜の役割を果たすことになる。また、この時点で、上記トレンチ４の内壁には、膜厚の異なるシリコン酸化膜が形成される。
上記シリコン酸化膜８の膜厚が上記下限値を下回るとゲート酸化膜としての耐圧が不足し、上記シリコン酸化膜８の膜厚が上記上限値を上回るとスイッチング速度が遅くなる。
次に、図１Ｊに示すように、上記シリコン酸化膜８の表面にＮ＋型の不純物を添加したＮ＋ポリシリコン膜９を例えばＣＶＤ(化学気相成長)法にて形成する。このとき、上記Ｎ＋ポリシリコン膜９の膜厚は、上記トレンチ４の幅や深さを考慮し、上記トレンチ４内を充填する膜厚とし、４００ｎｍから８００ｎｍの範囲が好ましい。
次に、図１Ｋに示すように、上記Ｐ型ウエル領域３上に形成された上記Ｎ＋シリコン酸化膜８の表面が露出するまで、上記Ｎ＋ポリシリコン膜９をＣＭＰにて研磨する。なお、上記ＣＭＰの替わりに、上記シリコン酸化膜８の表面が露出するまで、上記Ｎ＋ポリシリコン膜９をドライエッチングしても構わない。
次に、図１Ｌに示すように、上記シリコン酸化膜５の表面、上記シリコン酸化膜８の表面、および上記Ｎ＋ポリシリコン膜９の表面に、酸化シリコン膜１０を例えばＣＶＤ法にて形成する。ここで、上記酸化シリコン膜１０膜厚は、例えば、５０ｎｍ程度が好ましい。
次に、図１Ｍに示すように、例えば、Ｐ(リン)あるいはＡｓ(砒素)のイオン注入にて、上記Ｐ型ウエル領域３の表面にソース領域１１を形成し、ドリフト領域２の表面にドレイン領域１２を形成する。
次に、図１Ｎに示すように、例えばＢＦ２(２フッ化硼素)のイオン注入にて、上記Ｐ型ウエル領域３の表面において上記ソース領域１１以外の領域に上記Ｐ型ウエル領域３の電位を固定するためのＰ型領域１３を形成する。
次に、図１Ｏに示すように、層間絶縁膜１４を形成し、上記Ｎ＋ポリシリコン膜９、上記ソース領域１１、ドレイン領域１２、およびＰ型領域１３を接続するコンタクトプラグ１５とメタル配線１６を形成する。上記Ｎ＋ポリシリコン膜９がゲート電極をなす。なお、多層配線を行う場合は、本工程後、層間絶縁膜形成、コンタクトプラグ形成、メタル配線形成を前述のように繰り返せばよい。また、ウエハ表面の平坦性を確保するために上記層間絶縁膜１４を形成後、ＣＭＰにて平坦化を行っても構わない。
この実施形態の半導体装置の製造方法によれば、第２の絶縁膜としてのシリコン酸化膜５上に犠牲膜６を形成しこの犠牲膜６でトレンチ４を埋め込み、図１Ｇに示すように、上記トレンチ４に埋め込んだ犠牲膜６と、上記犠牲膜６およびシリコン酸化膜５上に形成したレジストパターン７とをマスクとして、シリコン酸化膜５のうちで少なくともＰ型ウエル領域３の側面３Ａに接している部分を除去する。この犠牲膜６を用いることにより、トレンチ４内に膜厚の異なる第１,第２の絶縁膜(シリコン酸化膜８,５)を形成するに際して、トレンチ４内にレジストパターンを形成する必要を無くすることができるので、トレンチ４幅を狭くすることが可能となって、チップ縮小が可能となる。また、上記トレンチ４内に犠牲膜６を形成するので、ウエハ表面とトレンチ４内とで第２絶縁膜としてのシリコン酸化膜５の膜厚が異ならないようにすることができ、上記シリコン酸化膜５のエッチング時にウエハ表面にダメージが加わるのを回避できる。
また、上記実施形態の製造方法によって作製されたトレンチゲート型ＬＤＭＯＳトランジスタは、本発明の半導体装置の一実施形態となる。すなわち、このトレンチゲート型ＬＤＭＯＳトランジスタは、図２に示すように、Ｐ型の半導体基板１と、上記半導体基板１上に形成されたＮ型のドリフト領域２と、上記半導体基板１に形成されていると共に上記ドリフト領域２の一部分２Ａ上に直接に一部分３Ｂが直接に接しているＰ型のウエル領域３とを備える。また、このトレンチゲート型ＬＤＭＯＳトランジスタは、上記ウエル領域３の側面３Ａから上記ドリフト領域２の一部分２Ａにまで達するトレンチ４を有する。このトレンチ４は、上記ドリフト領域２の一部分２Ａの側面２Ｂを含む上記ドリフト領域２の溝面２Ｓと上記ウエル領域３の一部分３Ｂの側面３Ａとを内壁面としている。
また、このトレンチゲート型ＬＤＭＯＳトランジスタは、上記ウエル領域３の側面３Ａと上記ドリフト領域２の一部分２Ａの側面２Ｂの一部とを直接に覆うゲート絶縁膜としてのシリコン酸化膜８とを有する。このシリコン酸化膜８は第１の絶縁膜をなす。また、このトレンチゲート型ＬＤＭＯＳトランジスタは、上記シリコン酸化膜８に隣接して上記トレンチ４の内壁面をなすドリフト領域２の内壁面２Ｓを直接に接して覆うと共に上記シリコン酸化膜８よりも膜厚が厚い第２の絶縁膜としてのシリコン酸化膜５を有する。なお、この厚いシリコン酸化膜５は上記シリコン酸化膜８で覆われている。
また、このトレンチゲート型ＬＤＭＯＳトランジスタは、上記トレンチ４内に形成された上記Ｎ＋ポリシリコン膜９からなるゲート電極Ｇと、上記ウエル領域３に形成されたソース領域１１と、上記ドリフト領域２に形成されたドレイン領域１２とを備える。
この実施形態の半導体装置によれば、ゲート電極Ｇが形成されるトレンチ４内において、ゲート絶縁膜(第１の絶縁膜)となるシリコン酸化膜８で上記ウエル領域３の一部分３Ｂの側面３Ａを直接に覆い、上記シリコン酸化膜８よりも膜厚が厚い第２の絶縁膜としてのシリコン酸化膜５で上記ドリフト領域２の内壁面２Ｓを直接に覆っている。この構成によれば、ドリフト領域２の内壁面２Ｓを覆う膜厚の厚いシリコン酸化膜５をチャネル領域近傍まで到達させることができ、オン時におけるドリフト領域２の空乏層の延びを抑えて、従来に比べてドリフト領域のオン抵抗を低減できる。
なお、上記実施形態では、Ｎ型のトレンチゲート型ＬＤＭＯＳトランジスタを製造する場合を説明したが、Ｐ型のトレンチゲート型ＬＤＭＯＳトランジスタに関しても同様の製造方法で形成できる。
１ 半導体基板
２ ドリフト領域(Ｎ−)
３ Ｐ型ウエル領域
４ トレンチ
５ シリコン酸化膜
６ 犠牲膜(窒化シリコン膜)
７ レジストパターン
８ シリコン酸化膜
９ Ｎ＋ポリシリコン膜
１０ 酸化シリコン膜
１１ ソース領域(Ｎ＋)
１２ ドレイン領域(Ｎ＋)
１３ Ｐ型領域
１４ 層間絶縁膜
１５ コンタクトプラグ
１６ メタル配線
２ ドリフト領域(Ｎ−)
３ Ｐ型ウエル領域
４ トレンチ
５ シリコン酸化膜
６ 犠牲膜(窒化シリコン膜)
７ レジストパターン
８ シリコン酸化膜
９ Ｎ＋ポリシリコン膜
１０ 酸化シリコン膜
１１ ソース領域(Ｎ＋)
１２ ドレイン領域(Ｎ＋)
１３ Ｐ型領域
１４ 層間絶縁膜
１５ コンタクトプラグ
１６ メタル配線
Claims (13)
- 第１導電型の半導体基板と、
上記半導体基板上に形成された第２導電型のドリフト領域と、
上記ドリフト領域の一部分上に直接に接している第１導電型のウエル領域とを備え、
上記ドリフト領域の一部分の側面を含む上記ドリフト領域の溝面と上記ウエル領域の側面とを内壁面とするトレンチと、
上記ウエル領域の側面を直接に覆う第１の絶縁膜と、
上記第１の絶縁膜よりも膜厚が厚く、上記ドリフト領域の溝面を直接に覆うと共に上記ウエル領域の側面を覆わない第２の絶縁膜と、
上記トレンチ内に形成されたゲート電極と、
上記ウエル領域に形成されたソース領域と、
上記ドリフト領域に形成されたドレイン領域とを備えることを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
上記第２絶縁膜の膜厚が、２００ｎｍから４００ｎｍであることを特徴とする半導体装置。 - 請求項１または２に記載の半導体装置において、
上記第１絶縁膜の膜厚が、１０ｎｍから４０ｎｍであることを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
上記第１絶縁膜の膜厚が、３０ｎｍから４００ｎｍであることを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
上記第１絶縁膜の膜厚が、２００ｎｍから４００ｎｍであることを特徴とする半導体装置。 - 第１導電型の半導体基板に第２導電型のドリフト領域を形成し、
上記ドリフト領域の一部分の上に直接に接している第１導電型のウエル領域を上記半導体基板に形成し、
上記ドリフト領域の一部分の側面を含む上記ドリフト領域の溝面と上記ウエル領域の側面とを内壁面とするトレンチを形成し、
上記トレンチの内壁面と上記半導体基板の表面に第２の絶縁膜を形成し、
上記第２の絶縁膜上に犠牲膜を形成しこの犠牲膜で上記トレンチを埋め込み、
上記犠牲膜のうちの上記トレンチの外に存在する部分を除去し、
上記犠牲膜および第２の絶縁膜上に形成したレジストパターンをマスクにして、上記第２の絶縁膜のうちの少なくとも上記ウエル領域の側面に接している部分を除去し、
上記犠牲膜を除去し、
上記ウエル領域の側面および上記第２の絶縁膜を覆うと共に上記第２の絶縁膜よりも膜厚が薄い第１の絶縁膜を形成し、
上記トレンチ内の上記第１の絶縁膜上にゲート電極を形成し、
上記ウエル領域にソース領域を形成し、
上記ドリフト領域にドレイン領域を形成することを特徴とする半導体装置の製造方法。 - 請求項６に記載の半導体装置の製造方法において、
上記第１絶縁膜は、酸化シリコンからなることを特徴とする半導体装置の製造方法。 - 請求項６に記載の半導体装置の製造方法において、
上記第２絶縁膜は、酸化シリコンからなることを特徴とする半導体装置の製造方法。 - 請求項６に記載の半導体装置の製造方法において、
上記犠牲膜は、窒化シリコンからなることを特徴とする半導体装置の製造方法。 - 請求項６に記載の半導体装置の製造方法において、
上記犠牲膜は、ポリシリコンからなることを特徴とする半導体装置の製造方法。 - 請求項６から１０のいずれか１つに記載の半導体装置の製造方法において、
上記第２絶縁膜の膜厚が、２００ｎｍから４００ｎｍであることを特徴とする半導体装置の製造方法。 - 請求項６から１０のいずれか１つに記載の半導体装置の製造方法において、
上記第１絶縁膜の膜厚が、１０ｎｍから４０ｎｍであることを特徴とする半導体装置の製造方法。 - 請求項６から１０のいずれか１つに記載の半導体装置の製造方法において、
上記第１絶縁膜の膜厚が、３０ｎｍから４００ｎｍであることを特徴とする半導体装置の製造方法。
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| JP2008157780A JP2009302450A (ja) | 2008-06-17 | 2008-06-17 | 半導体装置およびその製造方法 |
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| JP2009302450A true JP2009302450A (ja) | 2009-12-24 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009278100A (ja) * | 2008-05-16 | 2009-11-26 | Asahi Kasei Electronics Co Ltd | 横方向半導体デバイスおよびその製造方法 |
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| JP2015162581A (ja) * | 2014-02-27 | 2015-09-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN104979381A (zh) * | 2014-04-01 | 2015-10-14 | 世界先进积体电路股份有限公司 | 半导体装置及其制造方法 |
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-
2008
- 2008-06-17 JP JP2008157780A patent/JP2009302450A/ja active Pending
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