JP2003092386A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】ウェル境界領域に不純物が注入されることに起
因するウェル耐圧の劣化を防止するとともに、素子分離
溝の側壁上部に位置する素子形成領域に電界集中が発生
してもリーク電流を抑制することが可能な半導体装置の
製造方法を提供する。 【解決手段】この半導体装置の製造方法は、シリコン基
板１に素子を分離するためのトレンチ５を形成する工程
と、トレンチ５を途中まで埋め込むように、高密度プラ
ズマＣＶＤ法を用いて酸化膜７ａを形成する工程と、そ
の後、トレンチ５の側壁上部に位置する素子形成領域に
ボロンを注入する工程とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、より特定的には、素子を分離するための
溝を有する半導体装置の製造方法に関する。

【０００２】

【従来の技術】近年、半導体素子の高密度化および高集
積化に伴って、素子の微細化が進められている。素子を
微細化するためには、素子自体の微細化と同時に、素子
分離領域の微細化が重要になってきている。従来の素子
分離技術としては、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａ
ｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）
が知られている。

【０００３】このＬＯＣＯＳ法では、リソグラフィ技術
およびエッチング技術による加工限界の最小寸法の微細
なパターンを形成した場合にも、横方向への酸化が進む
ので、素子分離領域の幅が広がってしまうという不都合
がある。また、ＬＯＣＯＳ法では、微細な素子分離領域
を形成すると、酸化が進まずに素子分離が不完全になる
という不都合がある。このように、従来のＬＯＣＯＳ法
による素子分離では、分離幅を小さくすることが限界に
なりつつある。

【０００４】また、ＬＯＣＯＳ法では、素子分離領域に
凹凸形状が発生するため、その凹凸形状の素子分離領域
上での微細加工が困難であるという不都合もある。

【０００５】そこで、これらのＬＯＣＯＳ法の問題点を
解消するために、最近では、ＳＴＩ（Ｓｈａｌｌｏｗ
Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法による素子分離
技術が検討されている。

【０００６】ＳＴＩ法による素子分離方法としては、半
導体基板の表面に溝を形成した後、その溝の内部に絶縁
膜を埋め込むことによって、素子分離領域を形成する。
このＳＴＩ法における最小素子分離幅は、リソグラフィ
技術やエッチング技術の加工限界と同じ程度まで微細化
が可能である。

【０００７】図２２は、従来のＳＴＩ法による素子分離
領域を有する半導体装置を示した断面図である。この従
来の半導体装置では、シリコン基板１０１の表面にＳＴ
Ｉ法によるトレンチ（溝）１０４が形成されている。ト
レンチ１０４内には、シリコン酸化膜からなる素子分離
膜１０６が埋め込まれている。また、シリコン基板１０
１の表面には、Ｎウェル１０２とＰウェル１０３とが隣
接するように形成されている。トレンチ１０４の表面に
は熱酸化膜１０５が形成されている。また、トレンチ１
０４が形成されない素子形成領域上には、ゲート絶縁膜
１０７を介して、ゲート電極１０８が形成されている。

【０００８】図２２に示した従来のＳＴＩ法による素子
分離領域を形成する方法では、素子分離膜１０６を埋め
込んだ後、洗浄や酸化膜除去の工程の際に、素子分離膜
１０６自体もエッチングを受けて膜減りしてしまう。こ
のように洗浄やウェットエッチングの際に、素子分離膜
１０６がシリコン基板１０１の素子形成領域の上面より
も低くなる部分が発生すると、ゲート電極１０８が素子
形成領域から素子分離膜１０６に跨る部分で、シリコン
基板１０１のエッジ部１５０に電界集中が発生する。こ
のため、シリコン基板１０１の素子形成領域のエッジ部
１５０において、しきい値電圧が低下する。そして、こ
のしきい値電圧が低下した部分を介して、リーク電流が
流れやすくなるという問題点があった。

【０００９】そこで、従来、特許第３０６３８３４号公
報などにおいて、シリコン基板のエッジ部での電界集中
に起因するリーク電流を低減するために、素子形成領域
の側壁部に不純物を注入することによって、素子形成領
域の側壁部の不純物濃度を予め上げておく技術が提案さ
れている。図２３は、この提案された方法を説明するた
めの断面図である。この提案された方法では、素子形成
領域上に絶縁膜１１０を形成した後、その絶縁膜１１０
をマスクとして全面に斜め方向からイオン注入すること
によって、素子形成領域の側壁部にボロンを注入してい
る。図２３中の「ｘ」は、イオン注入した不純物（ボロ
ン）の濃度の高い領域を示している。

【００１０】

【発明が解決しようとする課題】しかしながら、図２３
に示した従来の提案された方法では、絶縁膜１１０をマ
スクとしてシリコン基板１０１の全面にボロンをイオン
注入しているため、Ｎウェル１０２とＰウェル１０３と
の境界部分のシリコン基板１０１にもボロンが注入され
る。このため、ウェル耐圧が劣化するという問題点が新
たに発生する。

【００１１】上記のようなウェル境界付近への不純物注
入を抑制するために、図２４に示すように、レジスト１
１１を形成した後、不純物を注入する方法も考えられ
る。

【００１２】しかし、素子形成領域への注入は斜め方向
からの注入であるため、図２４に示すように、レジスト
１１１の影となるトランジスタへは不純物を注入するの
が困難であり、その結果、リーク電流の低減を図ること
が困難であるという問題点がある。この場合、注入領域
が影とならないようにレジスト１１１の形成領域と隣接
する素子形成領域を広くすることも考えられる。しか
し、このようにすると、微細化を図ることが困難にな
る。

【００１３】この発明は、上記のような課題を解決する
ためになされたものであり、この発明の１つの目的は、
ウェル耐圧の劣化を防止するとともに電界集中に起因す
るリーク電流を抑制することが可能な半導体装置の製造
方法を提供することである。

【００１４】この発明のもう１つの目的は、上記の半導
体装置の製造方法において、微細な素子分離溝の場合に
も対応可能にすることである。

【００１５】

【課題を解決するための手段】請求項１による半導体装
置の製造方法は、半導体基板に素子を分離するための溝
を形成する工程と、溝を途中まで埋め込むように、第１
絶縁膜を形成する工程と、その後、溝の側壁上部に位置
する素子形成領域に、不純物を注入する工程とを備えて
いる。

【００１６】請求項１では、上記のように、溝を途中ま
で埋め込むように第１絶縁膜を形成した後、溝の側壁上
部に位置する素子形成領域に不純物を注入することによ
って、不純物が溝の底面に注入されるのを防止しなが
ら、溝の側壁上部に位置する素子形成領域にのみ不純物
を注入することができる。これにより、溝の底面に位置
するウェル境界領域に不純物が注入されることに起因す
るウェル耐圧の劣化を防止することができるとともに、
溝の側壁上部に位置する素子形成領域に電界集中が発生
してもリーク電流を抑制することができる。また、請求
項１では、不純物を注入する際、レジストマスクを用い
ないので、不純物を注入する際に、影となる領域が発生
しない。これにより、微細な素子分離溝の場合にも対応
することができるので、微細化に適した半導体装置の製
造方法を提供することができる。

【００１７】請求項２による半導体装置の製造方法は、
請求項１の構成において、第１絶縁膜を形成する工程
は、注入される不純物が溝の底面に達しない程度の厚み
で第１絶縁膜を形成する工程を含む。このように構成す
れば、溝の底面に位置するウェル形成領域に不純物が注
入されるのを容易に防止することができる。

【００１８】請求項３による半導体装置の製造方法は、
請求項１または２の構成において、第１絶縁膜を形成す
る工程は、高密度プラズマＣＶＤ法を用いて、溝の側壁
上端部には第１絶縁膜をほとんど堆積しない状態で、溝
を途中まで埋め込むように、実質的に平坦な上面を有す
る第１絶縁膜を形成する工程を含む。このように高密度
プラズマＣＶＤ法を用いれば、実質的に平坦な上面を有
する第１絶縁膜を形成することができるとともに、溝の
側壁上端部には第１絶縁膜がほとんど形成されないの
で、容易に、溝の底面に不純物が注入されるのを防止し
ながら、溝の側壁上端部に不純物を注入することができ
る。

【００１９】請求項４による半導体装置の製造方法は、
請求項３の構成において、第１絶縁膜を形成する工程
は、高密度プラズマＣＶＤ法を用いて、溝が形成される
領域以外の半導体基板の上面上に、テーパ形状の上面を
有する第１絶縁膜を形成する工程を含む。このように構
成すれば、不純物を斜め方向から注入する際に、第１絶
縁膜が影になるのを防止することができる。

【００２０】請求項５による半導体装置の製造方法は、
請求項１〜４のいずれかの構成において、不純物を注入
する工程は、溝の側壁上部に位置する素子形成領域に、
半導体基板の主表面に対して斜め方向から不純物を注入
する工程を含む。このように構成すれば、溝が形成され
る領域以外の半導体基板の上面上の全面にシリコン窒化
膜などが形成されていたとしても、容易に、溝の側壁上
部に位置する素子形成領域に不純物を注入することがで
きる。

【００２１】請求項６による半導体装置の製造方法は、
請求項１〜４のいずれかの構成において、溝を形成する
工程は、半導体基板の上面上の所定領域に、第２絶縁膜
を形成する工程と、第２絶縁膜をマスクとして、半導体
基板をエッチングすることによって、溝を形成する工程
とを含み、溝の形成後に、第２絶縁膜の溝の側壁上部上
に位置する部分を除去する工程をさらに備え、不純物を
注入する工程は、溝の側壁上部に位置する素子形成領域
に、半導体基板の主表面に対して実質的に垂直方向から
不純物を注入する工程を含む。このように構成すれば、
垂直方向から不純物を注入したとしても、容易に、溝の
側壁上部に位置する素子形成領域に不純物を注入するこ
とができる。

【００２２】請求項７による半導体装置の製造方法は、
請求項１〜６のいずれかの構成において、溝の側壁上部
に位置する素子形成領域に注入される不純物は、ボロン
を含む。このように構成すれば、Ｐウェルからなるチャ
ネル領域のしきい値電圧を容易に上昇させることができ
る。

【００２３】請求項８による半導体装置の製造方法は、
請求項１〜７のいずれかの構成において、不純物を注入
する工程の後、急速加熱による熱処理を施すことによっ
て、注入した不純物の拡散を抑制する工程をさらに備え
る。このような急速加熱による熱処理を用いれば、素子
形成領域に注入されたたとえばボロンなどの不純物と、
素子形成領域を構成するたとえばシリコンとを結合する
ことができるので、後の熱処理時に、ボロンなどの不純
物が拡散するのを抑制することができる。

【００２４】請求項９による半導体装置の製造方法は、
請求項１〜８のいずれかの構成において、不純物を注入
する工程の後、溝を完全に埋め込むように、第３絶縁膜
を形成する工程と、少なくとも第３絶縁膜を研磨するこ
とによって、素子分離領域を形成する工程とをさらに備
える。このように構成すれば、容易に、ＳＴＩ法による
素子分離領域を形成することができる。

【００２５】

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。

【００２６】（第１実施形態）図１〜図１０は、本発明
の第１実施形態による半導体装置のプロセスを説明する
ための断面図である。図１〜図１０を参照して、以下に
第１実施形態の半導体装置の製造方法について説明す
る。

【００２７】まず、図１に示すように、シリコン基板１
上に、約１０ｎｍの厚みを有するシリコン酸化膜２を形
成した後、シリコン酸化膜２上に、約１５０ｎｍの厚み
を有するシリコン窒化膜３を形成する。このシリコン窒
化膜３は、後のＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａ
ｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程の際のストッパ
膜となる。なお、シリコン基板１は、本発明の「半導体
基板」の一例である。

【００２８】次に、図２に示すように、シリコン窒化膜
３上の素子が形成される領域に対応する領域に、レジス
ト膜４を形成する。そして、そのレジスト膜４をマスク
として、シリコン窒化膜３およびシリコン酸化膜２をエ
ッチングすることによって、図３に示されるようなパタ
ーンニングされたシリコン窒化膜３およびシリコン酸化
膜２を形成する。この後、レジスト膜４を除去する。そ
して、シリコン窒化膜３をマスクとしてシリコン基板１
の素子分離領域となる部分を、約３００ｎｍの深さまで
エッチングすることによって、素子分離溝としてのトレ
ンチ５を形成する。

【００２９】次に、図４に示すように、トレンチ５の表
面を熱酸化することによって、約２０ｎｍのシリコン酸
化膜からなる熱酸化膜６を形成する。

【００３０】次に、図５に示すように、高密度プラズマ
ＣＶＤ法を用いて、トレンチ５を途中まで埋め込むとと
もに、シリコン窒化膜３上に、酸化膜７ａを約２５０ｎ
ｍの厚みで形成する。高密度プラズマＣＶＤ法を用いて
酸化膜７ａを形成すると、トレンチ５内部には、設定膜
厚通りに上面が平坦な状態で堆積されるとともに、トレ
ンチ５の側壁上端部には、ほとんど堆積されない。この
高密度プラズマＣＶＤ法は、酸化膜をＣＶＤ法により形
成する膜形成と、スパッタによるエッチングとを同時に
行うという原理に基づいている。これにより、トレンチ
５の側壁上部にはほとんど酸化膜７ａが堆積されない状
態で、トレンチ５内を途中まで埋め込んだ酸化膜７ａの
上面をほぼ平坦にすることができる。また、シリコン窒
化膜３上に形成される酸化膜７ａは、スパッタによるエ
ッチングの影響によって、上面が両側に約４５°のテー
パ形状となる。なお、酸化膜７ａは、本発明の「第１絶
縁膜」の一例である。

【００３１】次に、図６に示すように、シリコン基板１
の素子形成領域の側壁に、斜め方向から３価の不純物
（ボロン）をイオン注入する。このボロンのイオン注入
は、注入エネルギ：１５ｋｅＶ〜２５ｋｅＶ、注入量：
１×１０¹²ｃｍ^-2〜２×１０¹³ｃｍ^-2、注入角度：７°
から４５°の条件下で行う。図６において、「ｘ」は、
イオン注入したボロンの不純物濃度の高い領域を示して
いる。

【００３２】このイオン注入の際には、トレンチ５を途
中まで埋め込むように酸化膜７ａが形成されているの
で、ボロンは素子形成領域の側壁上部のみに注入され、
トレンチ５の底面には注入されない。また、シリコン窒
化膜３上に形成された酸化膜７ａの上面は両側に約４５
°のテーパ形状を有しているので、隣接する素子形成領
域側壁へのイオン注入に際して、影を作らない。このた
め、トレンチ５の幅が小さくなった場合にも、容易に素
子形成領域の側壁にボロンをイオン注入することができ
る。このようなボロンのイオン注入を行った後、約１０
００℃で約５秒間のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａ
ｌ Ａｎｎｅａｌｉｎｇ）法による急速加熱を行うこと
によって、注入したボロンと素子形成領域を構成するシ
リコンとを結合する。これにより、注入したボロンが、
後のソース／ドレイン領域の活性化のための熱処理時に
拡散するのを抑制することができる。

【００３３】次に、図７に示すように、酸化膜７ａ上
に、高密度プラズマＣＶＤ法を用いて酸化膜７ｂを形成
する。この酸化膜７ｂは、シリコン基板１の素子形成領
域の上面よりも高い位置まで堆積する。なお、酸化膜７
ｂは、本発明の「第３絶縁膜」の一例である。この後、
シリコン窒化膜３をストッパ膜として、ＣＭＰ法を用い
て、酸化膜７ｂおよびシリコン窒化膜３上に位置する酸
化膜７ａを研磨により除去する。その後、シリコン窒化
膜３を燐酸により除去するとともに、シリコン酸化膜２
をフッ酸により除去することによって、図８に示される
ような形状の素子分離酸化膜７が得られる。

【００３４】この後、図９に示すように、素子形成領域
の上面上に犠牲酸化膜１３を形成した後、素子形成領域
にイオン注入を行うことによって、Ｎウェル９およびＰ
ウェル１０を形成する。このＮウェル９およびＰウェル
１０は、レジスト膜（図示せず）を用いて交互にｎ型不
純物（砒素）およびｐ型不純物（ボロン）をイオン注入
することによって形成する。この後、犠牲酸化膜１３を
除去する。なお、図９に示したウェル形成工程で用いた
レジスト膜を除去する際の溶液によって、高密度プラズ
マＣＶＤ法によって形成されたシリコン酸化膜からなる
素子分離酸化膜７の上面もある程度除去される。さら
に、犠牲酸化膜１３を除去する際にも、シリコン酸化膜
からなる素子分離酸化膜７の上面はある程度除去され
る。これにより、最終的に、素子分離酸化膜７の上面
は、図１０に示すように、シリコン基板１の素子形成領
域の上面とほぼ同じ高さになる。

【００３５】そして、素子形成領域上にゲート酸化膜１
１を形成した後、ゲート電極１２を形成する。ゲート電
極１２をマスクとして素子形成領域に不純物を注入する
ことによって、ソース／ドレイン領域（図示せず）を形
成する。そして、そのソース／ドレイン領域に注入した
不純物を活性化するために熱処理を行う。これにより、
ｎチャネルＭＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴ
が形成される。このようにして、第１実施形態の半導体
装置が形成される。

【００３６】第１実施形態では、図６に示したように、
高密度プラズマＣＶＤ法を用いて、トレンチ５を途中ま
で埋め込むとともにトレンチ５の側壁上部にはほとんど
堆積されないように、平坦な上面を有するシリコン酸化
膜７ａを形成した後、トレンチ５の側壁上部に不純物を
斜め方向からイオン注入することによって、ボロンがト
レンチ５の底面に注入されるのを防止しながら、トレン
チ５の側壁上部に位置する素子形成領域にのみボロンを
注入することができる。これにより、トレンチ５の底面
に位置するウェル境界領域にボロンが注入されることに
起因するウェル耐圧の劣化を防止することができるとと
もに、トレンチ５の側壁上部に位置する素子形成領域に
電界集中が発生してもリーク電流を抑制することができ
る。

【００３７】また、第１実施形態では、ボロンを注入す
る際に、レジストマスクを用いないので、ボロンを注入
する際に、影となる領域が発生しない。これにより、微
細なトレンチの場合にも対応することができるので、微
細化に適した半導体装置の製造方法を提供することがで
きる。

【００３８】また、第１実施形態では、ｎチャネルＭＯ
ＳＦＥＴが形成される領域（Ｐウェル１０）およびｐチ
ャネルＭＯＳＦＥＴが形成される領域（Ｎウェル９）の
両方の領域において、素子形成領域の側壁上部にｐ型の
不純物であるボロンをイオン注入している。この場合、
ｎチャネルＭＯＳＦＥＴの側壁上部の素子形成領域で
は、ボロンの濃度が増大することによって、ｐ型不純物
濃度が増大し、その結果、しきい値電圧が上昇する。こ
れにより、ｎチャネルＭＯＳＦＥＴのトレンチ５の側壁
上部におけるリーク電流の増大を抑制することができ
る。

【００３９】その一方、ｐチャネルＭＯＳＦＥＴの側壁
上部では、ｐチャネルＭＯＳＦＥＴのチャネルを構成す
るｎ型不純物である砒素がパイルアップしているため、
注入したｐ型の不純物であるボロンによりそのパイルア
ップされたｎ型不純物である砒素を相殺することができ
る。これにより、ｐチャネルＭＯＳＦＥＴにおいて、ボ
ロンを注入することに起因するしきい値電圧の低下は発
生しない。

【００４０】（第２実施形態）図１１〜図２１は、本発
明の第２実施形態による半導体装置の製造プロセスを説
明するための断面図である。図１１〜図２１を参照し
て、以下に第２実施形態による半導体装置の製造プロセ
スについて説明する。

【００４１】まず、図１１に示すように、シリコン基板
２１の上面上に、約１０ｎｍの厚みを有するシリコン酸
化膜２２を形成する。シリコン酸化膜２２上に、約１５
０ｎｍの厚みを有するシリコン窒化膜２３を形成する。
なお、シリコン基板２１は、本発明の「半導体基板」の
一例である。

【００４２】次に、図１２に示すように、シリコン窒化
膜２３上の素子形成領域に対応する領域に、レジスト膜
２４を形成する。そして、レジスト膜２４をマスクとし
て、シリコン窒化膜２３およびシリコン酸化膜２２をエ
ッチングすることによって、図１３に示されるようなパ
ターンニングされたシリコン窒化膜２３およびシリコン
酸化膜２２を形成する。その後、レジスト膜２４を除去
する。そして、パターンニングされたシリコン窒化膜２
３をマスクとして、シリコン基板２１を約３００ｎｍの
深さまでエッチングすることによって、素子分離溝とし
てのトレンチ２５を形成する。

【００４３】次に、図１４に示すように、トレンチ２５
の内面に熱酸化法を用いて、約２０ｎｍの厚みを有する
シリコン酸化膜からなる熱酸化膜２６を形成する。

【００４４】次に、Ｈ₃ＰＯ₄液を用いて１６０℃の温度
条件下で、シリコン窒化膜２３の両側を約５０ｎｍずつ
エッチングすることによりシリコン窒化膜２３を横方向
からウェットエッチングする。これにより、図１５に示
すように、開口部がトレンチ２５の開口部よりも大きい
シリコン窒化膜２３ａを形成する。なお、このシリコン
窒化膜２３ａは、本発明の「第２絶縁膜」の一例であ
る。

【００４５】次に、図１６に示すように、高密度プラズ
マＣＶＤ法を用いて、トレンチ２５を途中まで埋め込む
とともに、トレンチ２５の側壁上部にはほとんど堆積さ
れないように、酸化膜２７ａを形成する。この酸化膜２
７ａは、約２５０ｎｍの厚みで形成する。高密度プラズ
マＣＶＤ法によって形成される酸化膜２７ａは、平坦部
には設定膜厚通り堆積されるが、トレンチ２５の側壁部
分にはほとんど堆積されない。また、シリコン窒化膜２
３ａの上部には、上面が両側に約４５°のテーパ形状を
有する酸化膜２７ａが形成される。また、シリコン窒化
膜２３ａの側部には、高密度プラズマＣＶＤ法による酸
化膜２７ａはほとんど堆積されない。また、シリコン酸
化膜２２の露出した上部は、面積が少ないため、高密度
プラズマＣＶＤ法による酸化膜２７ａは、ほとんど堆積
されない。なお、酸化膜２７ａは、本発明の「第１絶縁
膜」の一例である。これにより、図１６に示すような形
状が得られる。

【００４６】この状態から、図１７に示すように、シリ
コン基板２１の主表面に対して垂直方向からボロンをイ
オン注入することによって、トレンチ２５の側壁上部に
上方からボロンを注入する。このボロンのイオン注入
は、注入エネルギ：５０ｋｅＶ、注入量：５×１０¹²ｃ
ｍ^-2の条件下で行う。この場合、トレンチ２５には途中
まで酸化膜２７ａが埋め込まれているので、全面にボロ
ンをイオン注入したとしても、トレンチ２５の底面には
ボロンは注入されない。また、シリコン基板１の素子形
成領域の上面よりも幅の小さいシリコン窒化膜２３ａが
イオン注入の際のマスクとなるので、垂直方向からボロ
ンをイオン注入したとしても、容易に素子形成領域の側
壁上部にのみボロンを注入することができる。なお、図
１７に示した工程において、「ｘ」は、イオン注入した
ボロンの不純物濃度の高い領域を示している。

【００４７】次に、約１０００℃で約５秒間のＲＴＡ
（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）
法による急速加熱を行うことによって、注入したボロン
と素子形成領域を構成するシリコンとを結合する。これ
により、注入したボロンが、後のソース／ドレイン領域
の活性化のための熱処理時に拡散するのを抑制すること
ができる。そして、図１８に示すように、高密度プラズ
マＣＶＤ法を用いて、酸化膜２７ａ上に酸化膜２７ｂを
形成する。この酸化膜２７ｂは、シリコン基板２１の素
子形成領域の上面よりも高くなるように形成する。な
お、酸化膜２７ｂは、本発明の「第３絶縁膜」の一例で
ある。

【００４８】この後、シリコン窒化膜２３ａをストッパ
膜として、シリコン窒化膜２３ａ上に位置する酸化膜２
７ａおよび酸化膜２７ｂを研磨によって除去する。そし
て、シリコン窒化膜２３ａを燐酸によって除去するとと
もに、シリコン酸化膜２２を希フッ酸によって除去する
ことにより、図１９に示されるような素子分離酸化膜２
７が得られる。

【００４９】次に、図２０に示すように、活性領域上に
熱酸化法を用いて犠牲酸化膜３３を形成した後、レジス
ト膜（図示せず）を用いて交互にｎ型不純物（砒素）お
よびｐ型不純物（ボロン）をイオン注入することによっ
て、Ｎウェル２９およびＰウェル３０を形成する。この
場合のレジスト膜の除去の際の溶液処理によって、素子
分離酸化膜２７の上面もある程度除去される。これによ
り、図２０に示されるような形状になる。この後、犠牲
酸化膜３３を希フッ酸により除去することによって、活
性領域を露出させる。

【００５０】そして、図２１に示すように、ゲート絶縁
膜３１を形成した後、ポリシリコン膜からなるゲート電
極３２を形成する。さらに、ゲート電極３２を挟んだ両
側にイオン注入することによって、一対のソース／ドレ
イン領域（図示せず）を形成する。そして、そのソース
／ドレイン領域に注入した不純物を活性化するために、
熱処理を行う。これにより、ｎチャネルＭＯＳＦＥＴお
よびｐチャネルＭＯＳＦＥＴが形成される。上記のよう
なプロセスによって、第２実施形態の半導体装置が完成
される。

【００５１】第２実施形態では、図１７に示したよう
に、素子形成領域の上面よりも幅の小さいシリコン窒化
膜２３ａを形成するとともに、トレンチ２５を途中まで
埋め込むように高密度プラズマＣＶＤ法を用いて酸化膜
２７ａを形成した後、垂直方向からボロンをイオン注入
することによって、トレンチ２５の底面に位置するウェ
ル境界領域に不純物が注入されるのを防止しながら、ト
レンチ２５の側壁上部に位置する素子形成領域にのみボ
ロンを注入することができる。これにより、ウェル耐圧
の劣化を防止することができるとともに、素子形成領域
に電界集中が発生してもリーク電流を抑制することがで
きる。

【００５２】また、第２実施形態では、上記第１実施形
態と同様、図１７の工程において、レジストマスクを用
いないでボロンを注入することによって、ボロンを注入
する際に影となる領域が発生しない。これにより、微細
なトレンチ２５の場合にも対応することができるので、
微細化に適した半導体装置の製造方法を提供することが
できる。

【００５３】また、第２実施形態では、第１実施形態と
同様、ｎチャネルＭＯＳＦＥＴが形成される領域（Ｐウ
ェル３０）およびｐチャネルＭＯＳＦＥＴが形成される
領域（Ｎウェル２９）の両方の領域において、素子形成
領域の側壁上部にｐ型の不純物であるボロンをイオン注
入している。この場合、ｎチャネルＭＯＳＦＥＴの側壁
上部の素子形成領域では、ボロンの濃度が増大すること
によって、ｐ型不純物濃度が増大し、その結果、しきい
値電圧が上昇する。これにより、ｎチャネルＭＯＳＦＥ
Ｔのトレンチ２５の側壁上部におけるリーク電流の増大
を抑制することができる。

【００５４】その一方、ｐチャネルＭＯＳＦＥＴの側壁
上部では、ｐチャネルＭＯＳＦＥＴのチャネルを構成す
るｎ型不純物である砒素がパイルアップしているため、
注入したｐ型の不純物であるボロンによりそのパイルア
ップされたｎ型不純物である砒素を相殺することができ
る。これにより、ｐチャネルＭＯＳＦＥＴにおいて、ボ
ロンを注入することに起因するしきい値電圧の低下は発
生しない。

【００５５】なお、今回開示された実施形態は、すべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。

【００５６】たとえば、上記実施形態では、シリコン窒
化膜をＣＭＰの際のストッパ膜として用いたが、本発明
はこれに限らず、ＣＭＰによって研磨されるシリコン酸
化膜（酸化膜７ａ、７ｂ、２７ａ、２７ｂ）よりもＣＭ
Ｐにおける研磨速度が遅い膜であれば他の材料からなる
膜を用いてもよい。例えば、ポリシリコン膜などが考え
られる。

【００５７】また、上記実施形態では、レジスト膜を除
去した後シリコン窒化膜をマスクとしてシリコン基板を
エッチングすることによってトレンチを形成するように
したが、本発明はこれに限らず、レジスト膜をマスクと
してそのままシリコン基板をエッチングすることによっ
てトレンチを形成するようにしてもよい。

【００５８】また、上記実施形態では、トレンチを途中
まで埋め込む酸化膜を高密度プラズマＣＶＤ法によって
形成したが、本発明はこれに限らず、側壁にほとんど堆
積されずに平坦部に設定膜厚通りに堆積することが可能
な方法であれば、他の方法を用いてもよい。

【００５９】また、上記実施形態では、半導体基板とし
てシリコン基板を用いたが、本発明はこれに限らず、絶
縁性基板の上に形成された半導体層を本発明の半導体基
板として用いてもよい。例えば、薄膜トランジスタなど
が考えられる。

【００６０】

【発明の効果】以上のように、本発明によれば、ウェル
境界領域に不純物が注入されることに起因するウェル耐
圧の劣化を防止することができるとともに、溝の側壁上
部に位置する素子形成領域に電界集中が発生してもリー
ク電流を抑制することができる。また、不純物を注入す
る際にレジストマスクを用いないので、微細な素子分離
溝の場合にも適用可能である。

【図面の簡単な説明】

【図１】本発明の第１実施形態による半導体装置の製造
プロセスを説明するための断面図である。

【図２】本発明の第１実施形態による半導体装置の製造
プロセスを説明するための断面図である。

【図３】本発明の第１実施形態による半導体装置の製造
プロセスを説明するための断面図である。

【図４】本発明の第１実施形態による半導体装置の製造
プロセスを説明するための断面図である。

【図５】本発明の第１実施形態による半導体装置の製造
プロセスを説明するための断面図である。

【図６】本発明の第１実施形態による半導体装置の製造
プロセスを説明するための断面図である。

【図７】本発明の第１実施形態による半導体装置の製造
プロセスを説明するための断面図である。

【図８】本発明の第１実施形態による半導体装置の製造
プロセスを説明するための断面図である。

【図９】本発明の第１実施形態による半導体装置の製造
プロセスを説明するための断面図である。

【図１０】本発明の第１実施形態による半導体装置の製
造プロセスを説明するための断面図である。

【図１１】本発明の第２実施形態による半導体装置の製
造プロセスを説明するための断面図である。

【図１２】本発明の第２実施形態による半導体装置の製
造プロセスを説明するための断面図である。

【図１３】本発明の第２実施形態による半導体装置の製
造プロセスを説明するための断面図である。

【図１４】本発明の第２実施形態による半導体装置の製
造プロセスを説明するための断面図である。

【図１５】本発明の第２実施形態による半導体装置の製
造プロセスを説明するための断面図である。

【図１６】本発明の第２実施形態による半導体装置の製
造プロセスを説明するための断面図である。

【図１７】本発明の第２実施形態による半導体装置の製
造プロセスを説明するための断面図である。

【図１８】本発明の第２実施形態による半導体装置の製
造プロセスを説明するための断面図である。

【図１９】本発明の第２実施形態による半導体装置の製
造プロセスを説明するための断面図である。

【図２０】本発明の第２実施形態による半導体装置の製
造プロセスを説明するための断面図である。

【図２１】本発明の第２実施形態による半導体装置の製
造プロセスを説明するための断面図である。

【図２２】従来のＳＴＩ法による素子分離領域を有する
半導体装置を示した断面図である。

【図２３】従来の提案された半導体装置の製造方法を説
明するための断面図である。

【図２４】従来の他の半導体装置の製造方法を説明する
ための断面図である。

【符号の説明】

１、２１ シリコン基板（半導体基板） ３、２３ シリコン窒化膜 ５、２５ トレンチ（素子分離溝） ６、２６ 熱酸化膜 ７、２７ 素子分離酸化膜 ７ａ、２７ａ 酸化膜（第１絶縁膜） ７ｂ、２７ｂ 酸化膜（第３絶縁膜） １２、３２ ゲート電極 ２３ａ シリコン窒化膜（第２絶縁膜）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小森 和彦 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 中里 真弓 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5F032 AA35 AA45 AA70 AA77 AB00 CA03 CA17 DA04 DA16 DA24 DA33 DA44 DA53 DA74 DA77 5F048 AA04 AA07 AC03 BB05 BB18 BD04 BE01 BE03 BG14 BG15 DA10

Claims (9)

【特許請求の範囲】
1. 【請求項１】 半導体基板に素子を分離するための溝を
   形成する工程と、 前記溝を途中まで埋め込むように、第１絶縁膜を形成す
   る工程と、 その後、前記溝の側壁上部に位置する素子形成領域に、
   不純物を注入する工程とを備えた、半導体装置の製造方
   法。
2. 【請求項２】 前記第１絶縁膜を形成する工程は、 前記注入される不純物が前記溝の底面に達しない程度の
   厚みで前記第１絶縁膜を形成する工程を含む、請求項１
   に記載の半導体装置の製造方法。
3. 【請求項３】 前記第１絶縁膜を形成する工程は、 高密度プラズマＣＶＤ法を用いて、前記溝の側壁上端部
   には前記第１絶縁膜をほとんど堆積しない状態で、前記
   溝を途中まで埋め込むように、実質的に平坦な上面を有
   する前記第１絶縁膜を形成する工程を含む、請求項１ま
   たは２に記載の半導体装置の製造方法。
4. 【請求項４】 前記第１絶縁膜を形成する工程は、 高密度プラズマＣＶＤ法を用いて、前記溝が形成される
   領域以外の前記半導体基板の上面上に、テーパ形状の上
   面を有する前記第１絶縁膜を形成する工程を含む、請求
   項３に記載の半導体装置の製造方法。
5. 【請求項５】 前記不純物を注入する工程は、 前記溝の側壁上部に位置する素子形成領域に、前記半導
   体基板の主表面に対して斜め方向から不純物を注入する
   工程を含む、請求項１〜４のいずれか１項に記載の半導
   体装置の製造方法。
6. 【請求項６】 前記溝を形成する工程は、 前記半導体基板の上面上の所定領域に、第２絶縁膜を形
   成する工程と、 前記第２絶縁膜をマスクとして、前記半導体基板をエッ
   チングすることによって、前記溝を形成する工程とを含
   み、 前記溝の形成後に、前記第２絶縁膜の前記溝の側壁上部
   上に位置する部分を除去する工程をさらに備え、 前記不純物を注入する工程は、 前記溝の側壁上部に位置する素子形成領域に、前記半導
   体基板の主表面に対して実質的に垂直方向から前記不純
   物を注入する工程を含む、請求項１〜４のいずれか１項
   に記載の半導体装置の製造方法。
7. 【請求項７】 前記溝の側壁上部に位置する素子形成領
   域に注入される不純物は、ボロンを含む、請求項１〜６
   のいずれか１項に記載の半導体装置の製造方法。
8. 【請求項８】 前記不純物を注入する工程の後、急速加
   熱による熱処理を施すことによって、前記注入した不純
   物の拡散を抑制する工程をさらに備える、請求項１〜７
   のいずれか１項に記載の半導体装置の製造方法。
9. 【請求項９】 前記不純物を注入する工程の後、前記溝
   を完全に埋め込むように、第３絶縁膜を形成する工程
   と、 少なくとも前記第３絶縁膜を研磨することによって、素
   子分離領域を形成する工程とをさらに備える、請求項１
   〜８のいずれか１項に記載の半導体装置の製造方法。