JP2006310524A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】シリサイド層と半導体基板との間での接合リークを防止することができる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板1上にゲート絶縁膜2を介して形成されたゲート電極3と、ゲート電極3の両側における半導体基板1上に形成され、エクステンション領域となる第1エピタキシャル成長層5と、ゲート電極3の側面および第1エピタキシャル成長層5の一部を被覆するサイドウォール絶縁膜SWと、サイドウォール絶縁膜SWから露出した第1エピタキシャル成長層5上に形成され、ソースあるいはドレインとなる第2エピタキシャル成長層6と、サイドウォール絶縁膜SWから突き出た第2エピタキシャル成長層6の側面に形成され、当該側面におけるシリサイド層7の形成を防止する側壁保護膜13と、第2エピタキシャル成長層6の表面に形成されたシリサイド層7とを有する
【選択図】図1
【解決手段】半導体装置は、半導体基板1上にゲート絶縁膜2を介して形成されたゲート電極3と、ゲート電極3の両側における半導体基板1上に形成され、エクステンション領域となる第1エピタキシャル成長層5と、ゲート電極3の側面および第1エピタキシャル成長層5の一部を被覆するサイドウォール絶縁膜SWと、サイドウォール絶縁膜SWから露出した第1エピタキシャル成長層5上に形成され、ソースあるいはドレインとなる第2エピタキシャル成長層6と、サイドウォール絶縁膜SWから突き出た第2エピタキシャル成長層6の側面に形成され、当該側面におけるシリサイド層7の形成を防止する側壁保護膜13と、第2エピタキシャル成長層6の表面に形成されたシリサイド層7とを有する
【選択図】図1
Description
本発明は、半導体装置およびその製造方法に関し、特に、エピタキシャル成長層によりエクステンション領域およびソース・ドレインが形成された半導体装置およびその製造方法に関する。
トランジスタの世代が進む中で、微細化によるスケーリングも絶え間なく行われている。国際半導体技術ロードマップ(ITRS)上では、hp(half pitch)32nm世代と呼ばれているトランジスタで、20nm以下のゲート長(Lg)が予想されている。この世代のトランジスタに対しては、ゲート長と合わせて、ゲート絶縁膜の実効膜厚(EOT:Effective Oxide Thickness)や、拡散層の深さ(Xj)も合わせてスケーリングする必要がある。
ゲート絶縁膜の実効膜厚EOTのスケーリングは駆動能力(Ids)の確保のため、拡散層の深さXjのスケーリングは短チャネル効果(SCE:Short Channel Effect)の抑制のために必要である。特に拡散層の深さXjのスケーリングに対しては、厳しい制約がある。20nm以下のゲート長Lgでトランジスタを形成する場合、エクステンション(Extension)部となる拡散層は5nm以下の浅さが必要と考えられる。
しかしながら、この極浅のpn接合を形成しようとするときの主な問題は、イオン注入技術、活性化のアニール技術が現状では確立されていないという2点である。5nmの拡散層深さXjを実現できたと仮定しても、その薄さ故に、生じる寄生抵抗が増加するという点も問題となる。
そこで提案されているのが、エクステンション部をもとのシリコン基板面よりも上に持ち上げて、シリコン基板下の拡散層深さXjは浅く保ったまま、エクステンション部の抵抗を下げるというコンセプトの持ち上げエクステンション(Raised Extension)構造である(特許文献1参照)。
特開2000−82813号公報
上記の持ち上げエクステンション構造の半導体装置の製造工程において、ゲート電極の側壁に形成されたサイドウォール絶縁膜が、自然酸化膜を除去するための洗浄処理により薄膜化する。サイドウォール絶縁膜が薄膜化すると、隣接するエピタキシャル成長層の側面が露出し、この側面部に形成されるシリサイド層とシリコン基板との距離が近づき、接合リークを生じる恐れがある。すなわち、シリサイド層と、シリコン基板に形成されたソース・ドレイン接合(pn接合)との間で接合リークが生じる。
サイドウォール絶縁膜の薄膜化を防止するため、洗浄処理においてエッチングされ難い窒化シリコン膜をサイドウォール絶縁膜として用いると、酸化シリコン膜よりも大きな誘電率をもつ窒化シリコン膜によって寄生容量が増加するという問題がある。
本発明は上記の事情に鑑みてなされたものであり、その目的は、シリサイド層と半導体基板との間での接合リークを防止することができる半導体装置およびその製造方法を提供することにある。
上記の目的を達成するため、本発明の半導体装置は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側における前記半導体基板上に形成され、エクステンション領域となる第1エピタキシャル成長層と、前記ゲート電極の側面および前記第1エピタキシャル成長層の一部を被覆するサイドウォール絶縁膜と、前記サイドウォール絶縁膜から露出した前記第1エピタキシャル成長層上に形成された、ソースあるいはドレインとなる第2エピタキシャル成長層と、前記サイドウォール絶縁膜から突き出た前記第2エピタキシャル成長層の側面に形成され、当該側面におけるシリサイド層の形成を防止する側壁保護膜と、前記第2エピタキシャル成長層の表面に形成されたシリサイド層とを有する。
上記の本発明の半導体装置では、サイドウォール絶縁膜から突き出た第2エピタキシャル成長層の側面に、側壁保護膜が形成されている。この側壁保護膜により、半導体基板との間の距離が最も近くなる第2エピタキシャル成長層の側面におけるシリサイド層の形成が防止される。
上記の目的を達成するため、本発明の半導体装置は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側における前記半導体基板上に形成され、エクステンション領域となる第1エピタキシャル成長層と、前記ゲート電極の側面および前記第1エピタキシャル成長層の一部を被覆する多層のサイドウォール絶縁膜と、前記サイドウォール絶縁膜から露出した前記第1エピタキシャル成長層上に形成された、ソースあるいはドレインとなる第2エピタキシャル成長層と、前記第2エピタキシャル成長層の表面に形成されたシリサイド層とを有し、前記サイドウォール絶縁膜は、前記第1エピタキシャル成長層側から順に、第1絶縁膜と、前記第1絶縁膜よりも誘電率が高く前記第2エピタキシャル成長層の側面の露出を抑制する第1エッチングストッパ膜とを有する。
上記の本発明の半導体装置では、サイドウォール絶縁膜は、第1エピタキシャル成長層側から順に、第1絶縁膜と、第1絶縁膜よりも誘電率が高い第1エッチングストッパ膜とを有する。この第1エッチングストッパ膜により、サイドウォール絶縁膜の膜厚の減少が抑制される。このため、第1エピタキシャル成長層上の第1絶縁膜および第1エッチングストッパ膜の膜厚が一定に確保される。従って、第1絶縁膜および第1エッチングストッパ膜の膜厚分だけ第2エピタキシャル成長層の側面が保護されることから、第2エピタキシャル成長層の側面からのシリサイド化が防止される。
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板上にゲート構造体を形成する工程と、前記ゲート構造体の両側における前記半導体基板上に、エクステンション領域となる第1エピタキシャル成長層を形成する工程と、前記第1エピタキシャル成長層上に、前記ゲート構造体の側面を被覆するサイドウォール絶縁膜を形成する工程と、前記サイドウォール絶縁膜から露出した前記第1エピタキシャル成長層上に、ソースあるいはドレインとなる第2エピタキシャル成長層を形成する工程と、前記第2エピタキシャル成長層上の自然酸化膜を除去する洗浄処理を行う工程と、前記洗浄処理によって前記サイドウォール絶縁膜の一部が除去されることにより、前記サイドウォール絶縁膜から突き出た前記第2エピタキシャル成長層の側面に、側壁保護膜を形成する工程と、前記第2エピタキシャル成長層の表面にシリサイド層を形成する工程とを有する。
上記の本発明の半導体装置の製造方法では、洗浄処理によってサイドウォール絶縁膜の一部が除去されることにより、サイドウォール絶縁膜から第2エピタキシャル成長層が突き出た状態となる。本発明では、この第2エピタキシャル成長層の側面に側壁保護膜を形成した後に、シリサイド層の形成工程を行う。
シリサイド層の形成工程において、サイドウォール絶縁膜から突き出た第2エピタキシャル成長層の側面に側壁保護膜が形成されていることから、半導体基板との間の距離が最も近くなる第2エピタキシャル成長層の側面におけるシリサイド層の形成が防止される。
シリサイド層の形成工程において、サイドウォール絶縁膜から突き出た第2エピタキシャル成長層の側面に側壁保護膜が形成されていることから、半導体基板との間の距離が最も近くなる第2エピタキシャル成長層の側面におけるシリサイド層の形成が防止される。
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板上にゲート構造体を形成する工程と、前記ゲート構造体の両側における前記半導体基板上に、エクステンション領域となる第1エピタキシャル成長層を形成する工程と、前記ゲート構造体を被覆するように前記第1エピタキシャル成長層上に、第1絶縁膜、前記第1絶縁膜よりも誘電率の高い第1エッチングストッパ膜、第2絶縁膜を含む積層膜を堆積させる工程と、前記積層膜をエッチバックして、前記第1エピタキシャル成長層上に前記ゲート構造体の側面を被覆するサイドウォール絶縁膜を形成する工程と、前記サイドウォール絶縁膜から露出した前記第1エピタキシャル成長層上に、ソースあるいはドレインとなる第2エピタキシャル成長層を形成する工程と、前記サイドウォール絶縁膜中の前記第1エッチングストッパ膜により前記第2エピタキシャル成長層の側面の露出を抑制した状態で、前記第2エピタキシャル成長層上の自然酸化膜を除去する洗浄処理を行う工程と、前記第2エピタキシャル成長層の表面にシリサイド層を形成する工程とを有する。
上記の本発明の半導体装置の製造方法では、ゲート構造体を被覆するように第1エピタキシャル成長層上に、第1絶縁膜、第1エッチングストッパ膜、第2絶縁膜を含む積層膜を堆積し、積層膜をエッチバックして、第1エピタキシャル成長層上に、第1絶縁膜、第1エッチングストッパ膜、第2絶縁膜を含むサイドウォール絶縁膜を形成する。
このため、洗浄処理においてサイドウォール絶縁膜中の第2絶縁膜が除去されても、エッチングの進行は第1エッチングストッパ膜により止まる。このため、第1エッチングストッパ膜とその下層の第1絶縁膜の膜厚分だけ、隣接する第2エピタキシャル成長層の側面が保護される。
第1絶縁膜および第1エッチングストッパ膜の膜厚分だけ第2エピタキシャル成長層の側面が保護されることから、シリサイド層の形成工程において、第2エピタキシャル成長層の側面からのシリサイド化が防止される。
このため、洗浄処理においてサイドウォール絶縁膜中の第2絶縁膜が除去されても、エッチングの進行は第1エッチングストッパ膜により止まる。このため、第1エッチングストッパ膜とその下層の第1絶縁膜の膜厚分だけ、隣接する第2エピタキシャル成長層の側面が保護される。
第1絶縁膜および第1エッチングストッパ膜の膜厚分だけ第2エピタキシャル成長層の側面が保護されることから、シリサイド層の形成工程において、第2エピタキシャル成長層の側面からのシリサイド化が防止される。
本発明によれば、シリサイド層と半導体基板との間での接合リークを防止した半導体装置を提供できる。
以下に、本発明の半導体装置の実施の形態について、図面を参照して説明する。
(第1実施形態)
図1は、本実施形態に係る半導体装置の断面図である。
図1は、本実施形態に係る半導体装置の断面図である。
nMOSの場合にはシリコン等からなる半導体基板1にはpウェルが形成されており、pMOSの場合には半導体基板1にはnウェルが形成されている。また、図示はしないが、半導体基板1には、活性領域を区画する素子分離絶縁膜が形成されている。
半導体基板1上には、ゲート絶縁膜2を介して、例えばポリシリコンからなるゲート電極3が形成されている。ゲート電極3の上面には、シリサイド層4が形成されている。シリサイド層4は、ゲート電極3を構成するシリコンと、金属との合金層である。シリサイド層4は、例えばコバルトシリサイドや、ニッケルシリサイドからなる。
ゲート電極3の両側における半導体基板1上には、エクステンション領域となる2つの第1エピタキシャル成長層5が形成されている。nMOSの場合には第1エピタキシャル成長層5はn型であり、pMOSの場合には第1エピタキシャル成長層5はp型である。
第1エピタキシャル成長層5は、ゲート電極3側に傾斜端面を有する。この傾斜端面およびその間の半導体基板1上にゲート絶縁膜2が形成され、ゲート絶縁膜2上にゲート電極3が形成されている。ゲート電極3の側面および第1エピタキシャル成長層5の一部を被覆して、窒化シリコン膜11からなるサイドウォール絶縁膜SWが形成されている。窒化シリコン膜11は、本発明のエッチングストッパ膜に相当する。
サイドウォール絶縁膜SWから露出した第1エピタキシャル成長層5上には、ソースあるいはドレインとなる第2エピタキシャル成長層6が形成されている。nMOSの場合には第2エピタキシャル成長層6はn型であり、pMOSの場合には第2エピタキシャル成長層6はp型である。
第2エピタキシャル成長層6の上面には、シリサイド層7が形成されている。シリサイド層7は、第2エピタキシャル成長層6を構成するシリコンと、金属との合金層である。シリサイド層7は、例えばコバルトシリサイドや、ニッケルシリサイドからなる。
第2エピタキシャル成長層6のサイドウォール絶縁膜SW側の側面、より詳細には第2エピタキシャル成長層6およびシリサイド層7の側面には、側壁保護膜13が形成されている。側壁保護膜13は、第2エピタキシャル成長層6の側面からのシリサイド層の形成を防止するために設けられている。側壁保護膜13は、サイドウォール絶縁膜SWの側壁にも形成されている。
上記のトランジスタを被覆して全面に層間絶縁膜9が形成されている。図示はしないが、層間絶縁膜9には、シリサイド層4,7に接続するコンタクトが埋め込まれており、層間絶縁膜9上には、当該コンタクトに接続する配線が形成されている。
本実施形態に係る半導体装置では、第2エピタキシャル成長層6のサイドウォール絶縁膜SW側の側面に側壁保護膜13が形成されている。このため、第2エピタキシャル成長層6の側面からのシリサイド化を防止することができ、シリサイド層7と半導体基板(より詳細には基板に形成されたpn接合)1間で接合リークが発生することを防止することができる。
次に、上記の本実施形態に係る半導体装置の製造方法について、図2〜図6を参照して説明する。
まず、半導体基板1に、図示しない素子分離絶縁膜およびウェルを形成する。そして、図2(a)に示すように、半導体基板1上に熱酸化法により酸化シリコン膜からなるダミーゲート絶縁膜31を形成し、LPCVD法によりポリシリコン膜を堆積した後、ポリシリコン膜上に形成したハードマスク33を用いてポリシリコン膜をドライエッチングして、ポリシリコンからなるダミーゲート32を形成する。これにより、ダミーゲート絶縁膜31、ダミーゲート32、ハードマスク33からなるダミーゲート構造体(ゲート構造体)30が半導体基板1上に形成される。ハードマスク33としては、例えば窒化シリコン膜を用いる。
次に、図2(b)に示すように、ダミーゲート構造体30を被覆するように半導体基板1上に、例えば窒化シリコン膜を堆積した後に、エッチバックを行うことにより、ダミーゲート構造体30の側壁に窒化シリコン膜からなる保護膜34を形成する。保護膜34は、後の工程においてダミーゲート32を構成するポリシリコンからエピタキシャル成長するのを防止するために設けられる。窒化シリコン膜の形成では、例えばLPCVD法によって680℃から760℃程度の温度にて約4nmの膜厚の窒化シリコン膜を形成する。
次に、活性領域における半導体基板1上の自然酸化膜を除去するため、希フッ酸(DHF)を用いた洗浄処理を行う。その後、図2(c)に示すように、ダミーゲート構造体30の両側における半導体基板1上に、エピタキシャル成長法により、ボロン(p型不純物)または砒素(n型不純物)などの不純物が混入したシリコン層からなる第1エピタキシャル成長層5を形成する。第1エピタキシャル成長層5は、エクステンション領域となる。これらの不純物は、エピタキシャル成長中(in−situ)に導入する。第1エピタキシャル成長層5の不純物濃度は、例えば1×1018〜1×1020/cm3である。
イオン注入ではなく、エピタキシャル成長中に不純物を導入することによって、不純物濃度の濃い第1エピタキシャル成長層5を形成できる。また、エピタキシャル成長は、700℃程度の低温プロセスで行われ、その後の活性化アニールも不要であることから、成長中に導入された不純物は半導体基板1内にほとんど拡散しない。これにより、第1エピタキシャル成長層5と半導体基板1との間に急峻な濃度勾配をもつpn接合を形成することができる。
次に、図3(a)に示すように、加熱した燐酸により窒化シリコンからなる保護膜34を除去した後、ダミーゲート構造体30の側壁に側壁スペーサ35を形成する。側壁スペーサ35は、後に形成されるゲート絶縁膜2が第1エピタキシャル成長層5の端部に重なる幅を規定するものである。側壁スペーサ35は、ダミーゲート構造体30を被覆するように半導体基板1上に酸化シリコン膜を堆積させた後、当該酸化シリコン膜をエッチバックすることにより形成される。酸化シリコン膜の成膜では、約650℃の成膜温度で、TEOSを原料として用いたLPCVD法により5nm程度の膜厚の酸化シリコン膜を成膜する。エッチバックは、第1エピタキシャル成長層5へのダメージが最小限になるような条件で行う。
次に、図3(b)に示すように、ダミーゲート構造体30の側壁に、側壁スペーサ35を介して、窒化シリコン膜11および酸化シリコン膜12からなるサイドウォール絶縁膜SWを形成する。サイドウォール絶縁膜SWは、ダミーゲート構造体30およびダミーゲート構造体30を被覆するように半導体基板1上に窒化シリコン膜11および酸化シリコン膜12を堆積させた後、窒化シリコン膜11および酸化シリコン膜12をエッチバックすることにより形成する。
窒化シリコン膜11は、680℃程度の成膜温度でLPCVD法により形成される。酸化シリコン膜12は、650℃程度の成膜温度でLPCVD法により形成される。フリンジ容量(ゲート電極とソース・ドレイン間の容量)を低減するために、酸化シリコンに比べて誘電率の高い窒化シリコン膜11の膜厚は最小限にする。また、窒化シリコン膜11と酸化シリコン膜12の合計膜厚は、後に形成されるゲート電極3と第2エピタキシャル成長層6との間の距離を確保して、短チャネル効果を抑制し得る膜厚とする。例えば、窒化シリコン膜11と酸化シリコン膜12の合計膜厚を70nmとし、窒化シリコン膜11の膜厚を20nm、酸化シリコン膜12の膜厚を50nmとする。窒化シリコン膜11は、本発明のエッチングストッパ膜に相当し、酸化シリコン膜12は絶縁膜に相当する。
次に、図3(c)に示すように、第1エピタキシャル成長層5上の自然酸化膜を除去するため、希フッ酸を用いた洗浄処理を行う。このときの希フッ酸により、サイドウォール絶縁膜SW中の酸化シリコン膜12の一部がエッチングされる。
次に、図4(a)に示すように、エピタキシャル成長法により、サイドウォール絶縁膜SWから露出した第1エピタキシャル成長層5上に、シリコン層からなる第2エピタキシャル成長層6を形成する。第2エピタキシャル成長層6は、サイドウォール絶縁膜SWに乗り上げるように形成される。その後、nMOSの領域における第2エピタキシャル成長層6中に、10keVの注入エネルギー、3×1015/cm2程度のドーズ量でリン(P)をイオン注入する。また、pMOSの領域における第2エピタキシャル成長層6中に、4keVの注入エネルギー、5×1015/cm2程度のドーズ量でボロン(B)をイオン注入する。これらの不純物は、半導体基板1中にまで導入される。その後、導入した不純物を活性化させるため、約1050℃でSpike−RTAを施す。なお、第1エピタキシャル成長層5の形成と同様に、エピタキシャル成長中に上記の不純物を導入してもよい。
次に、図4(b)に示すように、第2エピタキシャル成長層6上の自然酸化膜を除去するため、希フッ酸を用いた洗浄処理を行う。この際に、サイドウォール絶縁膜SWを構成する一番外側の酸化シリコン膜12が除去される。また、酸化シリコン膜からなる側壁スペーサ35の上部もエッチングされる。このようにサイドウォール絶縁膜SWが薄膜化することにより、第2エピタキシャル成長層6はサイドウォール絶縁膜SWから突き出た形状となる。
次に、図4(c)に示すように、窒化シリコン膜に対するエッチング選択比が大きい膜、例えば酸化シリコン膜を全面に成膜し、エッチバックを行うことにより、第2エピタキシャル成長層6の側面に、側壁保護膜13を形成する。このとき、側壁保護膜13はサイドウォール絶縁膜SWの側面にも形成される。酸化シリコン膜の成膜では、TEOSを用いたLPCVD法により、数nm程度の膜厚の酸化シリコン膜を成膜する。第2エピタキシャル成長層6の側面は逆テーパー形状をなしているが、TEOSを用いたLPCVDを用いることにより、第2エピタキシャル成長層6の側面と第1エピタキシャル成長層5とがなす空間に酸化シリコン膜を埋め込むことができる。
次に、第2エピタキシャル成長層6の自然酸化膜を除去するため、希フッ酸を用いた洗浄処理を施す。第2エピタキシャル成長層6の側面下に埋め込まれるようにして形成された側壁保護膜13のエッチング速度は比較的遅くなる。このため、洗浄処理時間を制御することにより、第2エピタキシャル成長層6の側面に側壁保護膜13を残したまま、第2エピタキシャル成長層6表面の自然酸化膜を除去することができる。
次に、図5(a)に示すように、第2エピタキシャル成長層6の上面にシリサイド層7を形成する。シリサイド層7の形成では、コバルトまたはニッケルからなる金属膜を形成した後に、熱処理し、金属膜と接触する部分の第2エピタキシャル成長層6表面をシリサイド化し、薬液処理により不要な金属膜を除去することにより行う。例えば、コバルトシリサイドを形成する場合には、コバルトの膜厚は例えば8nmとする。その後、コバルトの酸化防止のため、窒化チタン膜を30nm程度成膜する。
上記のシリサイド層7の形成工程において、第2エピタキシャル成長層6の側面は側壁保護膜13により保護されているため、シリサイド化は第2エピタキシャル成長層6の上面からのみ進行する。これにより、第2エピタキシャル成長層6の上面から均一な厚さのシリサイド層7が形成される。第2エピタキシャル成長層6の側面からのシリサイド層の形成が防止されるため、シリサイド層と基板間での接合リークの発生が抑制される。
次に、図5(b)に示すように、ダミーゲート構造体30を埋め込むように、全面に層間絶縁膜9を形成する。層間絶縁膜9の形成では、例えばHDP−CVD法により、酸化シリコン膜からなる層間絶縁膜9を形成する。
次に、図5(c)に示すように、窒化シリコンからなるハードマスク33を除去するまで全面エッチバックを行う。このエッチバックは、窒化シリコンと酸化シリコンの選択比が小さい条件で行う。このため、エッチバック後には、層間絶縁膜9およびダミーゲート構造体30の表面はほぼ平らな形状となる。
次に、図6(a)に示すように、ドライエッチングによりポリシリコンからなるダミーゲート32を除去した後、ウェットエッチングにより酸化シリコンからなる側壁スペーサ35およびダミーゲート絶縁膜31を除去して、ゲート開口部36を形成する。このウェットエッチングでは、サイドウォール絶縁膜SWを構成する窒化シリコン膜11がエッチングストッパとして機能する。ゲート開口部36には、側壁スペーサ35の膜厚分に相当する分だけ、第1エピタキシャル成長層5の端部が露出する。
次に、図6(b)に示すように、ゲート開口部36に露出した半導体基板1および第1エピタキシャル成長層5の端部上に、例えば酸化シリコン膜からなるゲート絶縁膜2を形成し、その後ゲート開口部36を埋め込むゲート電極3を形成する。ゲート電極3の形成では、ゲート開口部36を埋め込むようにポリシリコン膜を堆積させた後、層間絶縁膜9上に堆積した不要なポリシリコン膜をCMPにより除去することにより、ゲート開口部36内に埋め込まれたゲート電極3が形成される。
次に、図6(c)に示すように、ゲート電極3の上面にシリサイド層4を形成する。シリサイド層4の形成では、コバルトまたはニッケルからなる金属膜を形成した後に熱処理し、金属膜と接触する部分のゲート電極3表面をシリサイド化し、薬液処理により不要な金属膜を除去することにより行う。
その後、層間膜をさらに成膜する(図1参照)。この層間膜としては、例えばNSGを用いる。以降の工程としては、シリサイド層4,7に接続するコンタクトを形成し、当該コンタクトに接続する配線を形成することにより、半導体装置が完成する。
上記の本実施形態に係る半導体装置の製造方法では、自然酸化膜の除去のための洗浄処理により、サイドウォール絶縁膜SW中の酸化シリコン膜12が除去されて、サイドウォール絶縁膜SWが薄膜化し、サイドウォール絶縁膜SWから第2エピタキシャル成長層6が突き出した状態となる(図4(b)参照)。本実施形態では、突き出した第2エピタキシャル成長層6の側面に側壁保護膜13を形成するため、その後のシリサイド工程において第2エピタキシャル成長層6の側面からのシリサイド化を防止することができ、シリサイド層と基板との間での接合リークの発生が抑制される。
また、サイドウォール絶縁膜SWが薄膜化しても接合リークの問題が発生しないため、サイドウォール絶縁膜SWの全体の膜厚を確保しつつ、エッチングストッパ膜としての窒化シリコン膜11の膜厚を最小限に抑えることができる。酸化シリコン膜に比べて誘電率の高い窒化シリコン膜11の膜厚を最小限に抑えることができるため、フリンジ容量などの寄生容量を低減することができる。
寄生容量を低減できるため、持ち上げ構造の利点である優れたIon/Ioff比を維持しつつ、寄生容量による遅延を防止することができ、動作周波数を大きくすることができる。
(第2実施形態)
図7は、第2実施形態に係る半導体装置の断面図である。なお、第1実施形態と同様の構成要素には、同一の符号を付しており、その説明は省略する。
図7は、第2実施形態に係る半導体装置の断面図である。なお、第1実施形態と同様の構成要素には、同一の符号を付しており、その説明は省略する。
本実施形態では、第1実施形態とは、サイドウォール絶縁膜SWの構造が異なる。サイドウォール絶縁膜SWは、窒化シリコン膜21と、酸化シリコン膜22と、窒化シリコン膜23の積層膜により構成されている。
窒化シリコン膜21は、エッチングストッパ膜(第2エッチングストッパ膜)として機能し、ゲート電極3の側面と酸化シリコン膜22との間に介在している。
酸化シリコン膜22は、低誘電率絶縁膜(第1絶縁膜)として機能し、ゲート電極3の側面および第1エピタキシャル成長層5の一部を被覆するように形成されている。
窒化シリコン膜23は、エッチングストッパ膜(第1エッチングストッパ膜)として機能し、酸化シリコン膜22を介して、ゲート電極3の側面および第1エピタキシャル成長層5の一部を被覆するように形成されている。
本実施形態に係る半導体装置では、サイドウォール絶縁膜SWの外側に窒化シリコン膜23が設けられている。このため、後述する洗浄処理において窒化シリコン膜23がエッチングストッパ膜として機能することから、第1エピタキシャル成長層5上の酸化シリコン膜22および窒化シリコン膜23の膜厚が一定に確保される。
従って、酸化シリコン膜22および窒化シリコン膜23の膜厚分だけ第2エピタキシャル成長層6の側面を保護できることから、第2エピタキシャル成長層6の側面からのシリサイド化を防止することができ、シリサイド層7と半導体基板1との間で接合リークが発生することを防止することができる。
次に、上記の本実施形態に係る半導体装置の製造方法について、図8〜図12を参照して説明する。
まず、半導体基板1に、図示しない素子分離絶縁膜およびウェルを形成する。そして、図8(a)に示すように、第1実施形態と同様にして、半導体基板1上に、ダミーゲート絶縁膜31、ダミーゲート32、ハードマスク33からなるダミーゲート構造体30を形成する。ハードマスク33としては、例えば窒化シリコン膜を用いる。
次に、図8(b)に示すように、第1実施形態と同様にして、ダミーゲート構造体30の側壁に窒化シリコン膜からなる保護膜34を形成する。保護膜34は、後の工程においてダミーゲート32を構成するポリシリコンからエピタキシャル成長するのを防止するために設けられる。
次に、活性領域における半導体基板1上の自然酸化膜を除去するため、希フッ酸(DHF)を用いた洗浄処理を行う。その後、図8(c)に示すように、ダミーゲート構造体30の両側における半導体基板1上に、エピタキシャル成長法により、ボロン(p型不純物)または砒素(n型不純物)などの不純物が混入したシリコン層からなる第1エピタキシャル成長層5を形成する。第1エピタキシャル成長層5は、エクステンション領域となる。エピタキシャル成長中(in−situ)に不純物を導入することの利点については、第1実施形態で説明した通りである。第1エピタキシャル成長層5の不純物濃度は、例えば1×1018〜1×1020/cm3である。
次に、図9(a)に示すように、加熱した燐酸により窒化シリコンからなる保護膜34を除去した後、第1実施形態と同様にして、ダミーゲート構造体30の側壁に側壁スペーサ35を形成する。側壁スペーサ35は、後に形成されるゲート絶縁膜2が第1エピタキシャル成長層5の端部に重なる幅を規定するものである。側壁スペーサ35は、ダミーゲート構造体30を被覆するように半導体基板1上に酸化シリコン膜を堆積させた後、当該酸化シリコン膜をエッチバックすることにより形成される。
次に、図9(b)に示すように、側壁スペーサ35の側面にのみ窒化シリコン膜21を形成する。窒化シリコン膜21は、ダミーゲート構造体30および側壁スペーサ35を被覆するように全面に窒化シリコン膜を成膜した後、窒化シリコン膜をエッチバックすることにより形成される。窒化シリコン膜の成膜では、LPCVD法によって680℃から760℃程度の成膜温度で、数nmの窒化シリコン膜を堆積する。
次に、図9(c)に示すように、ダミーゲート構造体30を被覆して全面に、酸化シリコン膜22、窒化シリコン膜23、酸化シリコン膜24を堆積させた後、酸化シリコン膜24、窒化シリコン膜23、酸化シリコン膜22をエッチバックする。これにより、ダミーゲート構造体30の側面に、側壁スペーサ35を介して、窒化シリコン膜21、酸化シリコン膜22、窒化シリコン膜23、酸化シリコン膜24の4層構造のサイドウォール絶縁膜SWが形成される。
酸化シリコン膜22は、650℃程度の成膜温度でLPCVD法により形成される。窒化シリコン膜23は、680℃程度の成膜温度でLPCVD法により形成される。酸化シリコン膜24は、650℃程度の成膜温度でLPCVD法により形成される。フリンジ容量(ゲート電極とソース・ドレイン間の容量)を低減するために、酸化シリコンに比べて誘電率の高い窒化シリコン膜21,23の膜厚は最小限にする。また、酸化シリコン膜22,24と窒化シリコン膜21,23の合計膜厚は、後に形成されるゲート電極3と第2エピタキシャル成長層6との間の距離を確保して、短チャネル効果を抑制し得る膜厚とする。例えば、窒化シリコン膜21,23と酸化シリコン膜22,24の合計膜厚を70nmとし、窒化シリコン膜21の膜厚を3nmとし、酸化シリコン膜22の膜厚を40nmとし、窒化シリコン膜23の膜厚を7nmとし、酸化シリコン膜24の膜厚を20nmとする。
次に、図10(a)に示すように、第1エピタキシャル成長層5上の自然酸化膜を除去するため、希フッ酸を用いた洗浄処理を行う。このときの希フッ酸により、サイドウォール絶縁膜SW中の酸化シリコン膜24の一部がエッチングされる。
次に、図10(b)に示すように、エピタキシャル成長法により、サイドウォール絶縁膜SWから露出した第1エピタキシャル成長層5上に、シリコン層からなる第2エピタキシャル成長層6を形成する。第2エピタキシャル成長層6の膜厚は、例えば20nm〜30nmとする。その後、nMOSの領域における第2エピタキシャル成長層6中に、10keVの注入エネルギー、3×1015/cm2程度のドーズ量でリン(P)をイオン注入する。また、pMOSの領域における第2エピタキシャル成長層6中に、4keVの注入エネルギー、5×1015/cm2程度のドーズ量でボロン(B)をイオン注入する。これらの不純物は、半導体基板1中にまで導入される。その後、導入した不純物を活性化させるため、約1050℃でSpike−RTAを施す。なお、第1エピタキシャル成長層5の形成と同様に、エピタキシャル成長中に上記の不純物を導入してもよい。
次に、図10(c)に示すように、第2エピタキシャル成長層6上の自然酸化膜を除去するため、希フッ酸を用いた洗浄処理を行う。この際に、サイドウォール絶縁膜SWを構成する一番外側の酸化シリコン膜24が除去される。また、酸化シリコン膜からなる側壁スペーサ35の上部もエッチングされる。ここで、本実施形態では、サイドウォール絶縁膜SW中にエッチングストッパ膜として窒化シリコン膜23が介在していることから、エッチングの進行は窒化シリコン膜23において止まる。従って、第2エピタキシャル成長層6に隣接する酸化シリコン膜22および窒化シリコン膜23の膜厚分だけ第2エピタキシャル成長層6の側面が保護される。逆に、酸化シリコン膜22および窒化シリコン膜23の膜厚分だけ第2エピタキシャル成長層6を形成することにより、第2エピタキシャル成長層6の側面の露出を防止することができる。
次に、図11(a)に示すように、第2エピタキシャル成長層6の上面にシリサイド層7を形成する。シリサイド層7の形成では、コバルトまたはニッケルからなる金属膜を形成した後に、熱処理し、金属膜と接触する部分の第2エピタキシャル成長層6表面をシリサイド化し、薬液処理により不要な金属膜を除去することにより行う。例えば、コバルトシリサイドを形成する場合には、コバルトの膜厚は例えば8nmとする。その後、コバルトの酸化防止のため、窒化チタン膜を30nm程度成膜する。
上記のシリサイド層7の形成工程において、第2エピタキシャル成長層6の側面は酸化シリコン膜22および窒化シリコン膜23により保護されているため、シリサイド化は第2エピタキシャル成長層6の上面からのみ進行する。これにより、第2エピタキシャル成長層6の上面から均一な厚さのシリサイド層7が形成される。第2エピタキシャル成長層6の側面からのシリサイド層の形成が防止されるため、シリサイド層と基板間で接合リークの発生が抑制される。
次に、図11(b)に示すように、ダミーゲート構造体30を埋め込むように、全面に層間絶縁膜9を形成する。層間絶縁膜9の形成では、例えばHDP−CVD法により、酸化シリコン膜からなる層間絶縁膜9を形成する。
次に、図11(c)に示すように、窒化シリコンからなるハードマスク33を除去するまで全面エッチバックを行う。このエッチバックは、窒化シリコンと酸化シリコンの選択比が小さい条件で行う。このため、エッチバック後には、層間絶縁膜9およびダミーゲート構造体30の表面はほぼ平らな形状となる。
次に、図12(a)に示すように、ドライエッチングによりポリシリコンからなるダミーゲート32を除去した後、ウェットエッチングにより酸化シリコンからなる側壁スペーサ35およびダミーゲート絶縁膜31を除去して、ゲート開口部36を形成する。このウェットエッチングでは、サイドウォール絶縁膜SWを構成する窒化シリコン膜21がエッチングストッパとして機能する。ゲート開口部36には、側壁スペーサ35の膜厚分に相当する分だけ、第1エピタキシャル成長層5の端部が露出する。
次に、図12(b)に示すように、ゲート開口部36に露出した半導体基板1および第1エピタキシャル成長層5の端部上に、例えば酸化シリコン膜からなるゲート絶縁膜2を形成し、その後ゲート開口部36を埋め込むゲート電極3を形成する。ゲート電極3の形成では、ゲート開口部36を埋め込むようにポリシリコン膜を堆積させた後、層間絶縁膜9上に堆積した不要なポリシリコン膜をCMPにより除去することにより、ゲート開口部36内に埋め込まれたゲート電極3が形成される。
次に、図12(c)に示すように、ゲート電極3の上面にシリサイド層4を形成する。シリサイド層4の形成では、コバルトまたはニッケルからなる金属膜を形成した後に熱処理し、金属膜と接触する部分のゲート電極3表面をシリサイド化し、薬液処理により不要な金属膜を除去することにより行う。
その後、層間膜をさらに成膜する(図7参照)。この層間膜としては、例えばNSGを用いる。以降の工程としては、シリサイド層4,7に接続するコンタクトを形成し、当該コンタクトに接続する配線を形成することにより、半導体装置が完成する。
上記の本実施形態に係る半導体装置の製造方法では、サイドウォール絶縁膜SW中にエッチングストッパ膜として窒化シリコン膜23が介在していることから、自然酸化膜の除去のための洗浄処理によるエッチングの進行は窒化シリコン膜23において止まる(図10(c)参照)。従って、窒化シリコン膜23およびその下層の酸化シリコン膜22の膜厚分だけ、隣接する第2エピタキシャル成長層6の側面が保護される。従って、その後のシリサイド工程において第2エピタキシャル成長層6の側面からのシリサイド化を防止することができ、シリサイド層と基板間での接合リークの発生が抑制される。
また、窒化シリコン膜23の内側と外側に酸化シリコン膜22,24を設けて、サイドウォール絶縁膜SWに占める窒化シリコン膜23の膜厚を最小限に抑えることにより、フリンジ容量などの寄生容量を低減することができる。
寄生容量を低減できるため、持ち上げ構造の利点である優れたIon/Ioff比を維持しつつ、寄生容量による遅延を防止することができ、動作周波数を大きくすることができる。
(第3実施形態)
図13は、第3実施形態に係る半導体装置の断面図である。なお、第2実施形態と同様の構成要素には、同一の符号を付しており、その説明は省略する。
図13は、第3実施形態に係る半導体装置の断面図である。なお、第2実施形態と同様の構成要素には、同一の符号を付しており、その説明は省略する。
本実施形態では、サイドウォール絶縁膜SWは、窒化シリコン膜21aと、酸化シリコン膜22と、窒化シリコン膜23の積層膜により構成されている。本実施形態では、第2実施形態と異なり、エッチングストッパ膜(第2エッチングストッパ膜)として機能する窒化シリコン膜21aは、ゲート電極3の側面と酸化シリコン膜22との間並びに第1エピタキシャル成長層5と酸化シリコン膜22との間に介在している。
本実施形態に係る半導体装置では、サイドウォール絶縁膜SWの外側に窒化シリコン膜23が設けられている。このため、後述する洗浄処理において窒化シリコン膜23がエッチングストッパ膜として機能することから、第1エピタキシャル成長層5上の酸化シリコン膜22および窒化シリコン膜23の膜厚が一定に確保される。
従って、酸化シリコン膜22および窒化シリコン膜23の膜厚分だけ第2エピタキシャル成長層6の側面を保護できることから、第2エピタキシャル成長層6の側面からのシリサイド化を防止することができ、シリサイド層7と半導体基板1間で接合リークが発生することを防止することができる。
次に、上記の本実施形態に係る半導体装置の製造方法について、図14〜図18を参照して説明する。
まず、半導体基板1に、図示しない素子分離絶縁膜およびウェルを形成する。そして、図14(a)に示すように、第1実施形態と同様にして、半導体基板1上に、ダミーゲート絶縁膜31、ダミーゲート32、ハードマスク33からなるダミーゲート構造体30を形成する。ハードマスク33としては、例えば窒化シリコン膜を用いる。
次に、図14(b)に示すように、第1実施形態と同様にして、ダミーゲート構造体30の側壁に窒化シリコン膜からなる保護膜34を形成する。保護膜34は、後の工程においてダミーゲート32を構成するポリシリコンからエピタキシャル成長するのを防止するために設けられる。
次に、活性領域における半導体基板1上の自然酸化膜を除去するため、希フッ酸(DHF)を用いた洗浄処理を行う。その後、図14(c)に示すように、ダミーゲート構造体30の両側における半導体基板1上に、エピタキシャル成長法により、ボロン(p型不純物)または砒素(n型不純物)などの不純物が混入したシリコン層からなる第1エピタキシャル成長層5を形成する。第1エピタキシャル成長層5は、エクステンション領域となる。エピタキシャル成長中(in−situ)に不純物を導入することの利点については、第1実施形態で説明した通りである。第1エピタキシャル成長層5の不純物濃度は、例えば1×1018〜1×1020/cm3である。
次に、図15(a)に示すように、加熱した燐酸により窒化シリコンからなる保護膜34を除去した後、第1実施形態と同様にして、ダミーゲート構造体30の側壁に側壁スペーサ35を形成する。側壁スペーサ35は、後に形成されるゲート絶縁膜2が第1エピタキシャル成長層5の端部に重なる幅を規定するものである。側壁スペーサ35は、ダミーゲート構造体30を被覆するように半導体基板1上に酸化シリコン膜を堆積させた後、当該酸化シリコン膜をエッチバックすることにより形成される。
次に、図15(b)に示すように、側壁スペーサ35および第1エピタキシャル成長層5を被覆して全面に、窒化シリコン膜21aを形成する。窒化シリコン膜21aの成膜では、LPCVD法によって680℃から760℃程度の成膜温度で、数nmの窒化シリコン膜を堆積する。本実施形態では、第2実施形態と異なり、窒化シリコン膜21aのエッチバックを施さない分だけ製造工程が削減される。
次に、図15(c)に示すように、ダミーゲート構造体30を被覆して全面に、酸化シリコン膜22、窒化シリコン膜23、酸化シリコン膜24を堆積させた後、酸化シリコン膜24、窒化シリコン膜23、酸化シリコン膜22、窒化シリコン膜21aをエッチバックする。これにより、ダミーゲート構造体30の側面に、側壁スペーサ35を介して、窒化シリコン膜21a、酸化シリコン膜22、窒化シリコン膜23、酸化シリコン膜24の4層構造のサイドウォール絶縁膜SWが形成される。
酸化シリコン膜22は、650℃程度の成膜温度でLPCVD法により形成される。窒化シリコン膜23は、680℃程度の成膜温度でLPCVD法により形成される。酸化シリコン膜24は、650℃程度の成膜温度でLPCVD法により形成される。フリンジ容量(ゲート電極とソース・ドレイン間の容量)を低減するために、酸化シリコンに比べて誘電率の高い窒化シリコン膜21a,23の膜厚は最小限にする。また、酸化シリコン膜22,24と窒化シリコン膜21a,23の合計膜厚は、後に形成されるゲート電極3と第2エピタキシャル成長層6との間の距離を確保して、短チャネル効果を抑制し得る膜厚とする。例えば、窒化シリコン膜21a,23と酸化シリコン膜22,24の合計膜厚を70nmとし、窒化シリコン膜21aの膜厚を3nmとし、酸化シリコン膜22の膜厚を40nmとし、窒化シリコン膜23の膜厚を7nmとし、酸化シリコン膜24の膜厚を20nmとする。
次に、図16(a)に示すように、第1エピタキシャル成長層5上の自然酸化膜を除去するため、希フッ酸を用いた洗浄処理を行う。このときの希フッ酸により、サイドウォール絶縁膜SW中の酸化シリコン膜24の一部がエッチングされる。
次に、図16(b)に示すように、エピタキシャル成長法により、サイドウォール絶縁膜SWから露出した第1エピタキシャル成長層5上に、シリコン層からなる第2エピタキシャル成長層6を形成する。第2エピタキシャル成長層6の膜厚は、例えば20nm〜30nmとする。その後、nMOSの領域における第2エピタキシャル成長層6中に、10keVの注入エネルギー、3×1015/cm2程度のドーズ量でリン(P)をイオン注入する。また、pMOSの領域における第2エピタキシャル成長層6中に、4keVの注入エネルギー、5×1015/cm2程度のドーズ量でボロン(B)をイオン注入する。これらの不純物は、半導体基板1中にまで導入される。その後、導入した不純物を活性化させるため、約1050℃でSpike−RTAを施す。なお、第1エピタキシャル成長層5の形成と同様に、エピタキシャル成長中に上記の不純物を導入してもよい。
次に、図16(c)に示すように、第2エピタキシャル成長層6上の自然酸化膜を除去するため、希フッ酸を用いた洗浄処理を行う。この際に、サイドウォール絶縁膜SWを構成する一番外側の酸化シリコン膜24が除去される。また、酸化シリコン膜からなる側壁スペーサ35の上部もエッチングされる。ここで、本実施形態では、サイドウォール絶縁膜SW中にエッチングストッパ膜として窒化シリコン膜23が介在していることから、エッチングの進行は窒化シリコン膜23において止まる。従って、第2エピタキシャル成長層6に隣接する酸化シリコン膜22および窒化シリコン膜23の膜厚分だけ第2エピタキシャル成長層6の側面が保護される。逆に、酸化シリコン膜22および窒化シリコン膜23の膜厚分だけ第2エピタキシャル成長層6を形成することにより、第2エピタキシャル成長層6の側面の露出を防止することができる。
次に、図17(a)に示すように、第2エピタキシャル成長層6の上面にシリサイド層7を形成する。シリサイド層7の形成では、コバルトまたはニッケルからなる金属膜を形成した後に、熱処理し、金属膜と接触する部分の第2エピタキシャル成長層6表面をシリサイド化し、薬液処理により不要な金属膜を除去することにより行う。例えば、コバルトシリサイドを形成する場合には、コバルトの膜厚は例えば8nmとする。その後、コバルトの酸化防止のため、窒化チタン膜を30nm程度成膜する。
上記のシリサイド層7の形成工程において、第2エピタキシャル成長層6の側面は酸化シリコン膜22および窒化シリコン膜23により保護されているため、シリサイド化は第2エピタキシャル成長層6の上面からのみ進行する。これにより、第2エピタキシャル成長層6の上面から均一な厚さのシリサイド層7が形成される。第2エピタキシャル成長層6の側面からのシリサイド層の形成が防止されるため、シリサイド層と基板間での接合リークの発生が抑制される。
次に、図17(b)に示すように、ダミーゲート構造体30を埋め込むように、全面に層間絶縁膜9を形成する。層間絶縁膜9の形成では、例えばHDP−CVD法により、酸化シリコン膜からなる層間絶縁膜9を形成する。
次に、図17(c)に示すように、窒化シリコンからなるハードマスク33を除去するまで全面エッチバックを行う。このエッチバックは、窒化シリコンと酸化シリコンの選択比が小さい条件で行う。このため、エッチバック後には、層間絶縁膜9およびダミーゲート構造体30の表面はほぼ平らな形状となる。
次に、図18(a)に示すように、ドライエッチングによりポリシリコンからなるダミーゲート32を除去した後、ウェットエッチングにより酸化シリコンからなる側壁スペーサ35およびダミーゲート絶縁膜31を除去して、ゲート開口部36を形成する。このウェットエッチングでは、サイドウォール絶縁膜SWを構成する窒化シリコン膜21aがエッチングストッパとして機能する。ゲート開口部36には、側壁スペーサ35の膜厚分に相当する分だけ、第1エピタキシャル成長層5の端部が露出する。
次に、図18(b)に示すように、ゲート開口部36に露出した半導体基板1および第1エピタキシャル成長層5の端部上に、例えば酸化シリコン膜からなるゲート絶縁膜2を形成し、その後ゲート開口部36を埋め込むゲート電極3を形成する。ゲート電極3の形成では、ゲート開口部36を埋め込むようにポリシリコン膜を堆積させた後、層間絶縁膜9上に堆積した不要なポリシリコン膜をCMPにより除去することにより、ゲート開口部36内に埋め込まれたゲート電極3が形成される。
次に、図18(c)に示すように、ゲート電極3の上面にシリサイド層4を形成する。シリサイド層4の形成では、コバルトまたはニッケルからなる金属膜を形成した後に熱処理し、金属膜と接触する部分のゲート電極3表面をシリサイド化し、薬液処理により不要な金属膜を除去することにより行う。
その後、層間膜をさらに成膜する(図13参照)。この層間膜としては、例えばNSGを用いる。以降の工程としては、シリサイド層4,7に接続するコンタクトを形成し、当該コンタクトに接続する配線を形成することにより、半導体装置が完成する。
上記の本実施形態に係る半導体装置の製造方法では、第2実施形態と同様の理由により、シリサイド工程において第2エピタキシャル成長層6の側面からのシリサイド化を防止することができ、シリサイド層と基板(より詳細には基板に形成されたpn接合)との接合リークの発生が抑制される。その結果、第2実施形態と同様の効果を奏することができる。
さらに、本実施形態では、第2実施形態と異なり、窒化シリコン膜21aのエッチバックを施さない分だけ製造工程を削減することができる。
本発明は、上記の実施形態の説明に限定されない。
本実施形態では、ゲート絶縁膜2として酸化シリコン膜を形成する例について説明したが、例えばHfO2等の高誘電率膜(High−k膜)を形成してもよい。また、ゲート電極3として、ポリシリコンを用いる例について説明したが、金属膜を形成してもよい。ゲート電極3として金属膜を用いる場合には、シリサイド層4の形成は不要である。
本実施形態では、ゲート絶縁膜2として酸化シリコン膜を形成する例について説明したが、例えばHfO2等の高誘電率膜(High−k膜)を形成してもよい。また、ゲート電極3として、ポリシリコンを用いる例について説明したが、金属膜を形成してもよい。ゲート電極3として金属膜を用いる場合には、シリサイド層4の形成は不要である。
また、第1エピタキシャル成長層5の端部とゲート電極3とオーバーラップさせるためゲート構造体としてダミーゲート構造体30を形成し、その後除去する例について説明したが、ダミーゲート絶縁膜31およびダミーゲート32をそのままゲート絶縁膜およびゲート電極として用いても良い。この場合には、窒化シリコン膜21,21aの形成は不要である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
1…半導体基板、2…ゲート絶縁膜、3…ゲート電極、4…シリサイド層、5…第1エピタキシャル成長層、6…第2エピタキシャル成長層、7…シリサイド層、9…層間絶縁膜、11…窒化シリコン膜、12…酸化シリコン膜、13…側壁保護膜、21…窒化シリコン膜、21a…窒化シリコン膜、22…酸化シリコン膜、23…窒化シリコン膜、24…酸化シリコン膜、30…ダミーゲート構造体、31…ダミーゲート絶縁膜、32…ダミーゲート、33…ハードマスク、34…保護膜、35…側壁スペーサ、36…ゲート開口部、SW…サイドウォール絶縁膜
Claims (12)
- 半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側における前記半導体基板上に形成され、エクステンション領域となる第1エピタキシャル成長層と、
前記ゲート電極の側面および前記第1エピタキシャル成長層の一部を被覆するサイドウォール絶縁膜と、
前記サイドウォール絶縁膜から露出した前記第1エピタキシャル成長層上に形成された、ソースあるいはドレインとなる第2エピタキシャル成長層と、
前記サイドウォール絶縁膜から突き出た前記第2エピタキシャル成長層の側面に形成され、当該側面におけるシリサイド層の形成を防止する側壁保護膜と、
前記第2エピタキシャル成長層の表面に形成されたシリサイド層と
を有する半導体装置。 - 前記ゲート絶縁膜は、前記第1エピタキシャル成長層の端部に対してオーバーラップして形成された
請求項1記載の半導体装置。 - 半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側における前記半導体基板上に形成され、エクステンション領域となる第1エピタキシャル成長層と、
前記ゲート電極の側面および前記第1エピタキシャル成長層の一部を被覆する多層のサイドウォール絶縁膜と、
前記サイドウォール絶縁膜から露出した前記第1エピタキシャル成長層上に形成された、ソースあるいはドレインとなる第2エピタキシャル成長層と、
前記第2エピタキシャル成長層の表面に形成されたシリサイド層と
を有し、
前記サイドウォール絶縁膜は、前記第1エピタキシャル成長層側から順に、第1絶縁膜と、前記第1絶縁膜よりも誘電率が高く前記第2エピタキシャル成長層の側面の露出を抑制する第1エッチングストッパ膜と
を有する半導体装置。 - 前記サイドウォール絶縁膜は、前記ゲート電極と前記第1絶縁膜との間に介在する第2エッチングストッパ膜をさらに有する
請求項3記載の半導体装置。 - 前記サイドウォール絶縁膜は、前記ゲート電極と前記第1絶縁膜との間、並びに前記第1エピタキシャル成長層と前記第1絶縁膜との間に介在する第2エッチングストッパ膜をさらに有する
請求項3記載の半導体装置。 - 半導体基板上にゲート構造体を形成する工程と、
前記ゲート構造体の両側における前記半導体基板上に、エクステンション領域となる第1エピタキシャル成長層を形成する工程と、
前記第1エピタキシャル成長層上に、前記ゲート構造体の側面を被覆するサイドウォール絶縁膜を形成する工程と、
前記サイドウォール絶縁膜から露出した前記第1エピタキシャル成長層上に、ソースあるいはドレインとなる第2エピタキシャル成長層を形成する工程と、
前記第2エピタキシャル成長層上の自然酸化膜を除去する洗浄処理を行う工程と、
前記洗浄処理によって前記サイドウォール絶縁膜の一部が除去されることにより、前記サイドウォール絶縁膜から突き出た前記第2エピタキシャル成長層の側面に、側壁保護膜を形成する工程と、
前記第2エピタキシャル成長層の表面にシリサイド層を形成する工程と
を有する半導体装置の製造方法。 - 前記サイドウォール絶縁膜を形成する工程は、
前記ゲート構造体を被覆するように前記第1エピタキシャル成長層上に、エッチングストッパ膜と、前記エッチングストッパ膜よりも誘電率の低い絶縁膜を含む積層膜を堆積する工程と、
前記積層膜をエッチバックして、前記ゲート構造体の側面に前記エッチングストッパ膜と前記絶縁膜を含むサイドウォール絶縁膜を形成する工程と
を有する請求項6記載の半導体装置の製造方法。 - 前記第1エピタキシャル成長層を形成する工程の後、前記サイドウォール絶縁膜を形成する工程の前に、前記ゲート構造体の側面を被覆する側壁スペーサを形成する工程をさらに有し、
前記ゲート構造体を形成する工程の後に、
前記ゲート構造体および前記側壁スペーサを除去して、前記半導体基板および前記第1エピタキシャル成長層の端部を露出させるゲート開口部を形成する工程と、
前記ゲート開口部に露出した前記半導体基板および前記第1エピタキシャル成長層の端部上に、ゲート絶縁膜を介してゲート電極を形成する工程と
を有する請求項6記載の半導体装置の製造方法。 - 半導体基板上にゲート構造体を形成する工程と、
前記ゲート構造体の両側における前記半導体基板上に、エクステンション領域となる第1エピタキシャル成長層を形成する工程と、
前記ゲート構造体を被覆するように前記第1エピタキシャル成長層上に、第1絶縁膜、前記第1絶縁膜よりも誘電率の高い第1エッチングストッパ膜、第2絶縁膜を含む積層膜を堆積させる工程と、
前記積層膜をエッチバックして、前記第1エピタキシャル成長層上に前記ゲート構造体の側面を被覆するサイドウォール絶縁膜を形成する工程と
前記サイドウォール絶縁膜から露出した前記第1エピタキシャル成長層上に、ソースあるいはドレインとなる第2エピタキシャル成長層を形成する工程と、
前記サイドウォール絶縁膜中の前記第1エッチングストッパ膜により前記第2エピタキシャル成長層の側面の露出を抑制した状態で、前記第2エピタキシャル成長層上の自然酸化膜を除去する洗浄処理を行う工程と、
前記第2エピタキシャル成長層の表面にシリサイド層を形成する工程と
を有する半導体装置の製造方法。 - 前記第1エピタキシャル成長層を形成する工程の後、前記積層膜を形成する工程の前に、前記ゲート構造体の側面を被覆する第2エッチングストッパ膜を形成する工程をさらに有し、
前記サイドウォール絶縁膜を形成する工程において、前記第2エッチングストッパ膜、前記第1絶縁膜、前記第1エッチングストッパ膜、前記第2絶縁膜を含むサイドウォール絶縁膜を形成する
請求項9記載の半導体装置の製造方法。 - 前記第1エピタキシャル成長層を形成する工程の後、前記積層膜を形成する工程の前に、前記ゲート構造体の側面および前記第1エピタキシャル成長層を被覆する第2エッチングストッパ膜を形成する工程をさらに有し、
前記サイドウォール絶縁膜を形成する工程において、前記第2エッチングストッパ膜、前記第1絶縁膜、前記第1エッチングストッパ膜、前記第2絶縁膜を含むサイドウォール絶縁膜を形成する
請求項9記載の半導体装置の製造方法。 - 前記第1エピタキシャル成長層を形成する工程の後、前記サイドウォール絶縁膜を形成する工程の前に、前記ゲート構造体の側面を被覆する側壁スペーサを形成する工程をさらに有し、
前記ゲート構造体を形成する工程の後に、
前記ゲート構造体および前記側壁スペーサを除去して、前記半導体基板および前記第1エピタキシャル成長層の端部を露出させるゲート開口部を形成する工程と、
前記ゲート開口部に露出した前記半導体基板および前記第1エピタキシャル成長層の端部上に、ゲート絶縁膜を介してゲート電極を形成する工程と
を有する請求項9記載の半導体装置の製造方法。
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WO2008065616A1 (en) * | 2006-12-02 | 2008-06-05 | Nxp B.V. | Method of manufacturing an insulated gate field effect transistor |
JP2009218265A (ja) * | 2008-03-07 | 2009-09-24 | Sony Corp | 半導体装置および半導体装置の製造方法 |
KR20160116663A (ko) * | 2015-03-31 | 2016-10-10 | 삼성전자주식회사 | 반도체 소자의 제조방법 |
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2005
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