JP2006269760A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】チャネル領域が形成される半導体基板面に対してエクステンション部の実効的な深さを浅くして、短チャネル効果の抑制を図った半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板1上に形成され、導電性不純物を含み、エクステンションとなる2つの第1エピタキシャル成長層6と、第1エピタキシャル成長層6上に形成され、ソースあるいはドレインとなる2つの第2エピタキシャル成長層8と、2つの第1エピタキシャル成長層6の間における半導体基板1のチャネル領域上に、ゲート絶縁膜4を介して形成されたゲート電極5とを有する。第1エピタキシャル成長層6の底面に対して、チャネル領域における半導体基板面が掘り下げられている。
【選択図】図1

Description

本発明は、半導体装置およびその製造方法に関し、特に、エピタキシャル成長層によりエクステンションおよびソース・ドレインが形成された半導体装置およびその製造方法に関する。

トランジスタの世代が進む中で、微細化によるスケーリングも絶え間なく行われている。国際半導体技術ロードマップ(ITRS)上では、hp(half pitch)32nm世代と呼ばれているトランジスタで、20nm以下のゲート長(Lg)が予想されている。この世代のトランジスタに対しては、ゲート長と合わせて、ゲート絶縁膜の実効膜厚(EOT:Effective Oxide Thickness)や、拡散層の深さ(Xj)も合わせてスケーリングする必要がある。

ゲート絶縁膜の実効膜厚EOTのスケーリングは駆動能力(Ids)の確保のため、拡散層の深さXjのスケーリングは短チャネル効果(SCE:Short Channel Effect)の抑制のために必要である。特に拡散層の深さXjのスケーリングに対しては、厳しい制約がある。20nm以下のゲート長Lgでトランジスタを形成する場合、エクステンション(Extension)部となる拡散層は5nm以下の浅さが必要と考えられる。

しかしながら、この極浅のpn接合を形成しようとするときの主な問題は、イオン注入技術、活性化のアニール技術が現状では確立されていないという2点である。5nmの拡散層深さXjを実現できたと仮定しても、その薄さ故に、生じる寄生抵抗が増加するという点も問題となる。

そこで、エクステンション部をもとのシリコン基板面よりも上に持ち上げて、シリコン基板下の拡散層深さXjは浅く保ったまま、エクステンション部の抵抗を下げるというコンセプトの持ち上げエクステンション(Raised Extension)構造が提案されている(特許文献1,2,3参照)。
特開2000−82813号公報 特開2000−269495号公報 特開2001−144290号公報

しかしながら、エクステンション部中の不純物が、その後の製造工程中の熱により、基板に熱拡散することを完全に防止することは困難な状況にある。このため、チャネルが形成される基板面に対するエクステンション部の実効的な深さが必要以上に大きくなってしまうというという問題がある。

本発明は上記の事情に鑑みてなされたものであり、その目的は、チャネル領域が形成される半導体基板面に対してエクステンション部の実効的な深さを浅くして、短チャネル効果の抑制を図った半導体装置を提供することにある。

本発明の他の目的は、チャネル領域が形成される半導体基板面に対してエクステンション部の実効的な深さを精度良く浅くすることができる半導体装置の製造方法を提供することにある。

上記の目的を達成するため、本発明の半導体装置は、半導体基板上に形成され、導電性不純物を含み、エクステンションとなる2つの第1エピタキシャル成長層と、前記第1エピタキシャル成長層上に形成され、ソースあるいはドレインとなる2つの第2エピタキシャル成長層と、2つの前記第1エピタキシャル成長層の間における前記半導体基板のチャネル領域上に、ゲート絶縁膜を介して形成されたゲート電極とを有し、前記第1エピタキシャル成長層の底面に対して、前記チャネル領域における半導体基板面が掘り下げられて形成されたものである。

上記の本発明の半導体装置では、半導体基板上に形成された導電性不純物を含む第1エピタキシャル成長層によりエクステンションが構成される。ここで、第1エピタキシャル成長層中の導電性不純物が半導体基板内に拡散している場合には、半導体基板面に対する実効的なエクステンションの接合深さが深くなる。この場合であっても、本発明では、第1エピタキシャル成長層の底面に対して、チャネル領域における半導体基板面が掘り下げられていることから、チャネル領域におけるエクステンションの接合深さが浅くなる。

上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板上にダミーゲート構造体を形成する工程と、前記ダミーゲート構造体の両側における前記半導体基板上に、導電性不純物を含み、エクステンションとなる2つの第1エピタキシャル成長層を形成する工程と、前記各第1エピタキシャル成長層上に、ソースあるいはドレインとなる第2エピタキシャル成長層を形成する工程と、前記ダミーゲート構造体の周囲を覆い、前記ダミーゲート構造体の上面を露出させる層間絶縁膜を形成する工程と、前記ダミーゲート構造体を除去して、前記半導体基板を露出させるゲート開口部を形成する工程と、前記第1エピタキシャル成長層の底面に対して、前記ゲート開口部に露出した半導体基板面を掘り下げる工程と、前記ゲート開口部における前記半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート開口部を埋め込むゲート電極を形成する工程とを有する。

上記の本発明の半導体装置の製造方法では、ゲート開口部を形成した後に、第1エピタキシャル成長層の底面に対して、ゲート開口部に露出した半導体基板面を掘り下げている。第1エピタキシャル成長層の形成後からゲート開口部の形成までの工程における熱により、第1エピタキシャル成長層中の導電性不純物が半導体基板の深さ方向に拡散したとしても、チャネル領域における半導体基板面に対するエクステンションの実効的な接合深さが浅くなる。第1エピタキシャル成長層中の導電性不純物がチャネル領域に横方向拡散した場合であっても、当該拡散部分は除去される。

本発明の半導体装置によれば、チャネル領域が形成される半導体基板面に対してエクステンション部の実効的な深さを浅くして、短チャネル効果の抑制を図った半導体装置を実現できる。
本発明の半導体装置の製造方法によれば、チャネル領域が形成される半導体基板面に対してエクステンション部の実効的な深さを精度良く浅くすることができる。

以下に、本発明の半導体装置の実施の形態について、図面を参照して説明する。本実施形態では、n型のMISトランジスタを例として図面を参照して述べる。なお、p型のMISトランジスタについては、適宜導電型を逆にすることによって、以下の記述が同様に適用される。

(第1実施形態)
図1は、本実施形態に係る半導体装置の断面図である。

例えばシリコン基板からなる半導体基板1には、活性領域を区画する例えばSTI(Shallow Trench Isolation)からなる素子分離絶縁膜2が形成されている。なお、半導体基板1の材料は、シリコン(Si)以外に、ゲルマニウム(Ge)、GeとSiの化合物、あるいは歪Siを用いても良い。素子分離絶縁膜2が形成されていない活性領域に、チャネルの反転層が形成されるp型ウェル3が形成されている。

半導体基板1上には、エクステンション部となる2つの第1エピタキシャル成長層6が所定間隔だけ離れて形成されている。第1エピタキシャル成長層6には、n型不純物が導入されている。各第1エピタキシャル成長層6は、その対向側に傾斜端面を有している。

第1エピタキシャル成長層6の傾斜端面の角度や曲率は、トランジスタの性能に影響する。このため、第1エピタキシャル成長層6の傾斜端面の角度や曲率は、短チャネル効果を抑制しつつ、駆動電流が最も大きくなるように最適化する。

第1エピタキシャル成長層6の間(チャネル領域となる)における基板面は、第1エピタキシャル成長層6の底面(第1エピタキシャル成長層6を形成した基板面)よりも掘り下げられている。掘り下げられた半導体基板1および第1エピタキシャル成長層6の傾斜端面上には、ゲート絶縁膜4を介してゲート電極5が形成されている。

第1エピタキシャル成長層6の傾斜端面に対してゲート電極5がオーバーラップしていることで、トランジスタを駆動させる際に、第1エピタキシャル成長層6により構成されるエクステンション部に蓄積層ができ、チャネルへのキャリアの注入量が大幅に増加する。

ゲート電極5の側面が、第1エピタキシャル成長層6上に形成されたサイドウォール絶縁膜7により覆われている。サイドウォール絶縁膜7は、例えば、窒化シリコン膜7aと、酸化シリコン膜7bにより形成されている。

サイドウォール絶縁膜7に覆われていない第1エピタキシャル成長層6上には、ソースあるいはドレインとなる第2エピタキシャル成長層8が形成されている。第2エピタキシャル成長層8には、n型不純物が導入されている。サイドウォール絶縁膜7は、ゲート電極5と第2エピタキシャル成長層8との距離を確保するために設けられている。

第2エピタキシャル成長層8の表面には、シリサイド層10が形成されている。シリサイド層10は、コンタクト抵抗を低減するために設けられる。シリサイド層10は、例えばコバルトシリサイドや、ニッケルシリサイドからなる。

上記のMISトランジスタを被覆して全面に層間絶縁膜12が形成されている。図示はしないが、層間絶縁膜12には、シリサイド層10に接続するコンタクトが埋め込まれ、層間絶縁膜12上には当該コンタクトに接続する配線が形成されている。

上記の本実施形態に係る半導体装置は、半導体基板1上に形成された第1エピタキシャル成長層6により主としてエクステンション部が構成される、いわゆる持ち上げエクステンション(Raised Extension)構造を採用する。さらに、本実施形態では、ゲート電極5下のチャネル領域における半導体基板面が、第1エピタキシャル成長層6の底面よりも掘り下げられたリセス構造を採用する。

これにより、第1エピタキシャル成長層6中の不純物が基板内(p型ウェル3内)に拡散した場合においても、チャネルが形成される基板面に対するエクステンション部の実効的な接合深さを浅くすることができる。

この結果、エクステンション部の厚さを確保した状態で、チャネル領域における半導体基板面からのエクステンション部の接合深さを浅くすることができることから、短チャネル効果を抑制することができる。

また、第1エピタキシャル成長層6の傾斜端面に対するゲート電極5のオーバーラップ幅や、第1エピタキシャル成長層6の傾斜端面の曲率および角度を制御することにより、駆動電流を向上させることができる。

次に、上記の半導体装置の製造方法について、図2〜図11を参照して説明する。

まず、図2(a)に示すように、例えばSTI技術を用いて、半導体基板1に素子間分離のための素子分離絶縁膜2を形成する。

次に、図2(b)に示すように、半導体基板1にボロンなどのp型不純物をイオン注入し、さらに必要に応じて閾値電圧調整を行うためのイオン注入を行った後、活性化アニールを行うことにより、p型ウェル3を形成する。

次に、図3(a)に示すように、半導体基板1上に、例えば熱酸化法により3〜5nm程度の膜厚の酸化シリコン膜21aを形成する。続いて、酸化シリコン膜21a上に、例えばCVD(Chemical Vapor Deposition)法により、150nm〜200nm程度の膜厚のポリシリコン層22aを形成する。後述するポリシリコン層22aの加工時の型崩れを防止するために、必要に応じてアニール処理を行う。なお、ポリシリコン層22aに代えて、アモルファスシリコン層や、不純物を導入したアモルファスシリコン層を形成してもよい。

次に、図3(b)に示すように、ポリシリコン層22a上に例えば窒化シリコン膜を堆積させ、リソグラフィ技術およびエッチング技術により窒化シリコン膜を加工して、ゲート電極に対応したパターンのハードマスク23を形成する。ハードマスク23の厚さは、例えば30nm〜100nmの範囲から選択される。

次に、図4(a)に示すように、ハードマスク23をエッチングマスクとして、ポリシリコン層22aおよび酸化シリコン膜21aをドライエッチングすることにより、ダミーゲート22およびダミーゲート絶縁膜21を形成する。これにより、ダミーゲート絶縁膜21、ダミーゲート22、ハードマスク23からなるダミーゲート構造体20が形成される。

次に、図4(b)に示すように、ダミーゲート構造体20を被覆するように半導体基板1上に、例えばCVD法により窒化シリコン膜を堆積した後に、異方性のドライエッチング(エッチバック)を行うことにより、ダミーゲート構造体20の側壁に第1側壁スペーサ24を形成する。第1側壁スペーサ24の厚さは、例えば1〜2nmである。その後、必要に応じて、短チャネル効果を抑制するために、必要に応じてp型ウェル3へのイオン注入および活性化アニール処理を行う。

次に、図5(a)に示すように、ダミーゲート構造体20および第1側壁スペーサ24から露出した半導体基板1の表面に、エピタキシャル成長法により、砒素またはリンなどのn型不純物が混入したシリコン層からなる第1エピタキシャル成長層6を形成する。エクステンション部となる第1エピタキシャル成長層6の厚さは、例えば40〜50nmである。このときの不純物濃度は、例えば1×1018〜1×1020/cmである。

このエピタキシャル成長は、800℃以下の低温プロセスで行われるため、成長中に導入された不純物は半導体基板1(p型ウェル3)内にほとんど拡散しないことから、第1エピタキシャル成長層6とp型ウェル3との間に急峻な濃度勾配をもつpn接合を形成することができる。さらに、不純物は活性化しているために、その後の工程で活性化のための熱処理を行う必要がないことから、半導体基板1への不純物拡散をさらに抑制することができる。これにより、低抵抗の第1エピタキシャル成長層6を形成しつつ、トランジスタの短チャネル効果を抑制することができる。

エピタキシャル成長における成長条件に応じて、ダミーゲート構造体20側における第1エピタキシャル成長層6には傾斜端面が形成される。この傾斜端面が基板面とのなす角度(ファセット)が、20〜70°の範囲で一定の値をもつ。この角度が小さすぎる場合は、第1エピタキシャル成長層6の寄生抵抗が増大してしまう。また、角度が大きすぎる場合にはゲート電極と第1エピタキシャル成長層6との間の寄生容量が大きくなり、あるいは、後述するようにゲート電極と傾斜端面とをオーバーラップさせるときの余裕が小さくなる。このため、この角度は、上記範囲内に制御することが好ましい。

次に、図5(b)に示すように、加熱した燐酸などを用いて、例えば窒化シリコンからなる第1側壁スペーサ24を除去する。

次に、図6(a)に示すように、ダミーゲート構造体20を被覆するように半導体基板1上に、例えばCVD法により酸化シリコン膜を堆積した後に、異方性のドライエッチング(エッチバック)を行うことにより、ダミーゲート構造体20の側壁に第2側壁スペーサ25を形成する。第2側壁スペーサ25は後に除去されるため、後に形成するサイドウォール絶縁膜7の窒化シリコン膜7aに比べてエッチング選択比が高い酸化シリコン膜などの材料を用いる。第2側壁スペーサ25の膜厚は、後のゲート電極が第1エピタキシャル成長層6の傾斜端面に重なる幅を規定するものであることから、第1側壁スペーサ24よりも厚くする。例えば、第2側壁スペーサ25の膜厚は、4〜6nmの範囲で設定される。なお、先の第1側壁スペーサ24を除去することなく、第2側壁スペーサ25を形成してもよい。この場合、第2側壁スペーサ25の厚さを第1側壁スペーサ24よりも厚くする必要は必ずしもない。

次に、図6(b)に示すように、ダミーゲート構造体20を被覆するように第1エピタキシャル成長層6上に、窒化シリコン膜7aおよび酸化シリコン膜7bを堆積した後、異常性ドライエッチング(エッチバック)を行うことにより、ダミーゲート構造体20の両側面に第2側壁スペーサ25を介して、サイドウォール絶縁膜7を形成する。窒化シリコン膜7aは例えば20nmの膜厚で堆積させ、酸化シリコン膜7bは例えば50nmの膜厚で堆積させる。窒化シリコン膜7aは、後の第2側壁スペーサ25のエッチングの際のエッチングストッパとして機能する。

次に、図7(a)に示すように、エピタキシャル成長法により、第1エピタキシャル成長層6上に選択的に、砒素またはリンなどのn型不純物が混入したシリコン層からなる第2エピタキシャル成長層8を形成する。ソースあるいはドレインとなる第2エピタキシャル成長層8の厚さは、例えば20〜40nmである。第2エピタキシャル成長層8の形成においても、容量の増加を防ぐために、端部において傾斜面を有するようにエピタキシャル成長条件の調整を行う。

このエピタキシャル成長は、第1エピタキシャル成長層6の形成と同様に、800℃以下の低温プロセスで行われる。このため、既に形成した第1エピタキシャル成長層6中の不純物が半導体基板1へ熱拡散することを防止することができる。また、第2エピタキシャル成長層8中の不純物は活性化しているために、その後の工程で活性化のための熱処理を行う必要がないことから、半導体基板1への不純物拡散をさらに抑制することができる。ただし、不純物を含まないシリコン層をエピタキシャル成長させた後に、イオン注入を行う方法を採用してもよい。

次に、図7(b)に示すように、第2エピタキシャル成長層8の表面に、シリサイド層10を形成する。シリサイド層10は、ソースあるいはドレインとなる第2エピタキシャル成長層8の抵抗を下げるために形成され、例えばコバルトシリサイド(CoSi)あるいはニッケルシリサイド(NiSi)である。このシリサイド層10の形成は、コバルトまたはニッケルからなる金属膜を形成した後に熱処理して、金属膜と接触する部分の第2エピタキシャル成長層8をシリサイド化し、薬液処理により不要な金属膜を除去することにより行う。

次に、図8(a)に示すように、シリサイド層10およびダミーゲート構造体20上に、例えばプラズマCVD法により酸化シリコン膜を堆積して、層間絶縁膜12を形成する。

次に、図8(b)に示すように、ハードマスク23が露出するまで層間絶縁膜12をエッチバックする。このとき、酸化シリコンからなる第2側壁スペーサ25の上部も若干エッチングされる。

次に、図9(a)に示すように、エッチングされ難い窒化シリコンからなるハードマスク23およびサイドウォール絶縁膜7の上部をCMP法により除去する。CMP後には、ダミーゲート22が露出する。

次に、図9(b)に示すように、露出したダミーゲート22をエッチングにより除去し、ゲート開口部26を形成する。より詳細には、TMAH(水酸化テトラメチルアンモニウム)水溶液などのアルカリ溶液によるウェットエッチング、あるいは、ドライエッチングによってダミーゲート22を除去する。

次に、図10(a)に示すように、例えば、フッ酸を含む溶液などを用いたウェットエッチングにより、ゲート開口部26内の第2側壁スペーサ25およびダミーゲート絶縁膜21を除去する。これにより、ゲート開口部26の底面にp型ウェル3の表面が露出する。また、ゲート開口部26の底部に、第1エピタキシャル成長層6の傾斜端面が露出する。このとき、サイドウォール絶縁膜7を構成する窒化シリコン膜7aがエッチングストッパとして機能し、傾斜端面の露出幅が一定に制御される。

次に、図10(b)に示すように、ゲート開口部26内に露出した第1エピタキシャル成長層6および半導体基板1の表面を酸化して、酸化シリコン膜27を形成する。例えば、1〜3nm程度の膜厚の酸化シリコン膜27を形成する。この酸化シリコン膜27の形成では、熱酸化ではなく、ラジカル酸化を用いることが好ましい。ラジカル酸化では、原料として例えば酸素ガスを用い、プラズマを利用することにより原料ガスを解離させてラジカルを形成し、それをシリコンに照射することにより、シリコンを酸化する。ラジカル酸化では、1000度程度の温度を要する熱酸化と異なり、400℃程度で酸化シリコン膜27を形成できる。このため、第1エピタキシャル成長層6中の不純物がp型ウェル3へ拡散することを防止できる。

次に、図11(a)に示すように、酸化シリコン膜27を除去する。これにより、ゲート開口部26に露出した基板面が、第1エピタキシャル成長層6の底面に対して掘り下げられる。これにより、製造工程(例えば層間絶縁膜12の形成時)中の熱により、第1エピタキシャル成長層6中の不純物が半導体基板1の深さ方向に拡散したとしても、チャネル領域における半導体基板面に対するエクステンション部の実効的な接合深さを浅くすることができる。また、第1エピタキシャル成長層6中の不純物がチャネル領域に横方向拡散した場合であっても、当該拡散部分を除去することができる。これにより、トランジスタの短チャネル効果を抑制することができる。また、酸化シリコン膜27の形成および除去により、第1エピタキシャル成長層6の傾斜端面の形状を最適化することもでき、トランジスタの駆動電流を向上させることができる。

次に、図11(b)に示すように、ゲート開口部26の内壁を被覆するように層間絶縁膜12上に、ゲート絶縁膜4を形成する。続いて、ゲート開口部26内を埋め込むように、ゲート絶縁膜4上にゲート電極層5aを形成する。ゲート絶縁膜4の形成では、ALD(Atomic Layer Deposition)法によりHfO膜やHfSiON膜などの高誘電率膜を形成する。ゲート絶縁膜4の形成において熱酸化を使用しないことにより、第1エピタキシャル成長層6中の不純物の熱拡散を防止することができる。ゲート電極層5aとして、Ti,V,Cr,Zr,Nb,Mo,Hf,TaあるいはWを含む金属層を形成する。また、pMOSの場合には、ゲート電極層5aとして、Fe,Co,Ni,Cu,Ru,Rh,Pd,Ag,Os,Ir,PtあるいはAuを含む金属層を形成する。

次に、例えばCMP法により層間絶縁膜12上の余分なゲート電極層5aおよびゲート絶縁膜4を除去する。これにより、ゲート開口部26内にゲート絶縁膜4を介してゲート電極5が形成される(図1参照)。

以降の工程としては、層間絶縁膜12を積み増した後に、ゲート電極5およびシリサイド層10に接続するコンタクトを形成し、上層配線の形成を行うことにより、半導体装置が完成する。

上記の本実施形態に係る半導体装置の製造方法によれば、いわゆる持ち上げエクステンション構造の半導体装置の製造において、ゲート開口部26を形成した後に、ゲート開口部26に露出した半導体基板1および第1エピタキシャル成長層6の表面への酸化シリコン膜27の形成および除去を行うことにより、第1エピタキシャル成長層6の底面に対してチャネル領域が形成される半導体基板面を掘り下げることができる。この掘り下げ量は、酸化シリコン膜27の形成膜厚により高精度に制御可能である。

これにより、製造工程(例えば層間絶縁膜12の形成時)中の熱により、第1エピタキシャル成長層6中の不純物が半導体基板1の深さ方向に拡散したとしても、チャネル領域における半導体基板面に対するエクステンション部の実効的な接合深さを浅くすることができる。また、第1エピタキシャル成長層6中の不純物がチャネル領域に横方向拡散した場合であっても、当該拡散部分を除去することができる。従って、トランジスタの短チャネル効果を抑制することができる。また、酸化シリコン膜27の形成および除去により、第1エピタキシャル成長層6の傾斜端面の形状を最適化することもでき、トランジスタの駆動電流を向上させることができる。

本発明は、上記の実施形態の説明に限定されない。
例えば、酸化シリコン膜27の形成前後の工程については、種々の変更が可能である。また、本実施形態では、ラジカル酸化により酸化シリコン膜27を形成したが、低温で酸化シリコン膜27を形成できれば、ラジカル酸化以外の処理を用いてもよい。また、酸化シリコン膜27以外の膜を形成してもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

本実施形態に係る半導体装置の一例を示す断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。

符号の説明

1…半導体基板、2…素子分離絶縁膜、3…p型ウェル、4…ゲート絶縁膜、5…ゲート電極、6…第1エピタキシャル成長層、7…サイドウォール絶縁膜、7a…窒化シリコン膜、7b…酸化シリコン膜、8…第2エピタキシャル成長層、10…シリサイド層、12…層間絶縁膜、20…ダミーゲート構造体、21…ダミーゲート絶縁膜、21a…酸化シリコン膜、22…ダミーゲート、22a…ポリシリコン層、23…ハードマスク、24…第1側壁スペーサ、25…第2側壁スペーサ、26…ゲート開口部、27…酸化シリコン膜

Claims (6)

  1. 半導体基板上に形成され、導電性不純物を含み、エクステンションとなる2つの第1エピタキシャル成長層と、
    前記第1エピタキシャル成長層上に形成され、ソースあるいはドレインとなる2つの第2エピタキシャル成長層と、
    2つの前記第1エピタキシャル成長層の間における前記半導体基板のチャネル領域上に、ゲート絶縁膜を介して形成されたゲート電極と
    を有し、
    前記第1エピタキシャル成長層の底面に対して、前記チャネル領域における半導体基板面が掘り下げられて形成されている
    半導体装置。
  2. 前記ゲート電極は、前記ゲート絶縁膜を介在させた状態で前記第1エピタキシャル成長層の端部に対してオーバーラップするように形成された
    請求項1記載の半導体装置。
  3. 半導体基板上にダミーゲート構造体を形成する工程と、
    前記ダミーゲート構造体の両側における前記半導体基板上に、導電性不純物を含み、エクステンションとなる2つの第1エピタキシャル成長層を形成する工程と、
    前記各第1エピタキシャル成長層上に、ソースあるいはドレインとなる第2エピタキシャル成長層を形成する工程と、
    前記ダミーゲート構造体の周囲を覆い、前記ダミーゲート構造体の上面を露出させる層間絶縁膜を形成する工程と、
    前記ダミーゲート構造体を除去して、前記半導体基板を露出させるゲート開口部を形成する工程と、
    前記第1エピタキシャル成長層の底面に対して、前記ゲート開口部に露出した半導体基板面を掘り下げる工程と、
    前記ゲート開口部における前記半導体基板上にゲート絶縁膜を形成する工程と、
    前記ゲート開口部を埋め込むゲート電極を形成する工程と
    を有する半導体装置の製造方法。
  4. 前記半導体基板面を掘り下げる工程は、
    前記ゲート開口部に露出した前記半導体基板の表面を酸化して、酸化膜を形成する工程と、
    前記酸化膜を除去する工程と
    を有する請求項3記載の半導体装置の製造方法。
  5. 前記第1エピタキシャル成長層を形成する工程において、エピタキシャル成長させる際に導電性不純物を導入して、導電性不純物を含む第1エピタキシャル成長層を形成する
    請求項3記載の半導体装置の製造方法。
  6. 前記第1エピタキシャル成長層を形成する工程の後、前記第2エピタキシャル成長層を形成する工程の前に、
    前記ゲート構造体の側壁に、前記第1エピタキシャル成長層の端部に重なるスペーサを形成する工程と、
    前記ゲート構造体の側壁に、前記スペーサを介してサイドウォール絶縁膜を形成する工程とをさらに有し、
    前記ゲート開口部を形成する工程において、前記ダミー構造体および前記スペーサを除去して、前記ゲート開口部内に前記第1エピタキシャル成長層の端部を露出させ、
    前記ゲート電極を形成する工程において、前記ゲート絶縁膜を介在させた状態で第1エピタキシャル成長層の端部に対してオーバーラップするゲート電極を形成する
    請求項3記載の半導体装置の製造方法。
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