KR100724574B1 - 식각저지막을 갖는 반도체 소자 및 그의 제조방법 - Google Patents

식각저지막을 갖는 반도체 소자 및 그의 제조방법 Download PDF

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Abstract

식각저지막을 갖는 반도체 소자가 제공된다. 상기 반도체 소자는 기판 및 상기 기판 상에 배치된 제1 게이트 전극을 구비한다. 상기 제1 게이트 전극의 측벽 상에 보조 스페이서(auxiliary spacer)가 배치된다. 상기 보조 스페이서가 형성된 기판 상에 식각저지막이 배치된다. 상기 식각저지막 및 상기 보조 스페이서는 동일한 스트레스 성질을 갖는 물질막으로 이루어진다. 식각저지막을 갖는 반도체 소자의 제조방법 또한 제공된다.

Description

식각저지막을 갖는 반도체 소자 및 그의 제조방법{Semiconductor device having etch stop layer and fabricating method thereof}
도 1 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는 식각저지막을 갖는 반도체 소자 및 그의 제조방법에 관한 것이다.
모스 트랜지스터는 반도체 소자의 개별소자로서 널리 채택되고 있다. 상기 반도체 소자가 고집적화됨에 따라 상기 모스 트랜지스터는 점점 스케일 다운되고 있다. 상기 모스 트랜지스터의 소오스/드레인 영역들과 전기적으로 접속하는 콘택플러그들을 형성하기 위한 공정에서 상기 모스 트랜지스터가 형성된 기판 상에 콘택홀 식각저지막 역할을 하는 실리콘 질화막을 형성하는 것이 널리 알려져 있다. 특히, 일본공개특허 제 2003-60201호에 의하면, 상기 식각저지막을 응력이 상대적으로 작은 실리콘 질화막으로 형성하여 엔모스 트랜지스터의 전류 구동 능력을 향상시키기 위한 발명이 개시되어 있다.
그러나, 상기 식각저지막은 형성과정에 있어 균일한 두께를 갖도록 형성하기가 어려운 측면이 있으며, 특히, 소정의 스트레스 성질을 갖는 식각저지막을 형성할 때에는 그 두께 조절이 더욱 어려울 수 있다. 결과적으로, 적절한 스트레스 성질을 가지면서 원하는 두께를 갖는 식각저지막을 형성하여 향상된 트랜지스터 특성을 갖는 개선된 반도체 소자를 제조하기 위한 노력이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 게이트 전극을 갖는 기판 상에 형성되는 식각저지막의 두께를 조절하여 트랜지스터의 성능을 더욱 향상시킬 수 있는 반도체 소자 및 그의 제조방법을 제공함에 있다.
상기 기술적 과제를 이루기 위한 본 발명의 일 양태에 따르면, 식각저지막을 갖는 반도체 소자가 제공된다. 상기 반도체 소자는 기판 및 상기 기판 상에 배치된 제1 게이트 전극을 포함한다. 상기 제1 게이트 전극의 측벽 상에 보조 스페이서(auxiliary spacer)가 배치된다. 상기 보조 스페이서가 형성된 기판 상에 식각저지막이 배치된다. 상기 식각저지막 및 상기 보조 스페이서는 동일한 스트레스 성질을 갖는 물질막으로 이루어진다.
상기 제1 게이트 전극 및 상기 보조 스페이서 사이에 제1 게이트 스페이서가 제공될 수 있다.
상기 제1 게이트 전극 양 측의 상기 기판 내에 제1 소오스/드레인 영역들이 제공될 수 있다.
상기 제1 소오스/드레인 영역들은 n형의 도전성을 가질 수 있다.
상기 보조 스페이서 및 상기 식각저지막은 인장형 실리콘 질화막(tensile silicon nitride)으로 이루어질 수 있다.
상기 제1 게이트 전극의 측벽 상의 상기 보조 스페이서 및 상기 식각저지막의 전체 두께는 상기 제1 게이트 전극의 상부면 상의 상기 식각저지막의 두께와 동일하거나 더 클 수 있다.
상기 기판 상에 상기 제1 게이트 전극과 이격되고, 상기 식각저지막으로 덮혀지는 제2 게이트 전극 및 상기 제2 게이트 전극과 상기 식각저지막 사이에 개재되는 제2 게이트 스페이서가 제공될 수 있다.
상기 제2 게이트 전극 양 측의 상기 기판 내에 제2 소오스/드레인 영역들이 제공될 수 있다. 상기 제2 소오스/드레인 영역들은 p형의 도전성을 가질 수 있다.
본 발명의 다른 양태에 따르면, 식각저지막을 갖는 반도체 소자의 제조방법이 제공된다. 상기 제조방법은 기판 상에 게이트 전극을 형성하고, 상기 게이트 전극의 측벽들 상에 보조 스페이서(auxiliary spacer)를 형성하는 것을 포함한다. 상기 보조 스페이서가 형성된 기판 상에 식각저지막을 형성한다. 상기 식각저지막 및 상기 보조 스페이서는 동일한 스트레스 성질을 갖는 물질로 형성된다.
상기 보조 스페이서를 형성하기 전에, 상기 게이트 전극의 측벽 상에 예비 게이트 스페이서를 형성하고, 상기 예비 게이트 스페이서를 식각하여 상기 예비 게이트 스페이서를 축소시키거나 제거할 수 있다.
상기 예비 게이트 스페이서를 식각하기 전에, 상기 예비 게이트 스페이서가 형성된 기판 상에 보호막을 형성하고, 상기 예비 게이트 스페이서가 노출되도록 상기 보호막을 부분적으로 식각할 수 있다.
상기 식각저지막을 형성하기 전에, 상기 보호막을 제거할 수 있다.
상기 게이트 전극을 형성하기 전에, 상기 기판 내에 라이너 절연막을 구비하는 소자분리막을 형성할 수 있다. 상기 라이너 절연막은 실리콘 질화막으로 형성되고, 상기 보호막은 실리콘 산화막으로 형성될 수 있다.
상기 예비 게이트 스페이서는 저압화학기상증착(LPCVD; Low Pressure Chemical Vapor Deposition)법에 의하여 형성될 수 있다.
상기 보조 스페이서 및 상기 식각저지막은 인장형 실리콘 질화막으로 형성될 수 있다.
상기 보조 스페이서 및 상기 식각저지막은 플라즈마강화 화학기상증착(PECVD; Plasma Enhanced Chemical Vapor Deposition)법에 의하여 형성될 수 있다.
상기 게이트 전극의 측벽 상의 상기 보조 스페이서 및 상기 식각저지막의 전체 두께는 상기 게이트 전극의 상부면 상의 상기 식각저지막의 두께와 동일하거나 더 크도록 형성할 수 있다.
상기 보조 스페이서를 형성하기 전에, 상기 게이트 전극의 양 측의 상기 기판 내에 소오스/드레인 영역들을 형성할 수 있다.
상기 소오스/드레인 영역들은 n형의 도전성을 가질 수 있다.
본 발명의 또 다른 양태에 따르면, 식각저지막을 갖는 반도체 소자의 제조방법이 제공된다. 상기 제조방법은 기판의 서로 다른 영역들 상에 제1 게이트 전극 및 제2 게이트 전극을 각각 형성하는 것을 포함한다. 상기 제1 게이트 전극의 측벽들 상에 보조 스페이서(auxiliary spacer)를 형성한다. 상기 보조 스페이서가 형성된 기판 상에 식각저지막을 형성한다. 상기 식각저지막 및 상기 보조 스페이서는 동일한 스트레스 성질을 갖는 물질로 형성된다.
상기 보조 스페이서를 형성하기 전에, 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 측벽들 상에 제1 예비 게이트 스페이서 및 제2 게이트 스페이서를 각각 형성하고, 상기 제1 예비 게이트 스페이서를 식각하여 상기 제1 예비 게이트 스페이서를 일부 남기거나 제거할 수 있다.
상기 보조 스페이서 및 상기 식각저지막은 인장형 실리콘 질화막으로 형성될 수 있다.
상기 제1 게이트 전극 및 상기 제2 게이트 전극의 양 측 기판 내에 제1 소오스/드레인 영역들 및 제2 소오스/드레인 영역들을 각각 형성할 수 있다. 상기 제1 소오스/드레인 영역들은 n형의 도전성을 갖고, 상기 제2 소오스/드레인 영역들은 p형의 도전성을 갖도록 형성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소들을 나타낸다.
도 8은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 8을 참조하면, 제1 영역(N) 및 제2 영역(P)을 갖는 반도체기판(100)이 제공된다. 상기 제1 영역(N) 및 상기 제2 영역(P)은 각각 엔모스 트랜지스터 영역(N) 및 피모스 트랜지스터 영역(P)일 수 있다. 상기 엔모스 트랜지스터 영역(N) 및 상기 피모스 트랜지스터 영역(P)을 갖는 반도체기판(100) 내에 소자분리막(115)이 배치된다. 상기 소자분리막(115)은 적층된 라이너 절연막(105) 및 매립 절연막(110)을 포함할 수 있다. 상기 라이너 절연막(105)은 실리콘 질화막일 수 있고, 상기 매립 절연막(110)은 실리콘 산화막일 수 있다. 상기 소자분리막(115)에 의하여 상기 엔모스 트랜지스터 영역(N) 및 상기 피모스 트랜지스터 영역(P)에 각각 엔모스 활성영역(120N) 및 피모스 활성영역(120P)이 한정된다. 상기 엔모스 활성영역(120N) 및 상기 피모스 활성영역(120P) 상에 각각 제1 게이트 전극(125N) 및 제2 게이트 전극(125P)이 배치된다. 상기 제1 게이트 전극(125N)의 측벽 상에 제1 게이트 스페이서(130N)가 배치되고, 상기 제2 게이트 전극(125P)의 측벽 상에 제2 게이트 스페이서(130P)가 배치된다. 상기 제1 게이트 전극(125N) 및 상기 제2 게이트 전극(125P)은 각각 엔모스 게이트 전극(125N) 및 피모스 게이트 전극(125P)일 수 있으며, 상기 제1 게이트 스페이서(130N) 및 상기 제2 게이트 스페이서(130P)는 각각 엔모스 게이트 스페이서(130N) 및 피모스 게이트 스페이서(130P)일 수 있다. 상기 엔모스 게이트 스페이서(130N)의 두께는 상기 피모스 게이트 스페이서(130P)의 두 께보다 얇을 수 있다. 상기 엔모스 게이트 전극(125N) 및 상기 엔모스 게이트 스페이서(130N)는 엔모스 게이트 패턴(135N)을 구성하고, 상기 피모스 게이트 전극(125P) 및 상기 피모스 게이트 스페이서(130P)는 피모스 게이트 패턴(135P)을 구성한다.
상기 엔모스 게이트 전극(125N) 양 측의 상기 엔모스 활성영역(120N) 내에 제1 소오스/드레인 영역들(140N), 즉, 엔모스 소오스/드레인 영역들(140N)이 배치된다. 상기 엔모스 소오스/드레인 영역들(140N)은 n형의 도전성을 가질 수 있다. 상기 피모스 게이트 전극(125P) 양 측의 상기 피모스 활성영역(120P) 내에 제2 소오스/드레인 영역들(140P), 즉, 피모스 소오스/드레인 영역들(140P)이 배치된다. 상기 피모스 소오스/드레인 영역들(140P)은 p형의 도전성을 가질 수 있다.
상기 엔모스 게이트 스페이서(130N)를 감싸는 보조 스페이서(155)가 제공된다. 상기 보조 스페이서(155)는 상기 엔모스 트랜지스터 영역(N)에만 선택적으로 제공될 수 있다. 상기 보조 스페이서(155)는 인장형의 스트레스 성질을 갖는 실리콘 질화막으로 이루어질 수 있다.
상기 보조 스페이서(155)가 형성된 상기 반도체기판(100)의 전면에 식각저지막(160)이 배치된다. 상기 식각저지막(160)은 상기 보조 스페이서(155)와 동일한 스트레스 성질을 갖는 물질막으로 이루어질 수 있다. 예컨대, 상기 식각저지막(160)은 인장형 실리콘 질화막으로 이루어질 수 있다. 상기 엔모스 게이트 패턴(135N)의 측벽 상의 상기 보조 스페이서(155) 및 상기 식각저지막(160)의 전체 두께(D1)는 상기 엔모스 게이트 패턴(135N)의 상부면 상의 상기 식각저지막(160)의 두께(D2)와 동일하거나 더 클 수 있다. 이와 아울러서, 상기 엔모스 게이트 패턴(135N)의 측벽 상의 상기 보조 스페이서(155) 및 상기 식각저지막(160)의 전체 두께(D1)는 상기 피모스 게이트 패턴(135P)의 측벽 상의 상기 식각저지막(160)의 두께(D3)보다 클 수 있다.
상기 식각저지막(160) 상에 층간절연막(165)이 배치된다. 상기 층간절연막(165) 및 상기 식각저지막(160)을 관통하는 콘택플러그들(170)이 제공된다. 상기 콘택플러그들(170)은 상기 소오스/드레인 영역들(140N, 140P)과 전기적으로 접속한다. 상기 콘택플러그들(170)은 도핑된 폴리실리콘막일 수 있다.
도 1 내지 도 8은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 제1 영역(N) 및 제2 영역(P)을 갖는 반도체기판(100)이 제공된다. 상기 제1 영역(N) 및 상기 제2 영역(P)은 각각 엔모스 트랜지스터 영역(N) 및 피모스 트랜지스터 영역(P)일 수 있다. 상기 엔모스 트랜지스터 영역(N) 및 상기 피모스 트랜지스터 영역(P)을 갖는 반도체기판(100) 내에 소자분리막(115)을 형성한다. 상기 소자분리막(115)은 예를 들어, 트렌치 소자분리(STI; Shallow Trench Isolation) 공정에 의하여 형성될 수 있다. 상기 소자분리막(115)은 적층된 라이너 절연막(105) 및 매립 절연막(110)을 포함할 수 있다. 상기 라이너 절연막(105)은 실리콘 질화막으로 형성될 수 있으며, 상기 매립 절연막(110)은 실리콘 산화막으로 형성될 수 있다. 상기 라이너 절연막(105)을 형성하기 전에 열산화막을 형성할 수도 있다. 상기 소자분리막(115)에 의하여 상기 엔모스 트랜지스터 영역(N) 및 상기 피모스 트랜지스터 영역(P)에 각각 엔모스 활성영역(120N) 및 피모스 활성영역(120P)이 한정된다. 상기 엔모스 트랜지스터 영역(N)의 상기 반도체기판(100) 내에 피-웰(P-well; 도시하지 않음)이 형성될 수 있고, 상기 피모스 트랜지스터 영역(P)의 상기 반도체기판(100) 내에 엔-웰(N-well; 도시하지 않음)이 형성될 수 있다. 상기 피-웰 및 엔-웰은 상기 소자분리막(115)의 형성 전 또는 후에 형성될 수 있다.
도 2를 참조하면, 상기 소자분리막(115)이 형성된 상기 반도체기판(100) 상에 게이트 절연막 및 게이트 전극막을 차례로 형성한다. 상기 게이트 절연막은 열산화막으로 형성될 수 있다. 이후, 상기 게이트 전극막 및 상기 게이트 절연막을 차례로 패터닝하여 상기 엔모스 활성영역(120N) 및 상기 피모스 활성영역(120P) 상에 각각 제1 게이트 전극(125N) 및 제2 게이트 전극(125P)이 형성된다. 상기 제1 게이트 전극(125N) 및 상기 제2 게이트 전극(125P)은 엔모스 게이트 전극(125N) 및 피모스 게이트 전극(125P)일 수 있다. 이와는 달리, 상기 엔모스 게이트 전극(125N) 및 상기 피모스 게이트 전극(125P)은 서로 다른 공정으로 형성될 수도 있다. 상기 게이트 전극들(125N, 125P)은 도핑된 폴리실리콘막으로 형성될 수 있다. 상기 게이트 전극들(125N, 125P)은 상기 폴리실리콘막 뿐만 아니라, 텅스텐 실리사이드막과 같은 금속 실리사이드막을 더 포함하도록 형성될 수도 있다. 상기 게이트 전극들(125N, 125P)을 이온주입마스크로 사용하여 상기 게이트 전극들(125N, 125P) 양 측의 상기 활성영역들(120N, 120P) 내에 불순물들을 주입하여 LDD 영역들을 형성할 수 있다. 상기 게이트 전극들(125N, 125P)이 형성된 상기 반도체기판(100) 상 에 게이트 스페이서막을 콘포말하게 형성한다. 상기 게이트 스페이서막은 실리콘 질화막으로 형성될 수 있으며, 저압화학기상증착(LPCVD; Low Pressure Chemical Vapor Deposition) 방법에 의하여 형성될 수 있다. 이후, 상기 게이트 스페이서막을 이방성 식각하여 상기 엔모스 게이트 전극(125N) 및 상기 피모스 게이트 전극(125P)의 측벽들 상에 각각 제1 예비 게이트 스페이서(130A) 및 제2 게이트 스페이서(130P)를 형성한다. 상기 제1 예비 게이트 스페이서(130A) 및 상기 제2 게이트 스페이서(130P)는 예비 엔모스 게이트 스페이서(130A) 및 피모스 게이트 스페이서(130P)를 의미한다. 상기 엔모스 게이트 전극(125N) 및 상기 예비 엔모스 게이트 스페이서(130A)는 예비 엔모스 게이트 패턴(135A)을 구성하고, 상기 피모스 게이트 전극(125P) 및 상기 피모스 게이트 스페이서(130P)는 피모스 게이트 패턴(135P)을 구성한다.
이후, 상기 피모스 트랜지스터 영역(P) 상에 제1 마스크 패턴을 형성하고, 상기 제1 마스크 패턴 및 상기 예비 엔모스 게이트 패턴(135A)을 이온주입마스크로 사용하여 상기 엔모스 활성영역(120N) 내에 불순물들을 주입함으로써 제1 소오스/드레인 영역들(140N), 즉, 엔모스 소오스/드레인 영역들(140N)을 형성한다. 상기 불순물들은 n형 불순물들일 수 있다. 상기 제1 마스크 패턴은 제거된다. 이어서, 상기 엔모스 트랜지스터 영역(N) 상에 제2 마스크 패턴을 형성하고, 상기 제2 마스크 패턴 및 상기 피모스 게이트 패턴(135P)을 이온주입마스크로 사용하여 상기 피모스 활성영역(120P) 내에 p형 불순물들을 주입함으로써 제2 소오스/드레인 영역들(140P), 즉, 피모스 소오스/드레인 영역들(140P)을 형성한다. 상기 엔모스 소오스/ 드레인 영역들(140N) 및 상기 피모스 소오스/드레인 영역들(140P)을 형성하는 순서는 서로 바뀔 수 있다.
도 3을 참조하면, 상기 엔모스 소오스/드레인 영역들(140N) 및 상기 피모스 소오스/드레인 영역들(140P)이 형성된 상기 반도체기판(100) 상에 보호막(145)을 형성한다. 상기 보호막(145)은 실리콘 질화막에 대하여 식각선택비를 갖는 물질막으로 형성될 수 있다. 예컨대, 고밀도 플라즈마 산화막으로 형성될 수 있다. 이때, 상기 보호막(145)은 스텝 커버리지 특성에 기인하여 상기 게이트 패턴들(135A, 135P)의 측벽 상의 두께가 상기 게이트 패턴들(135A, 135P)의 상부면 상의 두께보다 얇게 형성될 수 있다.
도 4를 참조하면, 상기 보호막(145)을 등방성 식각하여 상기 예비 엔모스 게이트 스페이서(130A)를 노출시키는 보호 패턴(145′)을 형성한다. 상기 보호막(145)은 상기 예비 엔모스 게이트 패턴(135A)의 측벽 상의 두께가 상대적으로 얇기 때문에, 상기 등방성 식각 공정 후, 상기 예비 엔모스 게이트 패턴(135A)의 상부면, 상기 예비 엔모스 게이트 패턴(135A) 양측의 상기 반도체기판(100)의 상부면 및 상기 소자분리막(115) 상의 상기 보호막(145)은 잔존하고, 상기 예비 엔모스 게이트 패턴(135A)의 측벽 상의 상기 보호막(145)만 선택적으로 제거될 수 있다. 이때, 상기 피모스 게이트 패턴(135P)의 측벽 상의 상기 보호막(145)도 제거될 수 있다.
도 5를 참조하면, 상기 예비 엔모스 게이트 스페이서(130A)를 식각하여 상대적으로 얇아진 두께를 갖는 엔모스 게이트 스페이서(130N)를 형성한다. 이와는 달 리, 상기 예비 엔모스 게이트 스페이서(130A)를 식각하여 완전히 제거할 수도 있다. 상기 식각 공정은 등방성 식각 공정일 수 있다. 상기 식각 공정을 수행하기 전에 상기 피모스 게이트 스페이서(130P)는 식각되지 않도록 하기 위하여, 상기 피모스 영역(P) 상에 포토 레지스트 패턴과 같은 제3 마스크 패턴(150)을 형성할 수 있다. 상기 소자분리막(115)의 상부는 상기 보호 패턴(145′)에 의해 덮혀지기 때문에, 상기 식각 공정이 수행되는 동안, 상기 소자분리막(115)을 구성하는 라이너 절연막(105)이 손상되지 않고 보호될 수 있다. 이후, 상기 제3 마스크 패턴(150) 및 상기 보호 패턴(145′)이 차례로 제거된다.
도 6을 참조하면, 상기 엔모스 게이트 스페이서(130N)가 형성된 상기 반도체기판(100)의 전면에 보조 스페이서막을 형성한다. 상기 보조 스페이서막은 인장형 실리콘 질화막으로 형성될 수 있으며, 플라즈마강화 화학기상증착(PECVD; Plasma Enhanced Vapor Deposition)법에 의하여 형성될 수 있다. 상기 실리콘 질화막은 상기 플라즈마강화 화학기상증착 공정 중 파워 또는 반응 기체들의 조성 등을 조절하여 인장형의 스트레스 성질을 갖도록 조절될 수 있다. 이후, 상기 보조 스페이서막을 식각하여 상기 엔모스 게이트 스페이서(130N)를 감싸는 보조 스페이서(155)를 형성한다. 이때, 상기 보조 스페이서(155)는 상기 엔모스 영역(N)에만 형성된다.
본 발명에서는 상기 예비 엔모스 게이트 스페이서(130A)가 식각되어 감소되는 두께만큼 상기 보조 스페이서(155)의 두께가 증가될 수 있다. 다시 말해서, 상기 보조 스페이서(155)의 두께는 상기 예비 엔모스 게이트 스페이서(130A)의 감소 두께에 따라 조절될 수 있다. 본 발명의 다른 실시예에서, 상기 예비 엔모스 게이 트 스페이서(130A)가 완전히 제거되는 경우에는, 상기 보조 스페이서(155)가 상기 예비 엔모스 게이트 스페이서(130A)가 제거된 자리에 형성될 수도 있다.
도 7을 참조하면, 상기 보조 스페이서(155)가 형성된 상기 반도체기판(100) 상에 식각저지막(160)이 형성된다. 상기 식각저지막(160)은 상기 보조 스페이서(155)와 동일한 스트레스 성질을 갖는 물질막으로 형성될 수 있다. 예컨대, 상기 식각저지막(160)은 인장형 실리콘 질화막으로 형성될 수 있으며, 플라즈마강화 화학기상증착(PECVD; Plasma Enhanced Vapor Deposition)법에 의하여 형성될 수 있다. 상기 보조 스페이서(155)와 마찬가지로, 상기 식각저지막(160)은 상기 플라즈마강화 화학기상증착 공정 중 파워 또는 반응 기체들의 조성 등을 조절하여 인장형의 스트레스 성질을 갖도록 조절될 수 있다. 상기 식각저지막(160) 및 상기 보조 스페이서(155)는 동일한 인장형의 스트레스 성질을 가지므로 상기 엔모스 소오스/드레인 영역들(140N) 사이에 형성되는 채널 영역에 인장 스트레스를 가할 수 있다. 따라서, 상기 채널 영역을 흐르는 전자들의 이동도를 높일 수 있다. 본 발명에서는 상기 엔모스 게이트 패턴(135N)의 측벽 상에 상기 보조 스페이서(155)가 형성된 후, 상기 보조 스페이서(155)와 동일한 스트레스 성질을 갖는 상기 식각저지막(160)이 형성된다. 상기 식각저지막(160)은 상술한 바와 같이 플라즈마강화 화학기상증착 공정에 의해 형성될 수 있으며, 상기 플라즈마 강화 화학기상증착 공정에 의해 형성된 물질막은 상대적으로 좋지 않은 스텝 커버리지 특성을 가질 수 있어, 상기 식각저지막(160) 또한 상기 엔모스 게이트 패턴(135N)의 측벽 상의 두께가 상기 엔모스 게이트 패턴(135N)의 상부면 상의 두께보다 얇게 형성될 수 있다. 그럼에도 불구하고, 상기 보조 스페이서(155)의 존재에 기인하여 상기 식각저지막(160)의 측벽 두께를 보상받을 수 있다. 따라서, 상기 엔모스 게이트 패턴(135N)의 측벽 상의 상기 보조 스페이서(155) 및 상기 식각저지막(160)의 전체 두께(D1)는 상기 엔모스 게이트 패턴(135N)의 상부면 상의 상기 식각저지막(160)의 두께(D2)와 동일하거나 더 크도록 형성될 수 있다. 이와 아울러서, 상기 엔모스 게이트 패턴(135N)의 측벽 상의 상기 보조 스페이서(155) 및 상기 식각저지막(160)의 전체 두께(D1)는 상기 피모스 게이트 패턴(135P)의 측벽 상의 상기 식각저지막(160)의 두께(D3)보다 클 수 있다.
한편, 상기 식각저지막(160)이 피모스 트랜지스터의 홀 이동도를 저하시킬 정도의 인장형 스트레스 성질을 갖는 경우에, 상기 피모스 트랜지스터 영역(P) 상의 상기 식각저지막(160) 내에 상기 식각저지막(160)의 인장형의 스트레스 성질을 완화시킬 수 있는 이온들을 이온주입방법을 사용하여 주입할 수 있다. 상기 이온들은 저매늄(Ge) 이온들일 수 있다. 이와는 달리, 상기 피모스 트랜지스터 영역(P) 상의 상기 식각저지막(160)을 선택적으로 제거한 후, 압축형의 스트레스 성질을 갖는 식각저지막을 형성할 수 있다.
도 8을 참조하면, 상기 식각저지막(160) 상에 층간절연막(165)을 형성한다. 상기 층간절연막(165)은 상기 식각저지막(160)에 대하여 식각선택비를 갖는 물질막으로 형성될 수 있다. 예컨대, 상술한 바와 같이 상기 식각저지막(160)이 인장형 실리콘 질화막으로 형성되는 경우, 상기 층간절연막(165)은 실리콘 산화막으로 형성될 수 있다. 상기 층간절연막(165) 및 상기 식각저지막(160)을 차례로 패터닝하여 상기 층간절연막(165) 및 상기 식각저지막(160)을 관통하는 콘택홀들을 형성한다. 상기 콘택홀들을 채우는 도전막을 형성한다. 상기 도전막은 도핑된 폴리실리콘 막으로 형성될 수 있다. 상기 도전막을 평탄화시키어 상기 콘택홀들을 채우고, 상기 소오스/드레인 영역들(140N, 140P)과 전기적으로 접속하는 콘택플러그들(170)을 형성한다.
상기와 같이 이루어진 본 발명에 의하면, 엔모스 게이트 전극의 측벽 상에 인장형의 스트레스 성질을 갖는 보조 스페이서를 형성할 수 있다. 그리고, 엔모스 트랜지스터 및 피모스 트랜지스터를 갖는 기판 상에 인장형의 스트레스 성질을 갖는 식각저지막을 형성할 수 있다. 따라서, 엔모스 게이트 전극의 측벽 상에 인장형의 스트레스 성질을 갖는 보조 스페이서 및 식각저지막이 형성되므로, 엔모스 트랜지스터의 전자 이동도는 향상될 수 있다.

Claims (23)

  1. 기판;
    상기 기판 상에 배치된 제1 게이트 전극;
    상기 제1 게이트 전극의 측벽 상에 배치되는 보조 스페이서(auxiliary spacer); 및
    상기 보조 스페이서가 형성된 기판 상에 배치되는 식각저지막을 포함하되, 상기 식각저지막 및 상기 보조 스페이서는 동일한 스트레스 성질을 갖는 물질로 이루어진 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 게이트 전극 및 상기 보조 스페이서 사이에 개재된 제1 게이트 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제1 게이트 전극 양 측의 상기 기판 내에 배치된 제1 소오스/드레인 영역들을 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제1 소오스/드레인 영역들은 n형의 도전성을 갖는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 보조 스페이서 및 상기 식각저지막은 인장형 실리콘 질화막(tensile silicon nitride)으로 이루어진 것을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제1 게이트 전극의 측벽 상의 상기 보조 스페이서 및 상기 식각저지막의 전체 두께는 상기 제1 게이트 전극의 상부면 상의 상기 식각저지막의 두께와 동일하거나 더 큰 것을 특징으로 하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 기판 상에 상기 제1 게이트 전극과 이격되어 배치되고 상기 식각저지막으로 덮혀지는 제2 게이트 전극; 및
    상기 제2 게이트 전극과 상기 식각저지막 사이에 개재되는 제2 게이트 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 제2 게이트 전극 양 측의 상기 기판 내에 배치된 제2 소오스/드레인 영역들을 더 포함하되, 상기 제2 소오스/드레인 영역들은 p형의 도전성을 갖는 것을 특징으로 하는 반도체 소자.
  9. 기판 상에 게이트 전극을 형성하고,
    상기 게이트 전극의 측벽들 상에 보조 스페이서(auxiliary spacer)를 형성하고,
    상기 보조 스페이서가 형성된 기판 상에 식각저지막을 형성하는 것을 포함하되, 상기 식각저지막 및 상기 보조 스페이서는 동일한 스트레스 성질을 갖는 물질로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 보조 스페이서를 형성하기 전에
    상기 게이트 전극의 측벽 상에 예비 게이트 스페이서를 형성하고,
    상기 예비 게이트 스페이서를 식각하여 상기 예비 게이트 스페이서를 축소시키거나 제거하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 예비 게이트 스페이서를 식각하기 전에
    상기 예비 게이트 스페이서가 형성된 기판 상에 보호막을 형성하고,
    상기 예비 게이트 스페이서가 노출되도록 상기 보호막을 부분적으로 식각하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 식각저지막을 형성하기 전에 상기 보호막을 제거하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 11 항에 있어서,
    상기 게이트 전극을 형성하기 전에 상기 기판 내에 라이너 절연막을 구비하는 소자분리막을 형성하는 것을 더 포함하되, 상기 라이너 절연막은 실리콘 질화막으로 형성되고, 상기 보호막은 실리콘 산화막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 10 항에 있어서,
    상기 예비 게이트 스페이서는 저압화학기상증착(LPCVD; Low Pressure Chemical Vapor Deposition)법에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 9 항에 있어서,
    상기 보조 스페이서 및 상기 식각저지막은 인장형 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 9 항에 있어서,
    상기 보조 스페이서 및 상기 식각저지막은 플라즈마강화 화학기상증착(PECVD; Plasma Enhanced Chemical Vapor Deposition)법에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 9 항에 있어서,
    상기 게이트 전극의 측벽 상의 상기 보조 스페이서 및 상기 식각저지막의 전체 두께는 상기 게이트 전극의 상부면 상의 상기 식각저지막의 두께와 동일하거나 더 크도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제 9 항에 있어서,
    상기 보조 스페이서를 형성하기 전에 상기 게이트 전극의 양 측의 상기 기판 내에 소오스/드레인 영역들을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 소오스/드레인 영역들은 n형의 도전성을 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 기판의 서로 다른 영역들 상에 제1 게이트 전극 및 제2 게이트 전극을 각각 형성하고,
    상기 제1 게이트 전극의 측벽들 상에 보조 스페이서(auxiliary spacer)를 형성하고,
    상기 보조 스페이서가 형성된 기판 상에 식각저지막을 형성하는 것을 포함하되, 상기 식각저지막 및 상기 보조 스페이서는 동일한 스트레스 성질을 갖는 물질로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  21. 제 20 항에 있어서,
    상기 보조 스페이서를 형성하기 전에
    상기 제1 게이트 전극 및 상기 제2 게이트 전극의 측벽들 상에 제1 예비 게이트 스페이서 및 제2 게이트 스페이서를 각각 형성하고,
    상기 제1 예비 게이트 스페이서를 식각하여 상기 제1 예비 게이트 스페이서를 일부 남기거나 제거하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  22. 제 20 항에 있어서,
    상기 보조 스페이서 및 상기 식각저지막은 인장형 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  23. 제 20 항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극의 양 측 기판 내에 제1 소오스/드레인 영역들 및 제2 소오스/드레인 영역들을 각각 형성하는 것을 더 포함하되, 상기 제1 소오스/드레인 영역들은 n형의 도전성을 갖고, 상기 제2 소오스/드레인 영역들은 p형의 도전성을 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
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